KR20130126535A - 하이-k 및 금속 게이트 스택을 위한 디바이스 및 방법 - Google Patents

하이-k 및 금속 게이트 스택을 위한 디바이스 및 방법 Download PDF

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KR20130126535A
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Abstract

기판의 상이한 영역들 상에 5개의 게이트 스택을 갖는 반도체 디바이스, 및 그 제조 방법이 설명된다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하기 위한 격리 피처를 포함한다. 상이한 영역들은 p형 전계 효과 트랜지스터(pFET) 코어 영역, 입출력 pFET(pFET IO) 영역, n형 전계 효과 트랜지스터(nFET) 코어 영역, 입출력 nFET(nFET IO) 영역, 및 고저항기(high-resistor) 영역을 포함한다.

Description

하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법{DEVICE AND METHODS FOR HIGH-K AND METAL GATE STACKS}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급격한 성장을 이루어왔다. IC 재료 및 설계에서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대들을 만들었다. IC 진화의 과정에서, 일반적으로 기능적 밀도(즉, 집 면적당 상호접속된 디바이스의 수)는 증가되었지만, 지오메트리 사이즈[즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되었다. 이러한 스케일다운 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 그러한 스케일다운은 또한 IC 처리 및 제조의 복잡도를 증가시켰고, 그러한 진보가 실현되기 위해서는 IC 처리 및 제조에서의 유사한 개발이 필요하였다.
종래의 IC 설계에서 전계 효과 트랜지스터(Field effect transistors; FET)가 사용되었다. 기술적 노드를 줄이기 위해 하이-k(high-k; HK) 유전체 물질 및 금속이 FET을 위한 게이트 스택을 형성하는데 종종 고려되었다. 단일 IC 칩에 p형 FET 코어, n형 FET 코어, 입출력 nFET, 입출력 pFET, 및 고정항기의 HK/MG와 같은 여러 HK/금속-게이트(MG) FET을 형성할 때 집적화 문제가 존재한다. 그러므로, 여러 HK/MG 구조를 제조하기 위한 유연성 및 실현가능성을 제공하는 공정이 소망된다.
본 개시의 광범위한 형태 중 하나는 반도체 디바이스에 관한 것이다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하는 격리 피처(isolation feature)를 포함한다. 디바이스는 또한 상이한 영역 상에 5개의 상이한 게이트 스택을 포함한다. p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어 영역은 기판 상에 제 1 게이트 스택을 갖고, 제 1 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 하이-k(high-k; HK) 유전체층을 포함한다. 입출력 pFET(pFET IO) 영역은 제 2 게이트 스택을 갖고, 제 2 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어 영역은 기판 상에 제 3 게이트 스택을 갖고, 제 3 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 입출력 nFET(nFET IO) 영역은 제 4 게이트 스택을 갖고, 제 4 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 고저항기(high-resistor) 영역은 제 5 게이트 스택을 갖고, 제 5 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다.
본 개시의 광범위한 형태 중 다른 하나는 또 다른 반도체 디바이스에 관한 것이다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하는 격리 피처를 포함한다. 디바이스는 또한 상이한 영역 상에 5개의 상이한 게이트 스택을 포함한다. p형 전계 효과 트랜지스터(pFET) 코어 영역은 제 1 게이트 스택을 갖고, 제 1 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 하이-k(HK) 유전체층을 포함한다. 입출력 pFET(pFET IO) 영역은 제 2 게이트 스택을 갖고, 제 2 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. 고저항기 영역은 제 3 게이트 스택을 갖고, 제 3 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. n형 전계 효과 트랜지스터(nFET) 코어 영역은 제 4 게이트 스택을 갖고, 제 4 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 입출력 nFET(nFET IO) 영역은 제 5 게이트 스택을 갖고, 제 5 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다.
본 개시는 또한 반도체 디바이스를 제조하는 방법을 설명한다. 방법은 n형 전계 효과 트랜지스터(nFET) 코어, 입출력 nFET(nFET IO), p형 전계 효과 트랜지스터(pFET) 코어, 입출력 pFET(pFET IO), 및 고저항기를 위한 영역을 갖는 반도체 기판을 제공하는 단계; 기판의 IO 영역 상에 산화물층을 형성하는 단계; 기판 및 산화물층 상에 계면층을 형성하는 단계; 계면층 상에 제 1 물질의 캡핑층을 증착하는 단계; 계면층 및 제 1 물질의 캡핑층 상에 제 2 물질의 캡핑층을 증착하는 단계; 제 2 물질의 캡핑층 상에 하이-k(HK) 유전체층을 증착하는 단계; HK 유전체층 상에 일 함수 금속층을 증착하는 단계; 금속층 상에 폴리실리콘층을 증착하는 단계; 및 기판의 영역들 상에 게이트 스택을 형성하는 단계를 포함한다.
본 개시의 양상은 동반된 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따르면 여러 피처가 일정한 비율로 그려지지 않았다는 것이 강조된다. 사실, 여러 피처의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 여러 양상에 따라 구조된 일실시형태에서의 여러 게이트 스택을 갖는 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 2 내지 도 9는 본 개시의 여러 양상에 따라 구조된 여러 제조 단계에서의 여러 게이트 스택을 갖는 반도체 디바이스의 일실시형태의 단면도이다.
도 10 내지 도 13은 본 개시의 여러 양상에 따라 구조된 여러 제조 단계에서의 여러 게이트 스택을 갖는 반도체 디바이스의 다른 실시형태의 단면도이다.
도 14 및 도 15는 본 개시의 여러 양상에 따라 구조된 여러 제조 단계에서의 여러 게이트 스택을 갖는 반도체 디바이스의 또 다른 실시형태의 단면도이다.
도 16 및 도 17은 본 개시의 여러 양상에 따라 구조된 여러 제조 단계에서의 여러 게이트 스택을 갖는 반도체 디바이스의 추가의 실시형태의 단면도이다.
다음의 개시는 많은 상이한 실시형태, 또는 여러 실시형태의 상이한 피처를 구현하기 위한 예를 제공한다고 이해된다. 본 개시를 간략화하기 위해 컴포넌트 및 배치의 구체적인 예가 이하 설명된다. 물론, 그들은 단지 예이고 한정을 의도하지 않는다. 또한, 본 개시는 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 그러한 반복은 간단 명료함을 위한 것이고, 그 자체가 논의된 여러 실시형태들 및/또는 구성들 사이의 관계를 지시하지는 않는다. 게다가, 다음의 설명에서 제 2 피처 상부 또는 위의 제 1 피처의 형성은 제 1 피처와 제 2 피처를 직접 접촉하여 형성하는 실시형태를 포함할 수 있고, 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
도 1은 본 개시의 양상에 따라 구조된 게이트 스택을 갖는 반도체 디바이스를 제조하는 방법(100)의 일실시형태의 흐름도이다. 도 2 내지 도 9는 여러 제조 단계에서의 게이트 스택을 갖는 반도체 디바이스(200)의 일실시형태의 단면도이다. 도 10 내지 도 13은 반도체 디바이스(200)의 다른 실시형태의 단면도이다. 도 14 및 도 15는 반도체 디바이스(200)의 또 다른 실시형태의 단면도이다. 도 16 및 도 17은 반도체 디바이스의 추가의 실시형태의 단면도이다. 반도체 디바이스(200) 및 그 제조 방법(100)은 도 1 내지 도 17을 참조하여 총괄적으로 설명된다.
방법(100)은 반도체 기판(202)을 제공함으로써 단계(102)에서 시작한다. 반도체 기판(202)은 실리콘을 포함한다. 대안적으로 기판(202)은 게르마늄 또는 실리콘 게르마늄을 포함한다. 또한 대안적으로, 반도체 기판(202)은 에피택셜층을 포함할 수 있다. 예를 들어, 반도체 기판(202)은 벌크 반도체 위에 놓인 에피택셜층을 가질 수 있다. 또한, 반도체 기판(202)은 성능 향상을 위해 변형(strained)될 수 있다. 예를 들어, 에피택셜층은 벌크 실리콘 위에 놓인 실리콘 게르마늄의 층 또는 벌크 실리콘 게르마늄 위에 놓인 실리콘의 층과 같은 벌크 반도체와는 상이한 반도체 물질을 포함할 수 있다. 그러한 변형된 기판은 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 형성될 수 있다. 또한, 반도체 기판(202)은 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 구조를 포함할 수 있다. 또한 대안적으로, 반도체 기판(202)은 산소 이온 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 기술, 웨이퍼 본딩, SEG, 또는 다른 적합한 방법에 의해 형성된 것과 같은 매립 산화물(buried oxide; BOX)층과 같은 매립된 유전체층을 포함할 수 있다.
반도체 기판(202)은 또한 이온 주입과 같은 적당한 기술에 의해 형성된 n웰 및 p웰과 같은 여러 도핑 영역을 포함한다. 반도체 기판(202)은 또한 여러 디바이스 영역을 분리하기 위해 기판에 형성된, 쉘로우 트렌치 격리(shallow trench isolation; STI)(203)와 같은 여러 격리 피처(isolation feature)를 포함한다. STI(203)의 형성은 기판 내에 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물과 같은 절연 물질에 의해 트렌치를 충진하는 것을 포함한다. 충진된 트렌치는 트렌치를 충진하는 실리콘 질화물을 갖는 열 산화 라이너층과 같은 다층 구조를 가질 수 있다. 일실시형태에서, STI(203)는 패드 산화막을 성장시키는 단계, 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 질화물층을 형성하는 단계, 포토레지스트 및 마스킹을 이용하여 STI 개구부를 패터닝하는 단계, 기판 내에 트렌치를 에칭하는 단계, 트렌치 계면을 향상시키기 위해 열 산화 트렌치 라이너를 선택적으로 성장시키는 단계, CVD 산화물로 트렌치를 충진하는 단계, 및 화학 기계적 평탄화(chemical mechanical planarization; CMP)를 이용하여 연마 및 평탄화하는 단계와 같은 공정 시퀀스를 이용하여 생성될 수 있다.
반도체 기판(202)은 여러 디바이스 영역을 포함한다. 여러 디바이스 영역은 여러 n형 및 p형 전계 효과 트랜지스터 및 하나 이상의 저항기를 포함한다. 본 실시형태에 있어서, 반도체 기판(202)은 n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어 영역, 입출력 nFET(nFET IO) 영역, p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어 영역, 입출력 pFET(pFET IO) 영역, 및 고저항기(high-resistor)영역을 포함한다.
도 2를 참조하면, 방법(100)은 단계(104)로 진행하여 증착, 포토레지스트 패터닝, 및 에칭 공정과 같은 적합한 기술에 의해 반도체 기판(202)의 입출력 영역 상에 유전체층(204)을 형성한다. 유전체층(204)은 화학적 산화물 또는 어떤 다른 적합한 물질을 포함한다. 다음의 단계(106) 및 도 3에서 계면층(206)이 기판(202) 및 유전체층(204)(도시되지 않음) 상에 형성된다. 계면층(206)은 원자층 증착(atomic layer deposition; ALD), 열 산화, UV-오존 산화, 또는 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 적당한 기술에 의해 형성된 실리콘 산화물을 포함할 수 있다.
도 4로 이동하면, 단계(108)에서 제 1 물질의 캡핑층(208)이 계면층(206) 상에 증착된다. 캡핑층(208)은 Al2O3, MgO, CaO 또는 그 혼합물을 포함한 p형 일 함수(work function) 금속 또는 금속 산화물을 포함할 수 있다. 본 실시형태에 있어서, 캡핑층(208)은 알루미늄 산화물을 포함한다. 캡핑층(208)은 ALD, CVD, 또는 물리적 기상 증착(physical vapor deposition; PVD)과 같은 적합한 기술에 의해 형성된다. 일실시형태에 있어서, 캡핑층(208)은 50옹스트롬보다 작은 두께를 갖는다.
도 5에서, 캡핑층(208)은 기판(202)의 nFET 코어 영역, nFET IO 영역, 및 고저항기 영역으로부터 캡핑층(208)을 제거하기 위해 리소그래피 공정을 이용하여 패터닝된다. 예시적인 리소그래피 공정은 포토레지스트 패터닝, 현상, 및 포토레지스트 박리를 포함할 수 있다. 이러한 공정에서 캡핑층(208) 상에 패터닝된 포토레지스트층이 형성된다. 패터닝된 포토레지스트층은 후속하는 에칭을 위해 캡핑층(208)의 부분들을 노출하는 여러 개구부를 포함한다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 건식 에칭 및 습식 에칭의 조합을 포함한다. 건식 에칭 공정은 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 그 조합으로 구현할 수 있다. 에칭 공정은 에칭 선택성, 유연성, 및 원하는 에칭 프로파일을 얻기 위해 다단계 에칭을 포함할 수 있다.
도 6 및 단계(110)에서, 제 2 물질의 캡핑층(210)이 FET 코어 영역, nFET IO 영역, 및 고저항기 영역에서 계면층(206) 상에, 및 pFET 코어 영역 및 pFET IO 영역에서 제 1 물질의 캡핑층(208) 상에 증착된다. 캡핑층(210)은 La2O3, Sc2O3, Y2O3, SrO, BaO, Ta2O5, TiO2, LaAlO3, ZrO2, Gd2O3, 또는 그 혼합물을 포함한 n형 일 함수 금속 또는 금속 산화물을 포함할 수 있다. 본 실시형태에 있어서, 캡핑층(210)은 란타늄 산화물을 포함한다. 캡핑층(210)은 ALD, CVD, 또는 PVD과 같은 적합한 기술에 의해 형성된다. 일실시형태에 있어서, 캡핑층(210)은 50옹스트롬보다 작은 두께를 갖는다.
단계(112) 및 도 7로 진행하면, 하이-k(HK) 유전체층(212)이 캡핑층(210) 상에 증착된다. HK 유전체층(212)은 HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화 알루미나(HfO2-Al2O3) 합금, 다른 적합한 HK 유전체 물질, 또는 그 조합을 포함할 수 있다. HK 유전체층(212)은 ALD, PVD, 또는 CVD와 같은 적합한 공정에 의해 형성된다. HK 유전체층(212)을 형성하기 위한 적합한 방법은 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD) 또는 UV-오존 산화 또는 분자선 에피택시(molecular beam epitaxy; MBE)를 포함한다. 일실시형태에 있어서, HK 유전체층(212)은 50옹스트롬보다 작은 두께를 갖는다.
이제 도 8 및 단계(114)를 참조하면, 일 함수(work function; WF) 금속층(214)이 HK 유전체층(212) 상에 증착되고, 폴리실리콘층(216)이 WF 금속층(214) 상에 증착된다. 본 실시형태에 있어서, WF 금속층(214)은 PVD, ALD, 또는 CVD와 같은 적합한 기술에 의해 형성된 티타늄 질화물(TiN)을 포함한다. 다른 실시형태에 있어서, WF 금속층(214)은 탄탈 질화물(TaN), 텅스텐 질화물(WN), 또는 그 조합을 포함한다. 일실시형태에 있어서, WF 금속층(214) 200옹스트롬보다 작은 두께를 갖는다.
폴리실리콘(또는 아몰퍼스 실리콘)층(216)이 CVD에 의해 전구체 실란(SiH4) 또는 다른 실리콘계 전구체로 형성될 수 있다. 아몰퍼스 실리콘의 증착은 상승된 온도에서 수행될 수 있다. 일례에서, 증착 온도는 약 400℃보다 크다. 폴리실리콘(또는 아몰퍼스)층(216)은 일실시형태에 따라 도판트 함유 가스를 포함한 전구체를 이용하여 인시튜(in situ) 도핑될 수 있다.
방법(100)은 단계(116)으로 진행하여 패터닝 및 에칭 공정에 의해 상이한 게이트 스택을 형성한다. 도 9에서 게이트층은 nFET 코어 영역 상의 제 1 게이트 스택(230), pFET 코어 영역 상의 제 2 게이트 스택(240), nFET IO 영역 상의 제 3 게이트 스택(250), pFET IO 영역 상의 제 4 게이트 스택(260), 및 고저항기 영역 상의 제 5 게이트 스택(270)을 포함한 5개의 상이한 게이트 스택을 형성하기 위해 패터닝된다. 본 실시형태에 있어서, 제 1 게이트 스택(230)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 2 게이트 스택(240)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 3 게이트 스택(250)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 4 게이트 스택(260)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 1 물질의 캡핑층(208), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 5 게이트 스택(270)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다.
게이트 스택을 형성하기 위한 패터닝 공정은 리소그래피 패터닝 및 에칭 공정을 포함한다. 예를 들어, 리소그래피 패터닝 공정은 패터닝된 포토레지스트 형성, 포토레지스트 현상, 및 포토레지스트 박리를 포함한다. 다른 실시형태에 있어서, 도 9에서 보여지는 바와 같이, 에칭 공정은 에칭 마스크로서 하드 마스크층(218)을 또한 이용할 수 있다. 이러한 경우에, 하드 마스크층(218)이 게이트층 상에 형성되고, 패터닝된 포토레지스트층(도시되지 않음)이 하드 마스크층(218) 상에 형성되고, 패터닝된 포토레지스트로부터 하드 마스크층(218)으로 패턴을 전사하기 위해 하드 마스크층(218)에 제 1 에칭 공정이 적용되고, 에칭 마스크로서 패터닝된 하드 마스크를 이용하여 게이트층에 제 2 공정이 적용된다. 하드 마스크층(218)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
도 9에서 보여진 바와 같이, pFET 코어 및 pFET IO 영역 상에 각각 있는 제 2 게이트 스택(240) 및 제 4 게이트 스택(260)은 제 1 물질의 캡핑층(208) 및 제 2 물질의 캡핑층(210) 모두를 포함한다. p형 일 함수를 가질 수 있는 제 1 물질의 캡핑층(208)은 기판(202)에 가까이 근접하여 있다. n형 일 함수를 가질 수 있는 제 2 물질의 캡핑층(210)은 상기 캡핑층(208) 위에 있고, 기판(202)으로부터 더 멀리 있다.
도 10 내지 도 13은 반도체 디바이스(200)를 제조하는 방법의 다른 실시형태를 예시한다. 이 실시형태에서는, 도 10에서 보이는 추가의 단계가 포함된다. 단계(112)에서 HK 유전체층(212)을 증착하기 전에 제 2 물질의 캡핑층(210)은 포토리소그래피 및 에칭 공정을 이용하여 pFET 코어 영역 및 pFET IO 영역으로부터 제거된다. 이러한 추가의 단계에 후속하는 단계[HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)의 증착]는 도 7 및 도 8에 대하여 이미 설명된 바와 실질적으로 동일하며, 도 11 및 도 12에 도시된다.
도 13은 패터닝 및 에칭 공정에 의한 상이한 게이트 스택의 제조를 예시한다. 도 9와 유사하게, 게이트층은 nFET 코어 영역 상의 제 1 게이트 스택(280), pFET 코어 영역 상의 제 2 게이트 스택(290), nFET IO 영역 상의 제 3 게이트 스택(300), pFET IO 영역 상의 제 4 게이트 스택(310), 및 고저항기 영역 상의 제 5 게이트 스택(320)을 포함한 5개의 상이한 게이트 스택을 형성하기 위해 패터닝된다.
본 실시형태에 있어서, 제 1 게이트 스택(280)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 2 게이트 스택(290)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 3 게이트 스택(300)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 4 게이트 스택(310)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 5 게이트 스택(320)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다.
이제 도 14를 참조하면, 방법(100)의 다른 실시형태가 설명된다. 방법(100)은 도 1 내지 도 3을 참조하여 미리 설명된 바와 같이 단계(102 ~ 106)에 걸쳐 진행된다. 이러한 실시형태에서, 방법은 공정 플로우에서 제 1 물질의 캡핑층(208) 및 제 2 물질의 캡핑층(210)의 위치가 반전된다는 것을 제외하고 도 4 내지 도 8에 설명된 방법과 실질적으로 동일하다. 예를 들어, 도 14는 도 4와 동일하지만 캡핑층(210)은 캡핑층(208) 대신에 먼저 증착된다. 단계(108 내지 114)에 걸쳐 진행하는 방법은 미리 설명되었다. 또한, 이 실시형태에서 캡핑층(210)은 도 5의 캡핑층(208)의 경우였던 nFET 영역 및 nFET IO 영역으로부터 대신에 pFET 코어 및 pFET IO 영역으로부터 제거된다.
단계(116) 및 도 15에서, 상이한 게이트 스택이 미리 설명된 바와 같이 패터닝 및 에칭 공정에 의해 형성된다. 게이트층은 nFET 코어 영역 상의 제 1 게이트 스택(330), pFET 코어 영역 상의 제 2 게이트 스택(340), nFET IO 영역 상의 제 3 게이트 스택(350), pFET IO 영역 상의 제 4 게이트 스택(360), 및 고저항기 영역 상의 제 5 게이트 스택(370)을 포함한 5개의 상이한 게이트 스택을 형성하기 위해 패터닝된다.
본 실시형태에 있어서, 제 1 게이트 스택(330)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 2 게이트 스택(340)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 3 게이트 스택(350)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 2 물질의 캡핑층(210), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 4 게이트 스택(360)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 5 게이트 스택(370)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다.
도 15에서 보여진 바와 같이, nFET 코어 및 nFET IO 영역 상에 각각 있는 제 1 게이트 스택(330) 및 제 3 게이트 스택(350)은 제 1 물질의 캡핑층(208) 및 제 2 물질의 캡핑층(210) 모두를 포함한다. n형 일 함수를 가질 수 있는 제 2 물질의 캡핑층(210)은 기판(202)에 가까이 근접하여 있다. p형 일 함수를 가질 수 있는 제 1 물질의 캡핑층(208)은 상기 캡핑층(210) 위에 있고, 기판(202)으로부터 더 멀리 있다.
도 16 및 도 17은 반도체 디바이스(200)를 제조하는 방법의 다른 실시형태를 예시한다. 이러한 실시형태에서, 방법은 공정 플로우에서 제 1 물질의 캡핑층(208) 및 제 2 물질의 캡핑층(210)의 위치가 반전된다는 것을 제외하고 도 10 내지 도 12에 설명된 방법과 실질적으로 동일하다. 또한, 이 실시형태에서 캡핑층(208)은 도 10의 캡핑층(210)의 경우였던 pFET 영역 및 pFET IO 영역으로부터 대신에 nFET 코어 및 nFET IO 영역으로부터 제거된다.
도 17은 패터닝 및 에칭 공정에 의한 상이한 게이트 스택의 제조를 예시한다. 도 15와 유사하게, 게이트층은 nFET 코어 영역 상의 제 1 게이트 스택(380), pFET 코어 영역 상의 제 2 게이트 스택(390), nFET IO 영역 상의 제 3 게이트 스택(400), pFET IO 영역 상의 제 4 게이트 스택(410), 및 고저항기 영역 상의 제 5 게이트 스택(420)을 포함한 5개의 상이한 게이트 스택을 형성하기 위해 패터닝된다.
본 실시형태에 있어서, 제 1 게이트 스택(380)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 2 게이트 스택(390)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 3 게이트 스택(400)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 2 물질의 캡핑층(210), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 4 게이트 스택(410)은, 최하부로부터 최상부의 순서로, 유전체층(204)(도시되지 않음), 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), WF 금속층(214), 및 폴리실리콘층(216)을 포함한다. 제 5 게이트 스택(420)은, 최하부로부터 최상부의 순서로, 계면층(206), 제 1 물질의 캡핑층(208), HK 유전체층(212), 금속층(214), 및 폴리실리콘층(216)을 포함한다.
방법(100) 및 반도체 디바이스(200)의 하나 이상의 실시형태에 여러 이점이 존재할 수 있다. 본 개시는 게이트 퍼스트(gate first) 공정 설계를 위한 새로운 집적화 스킴을 제공한다. 방법은 여러 종류의 반도체 디바이스를 제공하기 위해 사용될 수 있는 4종류의 공정 플로우를 제공한다. 방법은 n/p 캡핑층 증착 및 패터닝의 시퀀스를 변경함으로써 상이한 디바이스가 제조될 수 있게 하기 때문에 유연하다. 방법은 다양한 게이트 스택이 동시에 형성될 수 있으므로, 즉 각 게이트 스택을 위한 동일한 물질의 층들이 동시에 증착되므로 효율적이다. 본 방법 및 디바이스는 코어/IO/저항기를 갖는 CMOS 디바이스를 집적하고, 동시에 NMOS 및 PMOS의 합리적인 문턱 전압을 유지할 수 있는 실현가능한 집적화 플로우를 제공한다.
본 개시의 광범위한 형태 중 하나는 반도체 디바이스에 관한 것이다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하는 격리 피처(isolation feature)를 포함한다. 디바이스는 또한 상이한 영역 상에 5개의 상이한 게이트 스택을 포함한다. p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어 영역은 기판 상에 제 1 게이트 스택을 갖고, 제 1 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 하이-k(high-k; HK) 유전체층을 포함한다. 입출력 pFET(pFET IO) 영역은 제 2 게이트 스택을 갖고, 제 2 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어 영역은 기판 상에 제 3 게이트 스택을 갖고, 제 3 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 입출력 nFET(nFET IO) 영역은 제 4 게이트 스택을 갖고, 제 4 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 고저항기(high-resistor) 영역은 제 5 게이트 스택을 갖고, 제 5 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다.
본 개시의 광범위한 형태 중 다른 하나는 또 다른 반도체 디바이스에 관한 것이다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하는 격리 피처를 포함한다. 디바이스는 또한 상이한 영역 상에 5개의 상이한 게이트 스택을 포함한다. p형 전계 효과 트랜지스터(pFET) 코어 영역은 제 1 게이트 스택을 갖고, 제 1 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 하이-k(HK) 유전체층을 포함한다. 입출력 pFET(pFET IO) 영역은 제 2 게이트 스택을 갖고, 제 2 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. 고저항기 영역은 제 3 게이트 스택을 갖고, 제 3 게이트 스택은 계면층, 계면층 상의 제 1 물질의 캡핑층, 및 제 1 물질의 캡핑층 상의 HK 유전체층을 포함한다. n형 전계 효과 트랜지스터(nFET) 코어 영역은 제 4 게이트 스택을 갖고, 제 4 게이트 스택은 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다. 입출력 nFET(nFET IO) 영역은 제 5 게이트 스택을 갖고, 제 5 게이트 스택은 유전체층, 유전체층 상의 계면층, 계면층 상의 제 2 물질의 캡핑층, 및 제 2 물질의 캡핑층 상의 HK 유전체층을 포함한다.
본 개시는 또한 반도체 디바이스를 제조하는 방법을 설명한다. 방법은 n형 전계 효과 트랜지스터(nFET) 코어, 입출력 nFET(nFET IO), p형 전계 효과 트랜지스터(pFET) 코어, 입출력 pFET(pFET IO), 및 고저항기를 위한 영역을 갖는 반도체 기판을 제공하는 단계; 기판의 IO 영역 상에 산화물층을 형성하는 단계; 기판 및 산화물층 상에 계면층을 형성하는 단계; 계면층 상에 제 1 물질의 캡핑층을 증착하는 단계; 계면층 및 제 1 물질의 캡핑층 상에 제 2 물질의 캡핑층을 증착하는 단계; 제 2 물질의 캡핑층 상에 하이-k(HK) 유전체층을 증착하는 단계; HK 유전체층 상에 일 함수 금속층을 증착하는 단계; 금속층 상에 폴리실리콘층을 증착하는 단계; 및 기판의 영역들 상에 게이트 스택을 형성하는 단계를 포함한다.
다른 처리 단계가 방법(100) 이전, 동안, 및/또는 이후에 구현될 수 있다. 상기는 여러 실시형태의 피처를 설명하였다. 당업자는 여기에 도입된 실시형태와 동일한 목적을 수행하고/수행하거나 동일한 이점을 성취하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 바탕으로써 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자는 그러한 동등한 구조가 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어남 없이 여기에 다양한 변경, 대체 및 수정이 이루어질 수 있다는 것을 인지해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 기판 상의 상이한 영역들을 분리하는 격리 피처(isolation feature);
    상기 기판 상에 제 1 게이트 스택을 갖는 p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어 영역 - 상기 제 1 게이트 스택은 계면층, 이 계면층 상의 제 1 물질의 캡핑층, 및 이 제 1 물질의 캡핑층 상의 하이-k(high-k; HK) 유전체층을 포함함 - ;
    상기 기판 상에 제 2 게이트 스택을 갖는 입출력 pFET(pFET IO) 영역 - 상기 제 2 게이트 스택은 유전체층, 이 유전체층 상의 계면층, 이 계면층 상의 제 1 물질의 캡핑층, 및 이 제 1 물질의 캡핑층 상의 HK 유전체층을 포함함 - ;
    상기 기판 상에 제 3 게이트 스택을 갖는 n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어 영역 - 상기 제 3 게이트 스택은 계면층, 이 계면층 상의 제 2 물질의 캡핑층, 및 이 제 2 물질의 캡핑층 상의 HK 유전체층을 포함함 - ;
    상기 기판 상에 제 4 게이트 스택을 갖는 입출력 nFET(nFET IO) 영역 - 상기 제 4 게이트 스택은 유전체층, 이 유전체층 상의 계면층, 이 계면층 상의 제 2 물질의 캡핑층, 및 이 제 2 물질의 캡핑층 상의 HK 유전체층을 포함함 - ; 및
    상기 기판 상에 제 5 게이트 스택을 갖는 고저항기(high-resistor) 영역 - 상기 제 5 게이트 스택은 계면층, 이 계면층 상의 제 2 물질의 캡핑층, 및 이 제 2 물질의 캡핑층 상의 HK 유전체층을 포함함 -
    을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 스택 및 상기 제 2 게이트 스택은 상기 제 1 물질의 캡핑층 위에 상기 제 2 물질의 캡핑층을 더 포함하는 것인, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 HK 유전체층은 상기 제 2 물질의 캡핑층 위에 있는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 물질은 p형 일 함수(work function) 금속 또는 금속 산화물을 포함하고, 상기 제 2 물질은 n형 일 함수 금속 또는 금속 산화물을 포함하는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 기판 상의 상이한 영역들을 분리하는 격리 피처(isolation feature);
    상기 기판 상에 제 1 게이트 스택을 갖는 p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어 영역 - 상기 제 1 게이트 스택은 계면층, 이 계면층 상의 제 1 물질의 캡핑층, 및 이 제 1 물질의 캡핑층 상의 하이-k(high-k; HK) 유전체층을 포함함 - ;
    상기 기판 상에 제 2 게이트 스택을 갖는 입출력 pFET(pFET IO) 영역 - 상기 제 2 게이트 스택은 유전체층, 이 유전체층 상의 계면층, 이 계면층 상의 제 1 물질의 캡핑층, 및 이 제 1 물질의 캡핑층 상의 HK 유전체층을 포함함 - ;
    상기 기판 상에 제 3 게이트 스택을 갖는 고저항기 영역(high-resistor) - 상기 제 3 게이트 스택은 계면층, 이 계면층 상의 제 1 물질의 캡핑층, 및 이 제 1 물질의 캡핑층 상의 HK 유전체층을 포함함 - ;
    상기 기판 상에 제 4 게이트 스택을 갖는 n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어 영역 - 상기 제 4 게이트 스택은 계면층, 이 계면층 상의 제 2 물질의 캡핑층, 및 이 제 2 물질의 캡핑층 상의 HK 유전체층을 포함함 - ; 및
    상기 기판 상에 제 5 게이트 스택을 갖는 입출력 nFET(nFET IO) 영역 - 상기 제 5 게이트 스택은 유전체층, 이 유전체층 상의 계면층, 이 계면층 상의 제 2 물질의 캡핑층, 및 이 제 2 물질의 캡핑층 상의 HK 유전체층을 포함함 -
    를 포함하는, 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    n형 전계 효과 트랜지스터(n-type field-effect transistor; nFET) 코어, 입출력 nFET(nFET IO), p형 전계 효과 트랜지스터(p-type field-effect transistor; pFET) 코어, 입출력 pFET(pFET IO), 및 고저항기(high-resistor)를 위한 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 기판의 IO 영역 상에 산화물층을 형성하는 단계;
    상기 기판 및 상기 산화물층 상에 계면층을 형성하는 단계;
    상기 계면층 상에 제 1 물질의 캡핑층을 증착하는 단계;
    상기 계면층 및 상기 제 1 물질의 캡핑층 상에 제 2 물질의 캡핑층을 증착하는 단계;
    상기 제 2 물질의 캡핑층 상에 하이-k(high-k; HK) 유전체층을 증착하는 단계;
    상기 HK 유전체층 상에 일 함수 금속층을 증착하는 단계;
    상기 금속층 상에 폴리실리콘층을 증착하는 단계; 및
    상기 기판의 영역들 상에 게이트 스택들을 형성하는 단계
    를 포함하는, 반도체 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 물질의 캡핑층을 증착하기 전에,
    상기 nFET 코어, nFET IO, 및 고저항기 영역으로부터 상기 제 1 물질의 캡핑층을 제거하는 단계; 또는
    상기 상기 pFET 코어, pFET IO, 및 고저항기 영역으로부터 상기 제 1 물질의 캡핑층을 제거하는 단계
    를 더 포함하는, 반도체 제조 방법.
  8. 제 6 항에 있어서,
    상기 HK 유전체층을 증착하기 전에,
    상기 pFET 코어 및 pFET IO 영역으로부터 상기 제 2 물질의 캡핑층을 제거하는 단계; 또는
    상기 nFET 코어 및 nFET IO 영역으로부터 상기 제 2 물질의 캡핑층을 제거하는 단계
    를 더 포함하는, 반도체 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 1 물질 및 상기 제 2 물질은 p형 또는 n형 일 함수 금속 또는 금속 산화물을 포함하는 것인, 반도체 제조 방법.
  10. 제 6 항에 있어서,
    상기 게이트 스택들을 형성하는 단계는 상기 폴리실리콘층 상에 하드 마스크층을 형성하는 단계를 포함하는 것인, 반도체 제조 방법.
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