CN105789299B - 具有栅极堆叠件的半导体器件的结构和形成方法 - Google Patents

具有栅极堆叠件的半导体器件的结构和形成方法 Download PDF

Info

Publication number
CN105789299B
CN105789299B CN201410811892.3A CN201410811892A CN105789299B CN 105789299 B CN105789299 B CN 105789299B CN 201410811892 A CN201410811892 A CN 201410811892A CN 105789299 B CN105789299 B CN 105789299B
Authority
CN
China
Prior art keywords
gate electrode
semiconductor substrate
gate
lower portion
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410811892.3A
Other languages
English (en)
Other versions
CN105789299A (zh
Inventor
张哲诚
施胜棨
陈臆仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105789299A publication Critical patent/CN105789299A/zh
Application granted granted Critical
Publication of CN105789299B publication Critical patent/CN105789299B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了具有栅极堆叠件的半导体器件的结构和形成方法。本发明提供了半导体器件的结构和形成方法。半导体器件包括半导体衬底和位于该半导体衬底上方的第一栅电极。半导体器件还包括介于第一栅电极和半导体衬底之间的第一栅极介电层。半导体器件还包括位于半导体衬底上方的第二栅电极。第二栅电极具有上部和介于上部与半导体衬底之间的下部，并且上部宽于下部。此外，半导体器件包括介于第二栅电极和半导体衬底之间的第二栅极介电层。

Description

具有栅极堆叠件的半导体器件的结构和形成方法
技术领域
本发明涉及具有栅极堆叠件的半导体器件的结构和形成方法。
背景技术
半导体集成电路(IC)行业已经历了快速发展。IC材料和设计在技术上的进步已产生数代IC。每一代比前一代具有更小和更复杂的电路。
在IC演变过程中，通常增大了功能密度(即，在每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，使用制造工艺可以得到的最小部件(或线))。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。然而，这些进步也增加了加工和制造IC的复杂度。
因为部件尺寸继续减小，所以制造工艺继续变得更难以实施。因此，形成越来越小尺寸的可靠半导体器件是一种挑战。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：半导体衬底；第一栅电极，位于半导体衬底上方；第一栅极介电层，介于第一栅电极和半导体衬底之间；第二栅电极，位于半导体衬底上方，其中，第二栅电极具有上部和介于上部与半导体衬底之间的下部，并且上部宽于下部；以及第二栅极介电层，介于第二栅电极和半导体衬底之间。
根据本发明的一个实施例，第一栅电极具有上部和位于上部与半导体衬底之间的下部，并且第一栅电极的下部宽于第二栅电极的下部。
根据本发明的一个实施例，第一角度介于第一栅电极的下部的侧壁和第一栅电极的底部之间，第二角度介于第二栅电极的下部的侧壁和第二栅电极的底部之间，并且第二角度大于第一角度。
根据本发明的一个实施例，第二角度处于约90度至约130度的范围内。
根据本发明的一个实施例，第一栅电极的上部与第一栅电极的下部基本一样宽。
根据本发明的一个实施例，第一栅电极的上部宽于第一栅电极的下部。
根据本发明的一个实施例，第二栅电极的下部具有倾斜的侧壁。
根据本发明的一个实施例，第一栅电极具有上部和介于上部与半导体衬底之间的下部，并且第一栅电极的下部具有基本垂直的侧壁。
根据本发明的一个实施例，还包括第三栅电极，第三栅电极位于半导体衬底上方且介于第一栅电极和第二栅电极之间，其中，第三栅电极与第一栅电极分隔开第一距离，第三栅电极与第二栅电极分隔开第二距离，以及第二距离大于第一距离。
根据本发明的一个实施例，第三栅电极具有上部和介于上部与半导体衬底之间的下部，第三栅电极的下部具有第一侧壁和第二侧壁，第一侧壁介于第二侧壁和第一栅电极之间，第三角度介于第三栅电极的第一侧壁和底部之间，第四角度介于第三栅电极的第二侧壁和底部之间，以及第四角度大于第三角度。
根据本发明的另一方面，提供了一种半导体器件，包括：半导体衬底；第一栅电极，位于半导体衬底上方；第一栅极介电层，介于第一栅电极和半导体衬底之间；第二栅电极，位于半导体衬底上方，其中，第二栅电极的下部沿着向半导体衬底的方向逐渐缩小；以及第二栅极介电层，介于第二栅电极和半导体衬底之间。
根据本发明的一个实施例，第二栅电极的下部的宽度小于第一栅电极的下部的宽度。
根据本发明的一个实施例，还包括第三栅电极，第三栅电极位于半导体衬底上方且介于第一栅电极和第二栅电极之间，其中，第三栅电极与第一栅电极分隔开第一距离，第三栅电极与第二栅电极分隔开第二距离，以及第二距离大于第一距离。
根据本发明的一个实施例，第一栅电极和第二栅电极是金属栅电极。
根据本发明的一个实施例，第二栅电极的下部具有弯曲的侧壁。
根据本发明的又一方面，提供了一种形成半导体器件的方法，包括：在半导体衬底上方形成栅电极层；以及通过蚀刻工艺部分地去除栅电极层以形成多个栅电极，其中，栅电极中的一个的下部在蚀刻工艺期间凹进。
根据本发明的一个实施例，蚀刻工艺包括：通过第一蚀刻操作部分地去除栅电极层的上部；以及通过第二蚀刻操作部分地去除栅电极层的下部，其中，在第二蚀刻操作期间发生栅电极的下部的凹进。
根据本发明的一个实施例，还包括在第二蚀刻操作期间将电压施加给半导体衬底。
根据本发明的一个实施例，间歇性地将电压施加给半导体衬底。
根据本发明的一个实施例，还包括：在半导体衬底上方形成介电层以围绕栅电极；以及用金属栅电极代替栅电极。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A至图1G是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图2A是根据一些实施例的半导体器件的截面图。
图2B是根据一些实施例的半导体器件的截面图。
图2C是根据一些实施例的半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者第二部件上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，且也可以包括在第一部件和第二部件之间可以形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并没有规定所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，诸如“下面”、“之下”、“下部”、“之上”、“上部”等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定向。装置可以以其他方式定向(旋转90度或为其他定向)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
描述了本公开的一些实施例。图1A至图1G是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。根据一些实施例，在图1A至图1G描述的阶段之前、期间和/或之后可提供额外的操作。对于不同的实施例，能够代替或去除描述的阶段的一些。额外的部件可增加在半导体器件中。对于不同的实施例，能够代替或去除下面描述的部件中的一些。
如图1A所示，提供了半导体衬底100。在一些实施例中，半导体衬底100是块体半导体衬底。块体半导体衬底可以是诸如硅晶圆的半导体晶圆。在一些实施例中，半导体衬底100包括诸如硅的元素半导体材料或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可包括碳化硅、砷化镓、砷化铟、磷化铟、其他合适的化合物半导体、或它们的组合。
在一些实施例中，半导体衬底100是绝缘体上半导体(SOI)衬底。通过使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一个可应用的方法、或它们的组合可制造SOI衬底。
在一些实施例中，根据半导体器件的设计要求，半导体衬底100包括各种掺杂区(未示出)。掺杂区包括例如p型阱和/或n型阱。在一些实施例中，掺杂区掺杂有p型掺杂剂。例如，掺杂区掺杂有硼或BF2。在一些实施例中，掺杂区掺杂有n型掺杂剂。例如，掺杂区掺杂有磷光剂或砷。在一些实施例中，掺杂区中的一些是p型掺杂，并且其他掺杂区是n型掺杂。
在一些实施例中，一个或多个隔离部件(未示出)形成在半导体衬底100中以限定和隔离形成在半导体衬底100中的各种器件元件(未示出)。隔离部件包括例如沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、另一个合适隔离部件、或它们的组合。
可形成在半导体衬底100中的各种器件元件的实例包括晶体管(例如，金属氧化物半导体场效晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道/和/或n沟道场效晶体管(PFET/NFET)等)、二极管、另一个合适的元件、或它们的组合。实施各种工艺(诸如沉积、蚀刻、注入、光刻、退火、平坦化、另一个可应用的工艺、或它们的组合)以形成各种器件元件。
如图1A所示，根据一些实施例，栅极介电层102沉积在半导体衬底100上方。在一些实施例中，栅极介电层102由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、另一种合适的介电材料、或它们的组合形成。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、另一种合适的高K材料、或它们的组合。
在一些实施例中，栅极介电层102是伪栅极介电层，其将由另一种介电材料代替。伪栅极介电层例如是氧化硅层。在一些实施例中，使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、另一种可应用的工艺、或它们的组合沉积栅极介电层102。
如图1A所示，根据一些实施例，栅电极层104沉积在栅极介电层102上方。在一些实施例中，栅电极层104包括多晶硅、金属材料、另一种合适的导电材料、或它们组合。在一些实施例中，栅电极层104是伪栅电极层并且将由诸如金属材料的另一种导电材料代替。伪栅电极层由例如多晶硅组成。在一些实施例中，使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、另一种可应用的工艺、或它们的组合沉积栅电极层104。
可以对本公开的实施例进行许多变化和修改。在一些实施例中，栅电极层104是伪栅电极层、并且栅极介电层102未形成。在一些其他实施例中，栅电极层104和栅极介电层102形成在半导体衬底100上方所形成的半导体鳍(未示出)的上方。栅电极层104和栅极介电层102用于形成FinFET器件的栅极堆叠件。
在一些实施例中，栅电极层104和栅极介电层102被图案化成多个栅极线。栅极线可基本彼此平行。光刻和蚀刻工艺可用于形成栅极线。然后，根据一些实施例，每个栅极线还被图案化成多个栅极堆叠件。然而，应该意识到，本公开的实施例并不限于此。在一些其他实施例中，在没有提前形成栅极线的情况下，栅电极层104和栅极介电层102被图案化以形成栅极堆叠件。
如图1B所示，根据一些实施例，硬掩模106形成在栅电极层104上方以辅助后续图案化工艺形成栅极堆叠件。在一些实施例中，硬掩模106由氧化硅、氮化硅、氮氧化硅、碳化硅、另一种合适的材料、或它们组合组成。在一些实施例中，硬掩模106具有多层结构。在一些实施例中，一个或多个图案化的光刻胶层(未示出)形成在硬掩模层上方。然后，实施一个或多个蚀刻工艺以将光刻胶层的图案转移至硬掩模层，从而导致硬掩模106的形成。
在一些实施例中，包括多个蚀刻操作的蚀刻工艺用于图案化栅电极层104和栅极介电层102以形成多个栅极堆叠件。例如，实施蚀刻操作以部分地去除栅电极层104的上部105U。然后，实施另一蚀刻操作以部分地去除栅电极层104的下部105L。
如图1C所示，根据一些实施例，通过第一蚀刻操作108a部分地去除栅电极层104的上部105U。在一些实施例中，去除上部105U的未被硬掩模106覆盖的部分。可在处理室中实施第一蚀刻操作108a。在一些实施例中，用于第一蚀刻操作的反应气体和/或液体包括Cl2、SF6、N2、CF4、CHF3、CH2F2、N2H2、O2、He、另一种合适的化合物、或它们组合。处理室的气压可保持在约1mtorr至约40mtorr的范围内。第一蚀刻操作108a的温度可保持在约10摄氏度至约50摄氏度的范围内的温度。用于第一蚀刻操作108a的偏压功率可处于约100W至约1000W的范围内。
如图1D所示，根据一些实施例，通过第二蚀刻操作108b部分地去除栅电极层104的下部105L。在一些实施例中，也图案化栅极介电层102。然后可实施另一个蚀刻操以图案化栅极介电层102。因此，形成了包括栅电极110A1、110A2、110B1和110B2的多个栅极堆叠件和栅极介电层102。在一些实施例中，栅电极110A1和110A2形成在半导体衬底100的区域中，在该区域中，栅电极的密度相对较高。栅电极110B1和110B2形成在半导体衬底100的另一个区域中，在该区域中，栅电极的密度相对较低。
如图1D所示，栅电极110A2与栅电极110A1分隔开距离D1。在一些实施例中，距离D1在约5nm至约100nm的范围内。如图1D所示，栅电极110A2与栅电极110B1分隔开距离D2。在一些实施例中，栅电极110B1还与栅电极110B2分隔开一段距离，该距离基本等于距离D2。栅电极110B1和110B2之间的距离也表示为D2。在一些实施例中，距离D2大于距离D1。距离D2可在约150nm至约5000nm的范围内。
在一些实施例中，在相同的处理室中实施第二蚀刻操作108b和第一蚀刻操作108a。在实施第二蚀刻操作108b之前，处理室可被抽成真空以去除用于第一蚀刻操作108a中的反应气体和/或液体。
在一些实施例中，用于第二蚀刻操作108b的反应气体和/或液体包括Cl2、BCl3、N2、CF4、CHF3、CH2F2、N2H2、O2、另一种合适的化合物、或它们组合。处理室的压力可保持在约1mtorr至约10mtorr的范围内。第二蚀刻操作108b的温度可保持在约10摄氏度至约50摄氏度的范围内的温度。用于第二蚀刻操作108b的偏压功率可处于约100W至约1000W的范围内。
在一些实施例中，如图1D所示，在第二蚀刻操作108b期间将电压施加给半导体衬底100。因此，用于第二蚀刻操作108b的蚀刻剂可被吸引或控制以主要蚀刻栅电极层104的下部105L。栅电极层104的上部105U可基本保持已在第一蚀刻操作108a中形成的轮廓。
在一些实施例中，施加给半导体衬底100的电压是交流电。在一些其他实施例中，施加给半导体衬底100的电压是直流电压。在一些实施例中，间歇性地将电压施加给半导体衬底100。在一些实施例中，暂时停止施加电压以允许在栅电极的上部的侧壁上方形成保护层(未示出)。在一些实施例中，用于第二蚀刻操作108b的一些反应气体和/或液体可导致保护层的形成。因为暂时停止施加电压，所以，有足够的时间在栅电极的周围更均匀地分布蚀刻剂。降低了不同栅电极之间的蚀刻速率差。然后，再次施加电压以进一步去除栅电极的下部。在去除栅电极的下部期间，保护层可保护栅电极的上部以保持栅极轮廓。
在一些实施例中，因为栅电极的上部被保护，所以更容易控制蚀刻操作来保证完全地去除相邻栅电极之间的栅电极层104。如图1D所示，根据一些实施例，诸如栅电极110A2、110B1和110B2的栅电极的下部凹进。因此，显著地防止了相邻栅电极之间发生短路。也防止在相邻栅电极之间形成残渣。提高了半导体器件的质量和可靠性。
在第二蚀刻操作108b中，可调整各种工艺参数来控制栅电极的轮廓。在一些实施例中，第二蚀刻操作108b中结合利用了多种蚀刻剂。例如，Cl2用作第一蚀刻剂，并且CHF3和/或CH2F2用作第二蚀刻剂。在一些实施例中，通过微调第一蚀刻剂和第二蚀刻剂的量的比率，控制栅电极的轮廓。例如，通过提高第一蚀刻剂的组分，可增大横向蚀刻率。因此，栅电极的底部可更加凹进。还可以调整诸如施加的电压的其他工艺参数以控制栅电极的轮廓。
如图1D所示，栅电极110B1具有上部111U和下部111L。在一些实施例中，上部111U宽于下部111L。如图1D所示，栅电极110B1具有邻近栅电极110B1的顶部的宽度W1。栅电极110B1还具有邻近栅电极110B1的底部的宽度W3。栅电极110B1还具有介于上部111U和下部111L之间的具有宽度W2的部分。在一些实施例中，宽度W1大于宽度W3。宽度W2大于宽度W3。
在一些实施例中，栅电极110B1的下部111L具有侧壁114，其为倾斜侧壁。在一些实施例中，如图1D所示，栅电极110B1的下部111L沿着朝向半导体衬底100的方向逐渐缩小。如图1D所示，角度θ3介于下部111L的侧壁114和栅电极110B1的底部之间。在一些实施例中，角度θ3处于约90度至约130度的范围内。
如图1D所示，栅电极110A1具有上部113U和下部113L。在一些实施例中，上部113U的宽度与下部113L的宽度基本相同。下部113L具有邻近栅电极110A1的底部的宽度W4。在一些实施例中，宽度W4基本等于宽度W1。在一些实施例中，栅电极110A1的下部113L的宽度W4大于栅电极110B1的下部111L的宽度W3。
如图1D所示，下部113L具有侧壁116。角度θ1介于侧壁116和栅电极110A1的底部之间。在一些实施例中，介于侧壁114和栅电极110B1的底部之间的角度θ3大于介于侧壁116和栅电极110A1的底部之间的角度θ1。因为距离D2大于距离D1，用于形成栅电极的蚀刻工艺中使用的蚀刻剂可更容易地到达且蚀刻栅电极110B1的底部。因此，与栅电极110A1的底部分相比，栅电极110B1的底部111L凹进得更深。在一些实施例中，角度θ1处于约90度至约125度的范围内。在一些实施例中，栅电极110A1的侧壁116是基本垂直的侧壁。在这些情况下，角度θ1基本等于约90度。
在一些实施例中，栅电极110A1、110B1和110B2中的每一个均具有对称侧壁。在一些实施例中，栅电极110B1具有两个倾斜的对称侧壁114。栅电极110B1的底部和相对的两侧壁114之间的角度基本相同。同样地，栅电极110A1具有两个对称侧壁116，其为基本垂直的侧壁。
然而，本公开的实施例并不仅限于此。在一些实施例中，栅电极具有不对称侧壁。如图1D所示，栅电极110A2具有上部115U和下部115L。下部115L具有第一侧壁118a和第二侧壁118b。第一侧壁118a介于第二侧壁118b和栅电极110A1之间。在一些实施例中，如图1D所示，第一侧壁118a和第二侧壁118b是不对称侧壁。如图1D所示，下部115L具有邻近栅电极110A2的底部的宽度W5。在一些实施例中，宽度W5大于栅电极110B1的宽度W3并且小于栅电极110A1的宽度W4。
如图1D所示，角度θ2介于第一侧壁118a和栅电极110A2的底部之间，并且角度θ4介于第二侧壁118b和栅电极110A2的底部之间。在一些实施例中，如图1D所示，角度θ4大于角度θ2。在一些实施例中，角度θ2基本等于栅电极110A1的角度θ1。在一些实施例中，角度θ4基本等于110B1的角度θ3。
在一些实施例中，栅电极和栅极介电层102是伪栅电极和伪栅极介电层并且将在后续工艺中被代替。根据一些实施例，如图1E所示，介电层140沉积在半导体衬底100上方以围绕栅电极110A1、110A2、110B1和110B2。介电层140可由氧化硅、氮氧化硅、硼硅玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺氟硅玻璃(FSG)、低k材料、多孔介电材料、另一种合适的介电材料、或它们的组合组成。在一些实例例中，使用CVD工艺、旋涂工艺、另一种可应用的工艺、或它们的组合沉积介电层140。
在一些实施例中，在形成介电层140之前，间隔件(未示出)形成在栅电极的侧壁上方。间隔件可用于保护栅电极且辅助形成源极/漏极部件(未示出)。
在一些实施例中，介电层140最初覆盖栅电极和栅电极上方的硬掩模106。然后，对介电层140实施平坦化工艺以使介电层140变薄直到暴露出栅电极110A1、110A2、110B1和110B2。在平坦化工艺期间，还可去除硬掩模106。平坦化工艺可包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一种可应用的工艺、或它们的组合。
如图1F所示，根据一些实施例，去除栅电极110A1、110A2、110B1和110B2以及栅极介电层102以在介电层140中形成凹槽142。在一些实施例中，使用蚀刻工艺去除栅电极110A1、110A2、110B1和110B2以及栅极介电层102。在一些其他实施例中，未去除栅极介电层102。
如图1G所示，根据一些实施例，栅极介电层144a、144b、144c和114d形成在凹槽142中以代替栅极介电层102。在一些实施例中，从相同的介电层图案化栅极介电层144a、144b、144c和144d，因此栅极介电层144a、144b、144c和144d由相同的材料组成。在一些其他实施例中，栅极介电层144a、144b、144c和144d的一些由不同的材料组成。在一些实施例中，栅极介电层144a、144b、144c和144d由具有高介电常数(高K)的介电材料组成。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、另一种合适的高K材料、或它们的组合。
如图1G所示，根据一些实施例，金属栅电极146a、146b、146c和146d形成在凹槽142中以分别代替栅电极110A1、110A2、110B1和110B2。金属栅电极146a、146b、146c和146d的轮廓分别与栅电极110A1、110A2、110B1和110B2的轮廓基本相同。在一些实施例中，金属栅电极146a、146b、146c和146d中的每一个包括多个金属层。金属栅电极146a、146b、146c和146d中的每一个可包括一个或多个功函数层(未示出)、一个或多个阻挡层(未示出)和一个或多个金属填充层。
功函数层用于为晶体管提供理想的功函数以增强器件性能。在形成NMOS晶体管的实施例中，功函数层可以是能够提供适用于器件的功函数值(诸如等于或小于约4.5eV)的n型金属层。n型金属层可包括金属、金属碳化物、金属氮化物、或它们的组合。例如，n型金属层包括氮化钛、钽、氮化钽、其他合适的材料、或它们的组合。
另一方面，在形成PMOS晶体管的实施例中，功函数层可以是能够提供适用于器件的功函数值(诸如等于或大于约4.8eV)的p型金属层。该p型金属层可包括金属、金属碳化物、金属氮化物、其他合适的材料、或它们的组合。例如，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他合适的材料、或它们的组合。
功函数层还可由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化合物、钌、钯、铂、钴、镍、导电金属氧化物、或它们的组合组成。可微调功函数层的厚度和/或成分以调整功函数值。例如，根据氮化钛层的厚度和/或成分，氮化钛层可用作p型金属层或n型金属层。
在一些实施例中，用于形成金属栅电极的一个或多个栅极介电层和一个或多个金属层沉积在介电层140和凹槽142的侧壁和底部上方。可使用合适的沉积工艺顺序地沉积这些层。沉积工艺可包括CVD工艺、ALD工艺、电镀工艺、无电镀工艺、旋涂工艺、另一种可应用的工艺、或它们的组合。
如图1F所示，凹槽142的下部的侧壁是倾斜的或垂直的。凹槽142的轮廓可允许更容易地实施栅极介电层和金属层的沉积。然后，实施平坦化工艺以去除凹槽142以外的栅极介电层和金属层，从而导致金属栅极堆叠件的形成，如图1G所示。
可对本公开的实施例进行许多变化和更改。例如，可微调形成栅电极的蚀刻工艺的条件以控制栅电极的轮廓。因此，栅电极110A1、110A2、110B1和110B2的轮廓和相应的金属栅电极146a、146b、146c和146d的轮廓具有很多变化。
图2A至图2C是根据一些实施例的半导体器件的截面图。如图2A所示，栅电极110A1的下部113L具有倾斜的侧壁116’。栅电极110A1的侧壁116’和底部之间的角度θ1’大于90度。例如，角度θ1’处于约95度至约125度的范围内。在一些实施例中，如图2A所示，邻近栅电极110A1的底部的宽度W4小于邻近栅电极110A1的顶部的宽度W1。换言之，在一些实施例中，上部113U宽于下部113L。
如图2A所示，栅电极110A2具有倾斜的侧壁118a’。角度θ2’介于栅电极110A2的侧壁118a’和底部之间。在一些实施例中，角度θ2’大于90度。角度θ2’可处于约95度至约125度的范围内。在一些实施例中，角度θ2’基本等于角度θ1’且小于角度θ4或栅电极110B1的角度θ3。
本公开的实施例具有很多变化。例如，栅电极的侧壁不限于平面。在一些实施例中，栅电极的侧壁是弯曲的。通过微调蚀刻条件，可形成具有弯曲侧壁的栅电极。如图2B所示，栅电极110B1的下部111L具有侧壁114’。在一些实施例中，侧壁114’是弯曲的侧壁。在一些实施例中，栅电极110B2的下部也具有弯曲的侧壁。在一些其他实施例中，栅电极110B2的下部的侧壁不是弯曲的。在一些其他实施例中，彼此分隔开较小距离的栅电极110A1和/或110A2也具有弯曲的侧壁。
本公开的实施例具有很多变化。栅电极的凹进下部的侧壁不限于倾斜或弯曲。在一些实施例中，栅电极的凹进下部的侧壁是基本垂直的侧壁。如图2C所示，栅电极110B1的下部111L具有侧壁114”。在一些实施例中，侧壁114”是垂直侧壁。在这些情况下，介于栅电极110B1的侧壁114”和底部之间的角度θ3’基本等于约90度。如图2C所示，根据一些实施例，栅电极110A2的侧壁118b也是垂直侧壁。在这些情况下，介于栅电极110A2的侧壁118b和底部之间的θ4’基本等于约90度。
本公开的实施例形成具有多个栅电极的半导体器件。通过微调形成栅电极的蚀刻工艺的条件，栅电极的一些的底部凹进。由于栅极轮廓，明显防止了相邻栅电极之间的短路。也防止在相邻的栅电极之间形成残渣。提高了半导体器件的质量和可靠性。
根据一些实施例，提供了一种半导体器件。半导体器件包括半导体衬底和位于该半导体衬底上方的第一栅电极。半导体器件还包括介于第一栅电极和半导体衬底之间的第一栅极介电层。半导体器件还包括位于半导体衬底上方的第二栅电极。第二栅电极具有上部和介于上部和半导体衬底之间的下部，并且上部宽于下部。此外，半导体器件包括介于第二栅电极和半导体衬底之间的第二栅极介电层。
根据一些实施例，提供了一种半导体器件。半导体器件包括半导体衬底和位于该半导体衬底上方的第一栅电极。半导体器件还包括介于第一栅电极和半导体衬底之间的第一栅极介电层。半导体器件还包括位于半导体衬底上方的第二栅电极。第二栅电极的下部沿着向半导体衬底的方向上逐渐缩小。此外，半导体器件包括介于第二栅电极和半导体衬底之间的第二栅极介电层。
根据一些实施例，提供了一种形成半导体器件的方法。该方法包括在半导体衬底上方形成栅电极层。该方法还包括通过蚀刻工艺部分地去除栅电极层以形成多个栅电极。在蚀刻工艺期间栅电极的下部凹进。
上面论述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
第一栅电极，位于所述半导体衬底上方；
第一栅极介电层，介于所述第一栅电极和所述半导体衬底之间；
第二栅电极，位于所述半导体衬底上方，其中，所述第二栅电极具有上部和介于所述上部与所述半导体衬底之间的下部，并且所述上部宽于所述下部；
第二栅极介电层，介于所述第二栅电极和所述半导体衬底之间并围绕所述第二栅电极，其中，围绕所述上部的第二栅极介电层的部分的外侧壁之间的宽度宽于围绕所述下部的第二栅极介电层的部分的外侧壁之间的宽度；以及
第三栅电极，位于所述半导体衬底上方并且介于所述第一栅电极和所述第二栅电极之间，其中，所述第三栅电极具有上部和介于所述第三栅电极的上部与所述半导体衬底之间的下部，所述第三栅电极的上部宽于所述第三栅电极的下部，所述第三栅电极的底部的宽度大于所述第二栅电极的底部的宽度并且小于所述第一栅电极的底部的宽度。
2.根据权利要求1所述的半导体器件，其中，所述第一栅电极具有上部和位于所述第一栅电极的上部与所述半导体衬底之间的下部，并且所述第一栅电极的所述下部宽于所述第二栅电极的所述下部。
3.根据权利要求2所述的半导体器件，其中，第一角度介于所述第一栅电极的所述下部的侧壁和所述第一栅电极的底部之间，第二角度介于所述第二栅电极的所述下部的侧壁和所述第二栅电极的底部之间，并且所述第二角度大于所述第一角度。
4.根据权利要求3所述的半导体器件，其中，所述第二角度处于90度至130度的范围内。
5.根据权利要求2所述的半导体器件，其中，所述第一栅电极的所述上部与所述第一栅电极的所述下部一样宽。
6.根据权利要求2所述的半导体器件，其中，所述第一栅电极的所述上部宽于所述第一栅电极的所述下部。
7.根据权利要求1所述的半导体器件，其中，所述第二栅电极的所述下部具有倾斜的侧壁。
8.根据权利要求1所述的半导体器件，其中，所述第一栅电极具有上部和介于所述第一栅电极的上部与所述半导体衬底之间的下部，并且所述第一栅电极的所述下部具有垂直的侧壁。
9.根据权利要求1所述的半导体器件，还包括第三栅电极，其中，
所述第三栅电极与所述第一栅电极分隔开第一距离，
所述第三栅电极与所述第二栅电极分隔开第二距离，以及
所述第二距离大于所述第一距离。
10.根据权利要求9所述的半导体器件，其中，
所述第三栅电极具有上部和介于所述第三栅电极的上部与所述半导体衬底之间的下部，
所述第三栅电极的所述下部具有第一侧壁和第二侧壁，
所述第一侧壁介于所述第二侧壁和所述第一栅电极之间，
第三角度介于所述第三栅电极的所述第一侧壁和所述第三栅电极的底部之间，
第四角度介于所述第三栅电极的所述第二侧壁和所述第三栅电极的底部之间，以及
第四角度大于所述第三角度。
11.一种半导体器件，包括：
半导体衬底；
第一栅电极，位于所述半导体衬底上方；
第一栅极介电层，介于所述第一栅电极和所述半导体衬底之间；
第二栅电极，位于所述半导体衬底上方，其中，所述第二栅电极的下部沿着向所述半导体衬底的方向逐渐缩小；
第二栅极介电层，介于所述第二栅电极和所述半导体衬底之间并围绕所述第二栅电极，其中，围绕所述第二栅电极的上部的第二栅极介电层的部分的外侧壁之间的宽度宽于围绕所述下部的第二栅极介电层的部分的外侧壁之间的宽度；以及
第三栅电极，位于所述半导体衬底上方并且介于所述第一栅电极和所述第二栅电极之间，其中，所述第三栅电极具有上部和介于所述第三栅电极的上部与所述半导体衬底之间的下部，所述第三栅电极的上部宽于所述第三栅电极的下部，所述第三栅电极的底部的宽度大于所述第二栅电极的底部的宽度并且小于所述第一栅电极的底部的宽度。
12.根据权利要求11所述的半导体器件，其中，所述第二栅电极的所述下部的宽度小于所述第一栅电极的所述下部的宽度。
13.根据权利要求11所述的半导体器件，其中，
所述第三栅电极与所述第一栅电极分隔开第一距离，
所述第三栅电极与所述第二栅电极分隔开第二距离，以及
所述第二距离大于所述第一距离。
14.根据权利要求11所述的半导体器件，其中，所述第一栅电极和所述第二栅电极是金属栅电极。
15.根据权利要求14所述的半导体器件，其中，所述第二栅电极的所述下部具有弯曲的侧壁。
16.一种形成半导体器件的方法，包括：
在半导体衬底上方形成栅电极层；
通过蚀刻工艺部分地去除所述栅电极层以形成多个栅电极，其中，所述多个栅电极包括位于所述半导体衬底上方的第一栅电极、第二栅电极和介于所述第一栅电极和所述第二栅电极之间的第三栅电极，所述多个栅电极中的所述第二栅电极和所述第三栅电极的下部在所述蚀刻工艺期间凹进，以使得所述第三栅电极的底部的宽度大于所述第二栅电极的底部的宽度并且小于所述第一栅电极的底部的宽度；以及
在所述半导体衬底上方形成介电层以围绕所述多个栅电极，其中，围绕所述第二栅电极的上部的介电层的部分的外侧壁之间的宽度宽于围绕所述第二栅电极的下部的介电层的部分的外侧壁之间的宽度。
17.根据权利要求16所述的形成半导体器件的方法，其中，所述蚀刻工艺包括：
通过第一蚀刻操作部分地去除所述栅电极层的上部；以及
通过第二蚀刻操作部分地去除所述栅电极层的下部，其中，在所述第二蚀刻操作期间发生所述第二栅电极和所述第三栅电极的所述下部的凹进。
18.根据权利要求17所述的形成半导体器件的方法，还包括在所述第二蚀刻操作期间将电压施加给所述半导体衬底。
19.根据权利要求18所述的形成半导体器件的方法，其中，间歇性地将所述电压施加给所述半导体衬底。
20.根据权利要求16所述的形成半导体器件的方法，还包括：
用金属栅电极代替所述栅电极。
CN201410811892.3A 2014-10-06 2014-12-23 具有栅极堆叠件的半导体器件的结构和形成方法 Active CN105789299B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/507,458 2014-10-06
US14/507,458 US10164049B2 (en) 2014-10-06 2014-10-06 Structure and formation method of semiconductor device with gate stack

Publications (2)

Publication Number Publication Date
CN105789299A CN105789299A (zh) 2016-07-20
CN105789299B true CN105789299B (zh) 2020-05-08

Family

ID=55531256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410811892.3A Active CN105789299B (zh) 2014-10-06 2014-12-23 具有栅极堆叠件的半导体器件的结构和形成方法

Country Status (5)

Country Link
US (3) US10164049B2 (zh)
KR (1) KR101655617B1 (zh)
CN (1) CN105789299B (zh)
DE (1) DE102015106047B4 (zh)
TW (1) TWI602295B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
US9627247B2 (en) * 2015-06-03 2017-04-18 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
KR102292812B1 (ko) * 2015-08-18 2021-08-23 삼성전자주식회사 반도체 장치
US9882013B2 (en) * 2016-03-31 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI685061B (zh) * 2016-05-04 2020-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9964847B2 (en) * 2016-06-20 2018-05-08 Globalfoundries Inc. Mask substrate structure
US10374049B2 (en) * 2016-09-15 2019-08-06 Analog Devices, Inc. Heat management in a multi-finger FET
CN108400128B (zh) * 2017-02-07 2020-10-16 旺宏电子股份有限公司 互连结构及其制造方法
US10515955B1 (en) 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
KR20210124731A (ko) 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US11302581B2 (en) * 2020-05-05 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate profile control through sidewall protection during etching
US11631745B2 (en) 2020-05-15 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with uneven gate profile
DE102021109147A1 (de) * 2020-05-15 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit ungleichmässigem gateprofil

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103620748A (zh) * 2011-05-09 2014-03-05 国际商业机器公司 保留替代栅极晶体管制造中的uv固化的应力益处

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361067B2 (ja) 1998-12-21 2003-01-07 株式会社東芝 半導体装置の製造方法
TW429411B (en) * 1998-12-21 2001-04-11 Toshiba Corp Semiconductor device and its manufacture
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
JP2006086467A (ja) * 2004-09-17 2006-03-30 Toshiba Corp 半導体装置及びその製造方法
JP2006100599A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
JP2006237066A (ja) * 2005-02-22 2006-09-07 Toshiba Corp 半導体装置
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100835278B1 (ko) * 2006-06-28 2008-06-05 삼성전자주식회사 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
US8076735B2 (en) * 2009-10-02 2011-12-13 United Microelectronics Corp. Semiconductor device with trench of various widths
DE102009046250B4 (de) * 2009-10-30 2015-11-26 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Kantenverrundung in einem Austauschgateverfahren auf der Grundlage eines Opferfüllmaterials, das vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8598656B2 (en) 2010-03-08 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming ESD protection device
US20110241118A1 (en) 2010-03-30 2011-10-06 Globalfoundries Inc Metal gate fill by optimizing etch in sacrificial gate profile
DE102010029525B4 (de) 2010-05-31 2014-12-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit einem vergrabenen Kondensator, der in der Kontaktebene ausgebildet ist, und Verfahren zur Herstellung des Halbleiterbauelements
CN102347227B (zh) * 2010-07-30 2013-08-14 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
CN102479693B (zh) * 2010-11-30 2013-11-06 中芯国际集成电路制造(北京)有限公司 形成栅极的方法
US8384162B2 (en) 2010-12-06 2013-02-26 Institute of Microelectronics, Chinese Academy of Sciences Device having adjustable channel stress and method thereof
US8541296B2 (en) 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
JP5847537B2 (ja) * 2011-10-28 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US20130178055A1 (en) * 2012-01-09 2013-07-11 Globalfoundries Inc. Methods of Forming a Replacement Gate Electrode With a Reentrant Profile
US8803241B2 (en) 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
US8803249B2 (en) * 2012-08-09 2014-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Profile pre-shaping for replacement poly gate interlayer dielectric
US8927406B2 (en) 2013-01-10 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene metal gate
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9040394B2 (en) 2013-03-12 2015-05-26 Samsung Electronics Co., Ltd. Method for fabricating a semiconductor device
US9337190B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including dummy isolation gate structure and method of fabricating thereof
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US9012319B1 (en) * 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
KR102292812B1 (ko) * 2015-08-18 2021-08-23 삼성전자주식회사 반도체 장치
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9893060B2 (en) * 2015-12-17 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9985031B2 (en) * 2016-01-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
US9627379B1 (en) * 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
KR102421730B1 (ko) * 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
US10446662B2 (en) * 2016-10-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode
US10658491B2 (en) * 2018-06-15 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling profiles of replacement gates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103620748A (zh) * 2011-05-09 2014-03-05 国际商业机器公司 保留替代栅极晶体管制造中的uv固化的应力益处

Also Published As

Publication number Publication date
US11264484B2 (en) 2022-03-01
KR101655617B1 (ko) 2016-09-07
US20160099324A1 (en) 2016-04-07
US10804371B2 (en) 2020-10-13
DE102015106047A1 (de) 2016-04-07
TW201614838A (en) 2016-04-16
DE102015106047B4 (de) 2022-01-13
US20210028296A1 (en) 2021-01-28
US10164049B2 (en) 2018-12-25
CN105789299A (zh) 2016-07-20
TWI602295B (zh) 2017-10-11
KR20160040979A (ko) 2016-04-15
US20180350949A1 (en) 2018-12-06

Similar Documents

Publication Publication Date Title
CN105789299B (zh) 具有栅极堆叠件的半导体器件的结构和形成方法
US10686060B2 (en) Structure and formation method of semiconductor device structure
KR102169642B1 (ko) 경사진 측벽을 가진 절단 금속 게이트
CN106206688B (zh) 半导体器件结构的结构和形成方法
CN105789300B (zh) 半导体结构及其制造方法
CN106298931B (zh) 半导体器件及其制造方法
US9633999B1 (en) Method and structure for semiconductor mid-end-of-line (MEOL) process
KR101320754B1 (ko) 고-ｋ 및 금속 게이트 스택들을 위한 디바이스 및 방법들
US20230088288A1 (en) Air Spacer For A Gate Structure Of A Transistor
US10461171B2 (en) Structure and formation method of semiconductor device with metal gate stacks
KR101706432B1 (ko) Ｆｉｎｆｅｔ 디바이스를 위한 구조물 및 방법
TWI762458B (zh) 鰭式場效電晶體元件的接觸結構、鰭式場效電晶體元件及其形成方法
US10068982B2 (en) Structure and formation method of semiconductor device structure with metal gate
US20200006158A1 (en) Methods of Forming Metal Gate Spacer
KR20130126535A (ko) 하이-k 및 금속 게이트 스택을 위한 디바이스 및 방법
US11121130B2 (en) Structure and formation method of semiconductor device with gate stacks
US10276677B2 (en) Semiconductor device structure and method for forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant