DE102015106047B4 - Struktur und Verfahren zum Ausbilden eines Halbleiterbauelements mit einem Gatestapel - Google Patents

Struktur und Verfahren zum Ausbilden eines Halbleiterbauelements mit einem Gatestapel Download PDF

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Abstract

Halbleitervorrichtung, umfassend:ein Halbleitersubstrat (100),eine erste Gateelektrode (146a, 110A1) über dem Halbleitersubstrat (100),eine zweite Gateelektrode (146c, 110B1) über dem Halbleitersubstrat (100), wobei die zweite Gateelektrode (146c, 110B1) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist und der obere Abschnitt breiter ist als der untere Abschnitt,wobei die erste Gateelektrode (146a, 110A1) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist und der untere Abschnitt der ersten Gateelektrode (146a, 110A1) breiter ist als der untere Abschnitt der zweiten Gateelektrode (146c, 110B1); undeine dritte Gateelektrode (146b, 110A2) über dem Halbleitersubstrat (100) und zwischen der ersten Gateelektrode (146a, 110A1) und der zweiten Gateelektrode (146c, 110B1),wobei:die dritte Gateelektrode (146b, 110A2) von der ersten Gateelektrode (146a, 110A1) durch einen ersten Abstand (D1) getrennt ist, die dritte Gateelektrode (146b, 110A2) von der zweiten Gateelektrode (146c, 110B1) durch einen zweiten Abstand (D2) getrennt ist, undder zweite Abstand (D2) größer ist als der erste Abstand (D1).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein sehr schnelles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht. Jede Generation weist kleinere und komplexere Schaltungen auf als die vorangegangene Generation.
  • Im Lauf der IC-Entwicklung ist die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Diese Fortschritte führten jedoch zu einer Steigerung der Komplexität der Verarbeitung und Herstellung von ICs.
  • Die US 2014 / 0 273 377 A1 beschreibt eine Halbleitervorrichtung mit einer ersten und einer zweiten Gateelektrode, wobei ein Raum zwischen Abstandhaltern und dem darunter liegenden Substrat gebildet ist. Die DE 10 2010 029525 A1 zeigt ein Halbleiter-Bauelement mit Gateelektroden, die mit unterschiedlichen Abständen angeordnet sind. Die US 2012 / 0 139 054 A1 beschreibt die Einstellung der Kanalspannung in Transistoren durch Trapez-förmige Gestaltung des Gateleiters.
  • Da Merkmalgrößen immer kleiner werden, wird die Durchführung der Fertigungsprozesse immer schwieriger. Daher besteht eine Herausforderung darin, zuverlässige Halbleiterbauelemente in zunehmend kleineren Größen auszubilden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A bis 1G sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 2A ist eine Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 2B ist eine Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 2C ist eine Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Einige Ausführungsformen der Offenbarung sind beschrieben. 1A bis 1G sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Halbleiterbauelements oder einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Zusätzliche Vorgänge können gemäß einigen Ausführungsformen vor, während und/oder nach den in 1A bis 1G beschriebenen Stufen vorgesehen werden. Einige der beschriebenen Stufen können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Zusätzliche Merkmale können dem Halbleiterbauelement hinzugefügt werden. Einige der nachstehend beschriebenen Merkmale können für verschiedene Ausführungsformen ersetzt oder eliminiert werden.
  • Wie in 1A dargestellt, wird ein Halbleitersubstrat 100 bereitgestellt. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Bulk-Halbleitersubstrat. Das Bulk-Halbleitersubstrat kann ein Halbleiter-Wafer, wie z.B. ein Silizium-Wafer, sein. In einigen Ausführungsformen umfasst das Halbleitersubstrat 100 ein Elementhalbleitermaterial, wie Silizium, oder andere Elementhalbleitermaterialien, wie z.B. Germanium. In einigen anderen Ausführungsformen umfasst das Halbleitersubstrat 100 einen Verbindungshalbleiter. Der Verbindungshalbleiter kann Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, einen anderen geeigneten Verbindungshalbleiter oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein SOI-Substrat (Halbleiter auf einem Isolator). Das SOI-Substrat kann unter Verwendung eines SIMOX-Prozesses (Trennung durch Sauerstoffimplantation), eines Waferbondprozesses, eines anderen geeigneten Verfahrens oder einer Kombination davon gefertigt werden.
  • In einigen Ausführungsformen umfasst das Halbleitersubstrat 100 je nach Designanforderungen des Halbleiterbauelements verschiedene dotierte Gebiete (nicht dargestellt). Die dotierten Gebiete umfassen zum Beispiel p-Typ-Wannen und/oder n-Typ-Wannen. In einigen Ausführungsformen werden die dotierten Gebiete mit p-Typ-Dotierstoffen dotiert. Zum Beispiel werden die dotierten Gebiete mit Bor oder BF2 dotiert. In einigen Ausführungsformen werden die dotierten Gebiete mit n-Typ-Dotierstoffen dotiert. Zum Beispiel werden die dotierten Gebiete mit Phosphor oder Arsen dotiert. In einigen Ausführungsformen sind einige der dotierten Gebiete p-Typ-dotiert, und die anderen dotierten Gebiete sind n-Typ-dotiert.
  • In einigen Ausführungsformen werden ein oder mehrere Isolationsmerkmale (nicht dargestellt) in dem Halbleitersubstrat 100 ausgebildet, um verschiedene in dem Halbleitersubstrat 100 ausgebildete Bauelemente (nicht dargestellt) zu definieren und zu isolieren. Die Isolationsmerkmale umfassen zum Beispiel Grabenisolationsmerkmale (STI), LOCOS-Merkmale (lokale Oxidation von Silizium), ein anderes geeignetes Isolationsmerkmal oder eine Kombination davon.
  • Zu Beispielen der verschiedenen Bauelemente, die in dem Halbleitersubstrat 100 ausgebildet werden können, gehören Transistoren (z.B. Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJT), Hochvolt-Transistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.), Dioden, ein anderes geeignetes Element oder eine Kombination davon. Verschiedene Prozesse, wie z.B. Abscheiden, Ätzen, Implantation, Fotolithografie, Ausheilen, Planarisieren, ein anderer geeigneter Prozess oder eine Kombination davon, werden durchgeführt, um die verschiedenen Bauelemente auszubilden.
  • Wie in 1A dargestellt, wird gemäß einigen Ausführungsformen eine Gatedielektrikumsschicht 102 über dem Halbleitersubstrat 100 abgeschieden. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 102 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, einem dielektrischen Material mit hoher Dielektrizitätskonstante (high-k), einem anderen geeigneten dielektrischen Material oder einer Kombination davon gefertigt. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, ein anderes geeignetes High-k-Material oder eine Kombination davon.
  • In einigen Ausführungsformen ist die Gatedielektrikumsschicht 102 eine Dummy-Gatedielektrikumsschicht, die durch ein anderes dielektrisches Material ersetzt wird. Die Dummy-Gatedielektrikumsschicht ist zum Beispiel eine Siliziumoxidschicht. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 102 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses (CVD-Prozesses), eines Atomlagenabscheidungsprozesses (ALD-Prozesses), eines thermischen Oxidationsprozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden.
  • Wie in 1A dargestellt, wird gemäß einigen Ausführungsformen eine Gateelektrodenschicht 104 über der Gatedielektrikumsschicht 102 abgeschieden. In einigen Ausführungsformen umfasst die Gateelektrodenschicht 104 Polysilizium, ein Metallmaterial, ein anderes geeignetes leitfähiges Material oder eine Kombination davon. In einigen Ausführungsformen ist die Gateelektrodenschicht 104 eine Dummy-Gateelektrodenschicht und wird durch ein anderes dielektrisches Material, wie z.B. ein Metallmaterial, ersetzt. Die Dummy-Gateelektrodenschicht wird zum Beispiel aus Polysilizium gefertigt. In einigen Ausführungsformen wird die Gateelektrodenschicht 104 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses (CVD-Prozesses), eines Atomlagenabscheidungsprozesses (ALD-Prozesses), eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden.
  • Viele Abwandlungen und Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen Ausführungsformen ist die Gateelektrodenschicht 104 eine Dummy-Gateelektrodenschicht, und die Gatedielektrikumsschicht 102 wird nicht ausgebildet. In einigen anderen Ausführungsformen werden die Gateelektrodenschicht 104 und die Gatedielektrikumsschicht 102 über Halbleiterfinnen (nicht dargestellt) ausgebildet, die über dem Halbleitersubstrat 100 ausgebildet sind. Die Gateelektrodenschicht 104 und die Gatedielektrikumsschicht 102 werden verwendet, um Gatestapel eines FinFET-Bauelements auszubilden.
  • In einigen Ausführungsformen werden die Gateelektrodenschicht 104 und die Gatedielektrikumsschicht 102 zu mehreren Gateleitungen strukturiert. Die Gateleitungen können im Wesentlichen parallel zueinander sein. Fotolithografie und Ätzprozesse können zum Ausbilden der Gateleitungen verwendet werden. Danach wird gemäß einigen Ausführungsformen jede der Gateleitungen weiter zu mehreren Gatestapeln strukturiert. Es versteht sich jedoch, dass Ausführungsformen der Offenbarung nicht darauf beschränkt sind. In einigen anderen Ausführungsformen werden die Gateelektrodenschicht 104 und die Gatedielektrikumsschicht 102 derart strukturiert, dass die Gatestapel ausgebildet werden, ohne vorher die Gateleitungen auszubilden.
  • Wie in 1B dargestellt, wird gemäß einigen Ausführungsformen eine Hartmaske 106 über der Gateelektrodenschicht 104 ausgebildet, um den anschließenden Strukturierungsprozess zum Ausbilden von Gatestapeln zu unterstützen. In einigen Ausführungsformen wird die Hartmaske 106 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, einem anderen geeigneten Material oder einer Kombination davon gefertigt. In einigen Ausführungsformen weist die Hartmaske 106 eine mehrschichtige Struktur auf. In einigen Ausführungsformen werden eine oder mehrere strukturierte Fotolackschichten (nicht dargestellt) über der Hartmaskenschicht ausgebildet. Danach werden ein oder mehrere Ätzprozesse durchgeführt, um die Struktur der Fotolackschichten auf die Hartmaskenschicht zu übertragen, was zum Ausbilden der Hartmaske 106 führt.
  • In einigen Ausführungsformen wird ein Ätzprozess, der mehrere Ätzvorgänge umfasst, verwendet, um die Gateelektrodenschicht 104 und die Gatedielektrikumsschicht 102 zu strukturieren, damit mehrere Gatestapel ausgebildet werden. Zum Beispiel wird ein Ätzvorgang durchgeführt, um einen oberen Abschnitt 105U der Gateelektrodenschicht 104 teilweise zu entfernen. Danach wird ein anderer Ätzvorgang durchgeführt, um einen unteren Abschnitt 105L der Gateelektrodenschicht 104 teilweise zu entfernen.
  • Wie in 1C dargestellt, wird gemäß einigen Ausführungsformen der obere Abschnitt 105U der Gateelektrodenschicht 104 mithilfe eines ersten Ätzvorgangs 108a teilweise entfernt. In einigen Ausführungsformen werden Abschnitte des oberen Abschnitts 105U, die nicht durch die Hartmaske 106 abgedeckt sind, entfernt. Der erste Ätzvorgang 108a kann in einer Prozesskammer durchgeführt werden. In einigen Ausführungsformen umfasst das in dem ersten Ätzvorgang verwendete Reaktionsgas und/oder die verwendete Reaktionsflüssigkeit Cl2, SF6, N2, CF4, CHF3, CH2F2, N2H2, O2, He, eine andere geeignete Verbindung oder eine Kombination davon. Der Druck der Prozesskammer kann in einem Bereich von ungefähr 0,13 Pa bis ungefähr 5,3 Pa (ungefähr 1 mTorr bis ungefähr 40 mTorr) aufrechterhalten werden. Die Temperatur des ersten Ätzvorgangs 108a kann bei einer Temperatur in einem Bereich von ungefähr 10 Grad C bis ungefähr 50 Grad C aufrechterhalten werden. Die Leistung der Biasspannung, die in dem ersten Ätzvorgang 108a verwendet wird, kann in einem Bereich von ungefähr 100 W bis ungefähr 1000 W liegen.
  • Wie in 1D dargestellt, wird gemäß einigen Ausführungsformen der untere Abschnitt 105L der Gateelektrodenschicht 104 mithilfe eines zweiten Ätzvorgangs 108b teilweise entfernt. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 102 auch strukturiert. Ein anderer Ätzvorgang kann dann durchgeführt werden, um die Gatedielektrikumsschicht 102 zu strukturieren. Folglich werden mehrere Gatestapel, die Gateelektroden 110A1, 110A2, 110B1 und 110B2 und die Gatedielektrikumsschicht 102 umfassen, gebildet. In einigen Ausführungsformen werden die Gateelektroden 110A1 und 110A2 in einem Gebiet des Halbleitersubstrats 100 gebildet, wo die Dichte der Gateelektroden verhältnismäßig hoch ist. Die Gateelektroden 110B1 und 110B2 werden in einem anderen Gebiet des Halbleitersubstrats 100 gebildet, wo die Dichte der Gateelektroden verhältnismäßig niedrig ist.
  • Wie in 1D dargestellt, ist die Gateelektrode 110A2 durch einen Abstand D1 von der Gateelektrode 110A1 getrennt. In einigen Ausführungsformen liegt der Abstand D1 in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm. Wie in 1D dargestellt, ist die Gateelektrode 110A2 von der Gateelektrode 110B1 durch einen Abstand D2 getrennt. In einigen Ausführungsformen ist auch die Gateelektrode 110B1 von der Gateelektrode 110B2 durch einen Abstand getrennt, der im Wesentlichen dem Abstand D2 gleich ist. Der Abstand zwischen den Gateelektroden 110B1 und 110B2 ist ebenfalls als D2 gekennzeichnet. In einigen Ausführungsformen ist der Abstand D2 größer als der Abstand D1. Der Abstand D2 kann in einem Bereich von ungefähr 150 nm bis ungefähr 5000 nm liegen.
  • In einigen Ausführungsformen werden der zweite Ätzvorgang 108b und der erste Ätzvorgang 108a in derselben Prozesskammer durchgeführt. Die Prozesskammer kann evakuiert werden, um das Reaktionsgas und/oder die Reaktionsflüssigkeit, das/die im ersten Ätzvorgang 108a verwendet wurde, zu entfernen, bevor der zweite Ätzvorgang 108b durchgeführt wird.
  • In einigen Ausführungsformen umfasst das im zweiten Ätzvorgang 108b verwendete Reaktionsgas oder die im zweiten Ätzvorgang 108b verwendete Reaktionsflüssigkeit Cl2, BCl3, N2, CF4, CHF3, CH2F2, N2H2, O2, eine andere geeignete Verbindung oder eine Kombination davon. Der Druck der Prozesskammer kann in einem Bereich von ungefähr 0,13 Pa bis ungefähr 1,3 Pa (ungefähr 1 mTorr bis ungefähr 10 mTorr) aufrechterhalten werden. Die Temperatur des zweiten Ätzvorgangs 108b kann bei einer Temperatur in einem Bereich von ungefähr 10 Grad C bis ungefähr 50 Grad C aufrechterhalten werden. Die Leistung der Biasspannung, die in dem zweiten Ätzvorgang 108b verwendet wird, kann in einem Bereich von ungefähr 100 W bis ungefähr 1000 W liegen.
  • In einigen Ausführungsformen wird während des zweiten Ätzvorgangs 108b eine Spannung an das Halbleitersubstrat 100 angelegt, wie in 1D dargestellt. Daher kann das in dem zweiten Ätzvorgang 108b verwendete Ätzmittel derart angezogen oder gesteuert werden, dass es hauptsächlich den unteren Abschnitt 105L der Gateelektrodenschicht 104 ätzt. Der obere Abschnitt 105U der Gateelektrodenschicht 104 kann im Wesentlichen das Profil beibehalten, das in dem ersten Ätzvorgang 108a ausgebildet wurde.
  • In einigen Ausführungsformen ist die an das Halbleitersubstrat 100 angelegte Spannung eine Wechselspannung. In einigen anderen Ausführungsformen ist die an das Halbleitersubstrat 100 angelegte Spannung eine Gleichspannung. In einigen Ausführungsformen wird die Spannung intermittierend an das Halbleitersubstrat 100 angelegt. In einigen Ausführungsformen wird das Anlegen der Spannung vorübergehend angehalten, um zu ermöglichen, dass eine Schutzschicht (nicht dargestellt) über Seitenwänden der oberen Abschnitte der Gateelektroden ausgebildet wird. In einigen Ausführungsformen kann ein Reaktionsgas und/oder eine Reaktionsflüssigkeit, das/die im zweiten Ätzvorgang 108b verwendet wird, das Ausbilden der Schutzschicht veranlassen. Da das Anlegen der Spannung vorübergehend angehalten wird, gibt es genügend Zeit, damit sich das Ätzmittel gleichmäßiger um die Gateelektroden verteilt. Der Ätzratenunterschied zwischen verschiedenen Gateelektroden wird reduziert. Danach wird die Spannung erneut angelegt, um die unteren Abschnitte der Gateelektroden weiter zu entfernen. Während des Entfernens der unteren Abschnitte der Gateelektroden kann die Schutzschicht die oberen Abschnitte der Gateelektroden schützen, um die Gateprofile beizubehalten.
  • Da die oberen Abschnitte der Gateelektroden geschützt sind, ist es in einigen Ausführungsformen einfacher, den Ätzvorgang zu regulieren, um sicherzustellen, dass die Gateelektrodenschicht 104 zwischen benachbarten Gateelektroden vollständig entfernt wird. Wie in 1D dargestellt, werden gemäß einigen Ausführungsformen die unteren Abschnitte einiger der Gateelektroden, wie z.B. der Gateelektroden 110A2, 110B1 und 110B2 ausgespart. Daher werden Kurzschlüsse zwischen den benachbarten Gateelektroden deutlich verhindert. Es wird ebenfalls verhindert, dass sich Reste zwischen den benachbarten Gateelektroden bilden. Die Qualität und Zuverlässigkeit des Halbleiterbauelements sind verbessert.
  • In dem zweiten Ätzvorgang 108b können verschiedene Prozessparameter eingestellt werden, um die Profile der Gateelektroden zu regulieren. In einigen Ausführungsformen werden verschiedene Ätzmittel in dem zweiten Ätzvorgang 108b zusammen verwendet. Zum Beispiel wird Cl2 als erstes Ätzmittel verwendet, und CHF3 und/oder CH2F2 werden/wird als ein zweites Ätzmittel verwendet. Durch Einstellen des Verhältnisses der Menge des ersten Ätzmittels zum zweiten Ätzmittel werden in einigen Ausführungsformen die Profile der Gateelektroden reguliert. Zum Beispiel kann durch Erhöhen des Bestandteils des ersten Ätzmittels die laterale Ätzrate erhöht werden. Folglich kann der untere Abschnitt der Gateelektroden stärker ausgespart werden. Andere Prozessparameter, wie z.B. die angelegte Spannung, können ebenfalls eingestellt werden, um das Profil der Gateelektroden zu regulieren.
  • Wie in 1D dargestellt, weist die Gateelektrode 110B1 einen oberen Abschnitt 111U und einen unteren Abschnitt 111L auf. In einigen Ausführungsformen ist der obere Abschnitt 111U breiter als der untere Abschnitt 111L. Wie in 1D dargestellt, weist die Gateelektrode 110B1 eine Breite W1 in der Nähe der Oberseite der Gateelektrode 110B1 auf. Die Gateelektrode 110B1 weist außerdem eine Breite W3 in der Nähe der Unterseite der Gateelektrode 110B1 auf. Die Gateelektrode 110B1 weist außerdem einen Abschnitt zwischen dem oberen Abschnitt 111U und dem unteren Abschnitt 111L auf, der eine Breite W2 aufweist. In einigen Ausführungsformen ist die Breite W1 größer als die Breite W3. Die Breite W2 ist größer als die Breite W3.
  • In einigen Ausführungsformen weist der untere Abschnitt 111L der Gateelektrode 110B1 eine Seitenwand 114 auf, die eine geneigte Seitenwand ist. In einigen Ausführungsformen schrumpft der untere Abschnitt 111L der Gateelektrode 110B1 allmählich entlang einer Richtung zum Halbleitersubstrat 100 hin, wie in 1D dargestellt. Wie in 1D dargestellt, liegt ein Winkel θ3 zwischen der Seitenwand 114 des unteren Abschnitts 111L und der Unterseite der Gateelektrode 110B1. In einigen Ausführungsformen liegt der Winkel θ3 in einem Bereich von ungefähr 90 Grad bis ungefähr 130 Grad.
  • Wie in 1D dargestellt, weist die Gateelektrode 110A1 einen oberen Abschnitt 113U und einen unteren Abschnitt 113L auf. In einigen Ausführungsformen ist der obere Abschnitt 113U im Wesentlichen so breit wie der untere Abschnitt 113L. Der untere Abschnitt 113L weist eine Breite W4 in der Nähe der Unterseite der Gateelektrode 110A1 auf. In einigen Ausführungsformen ist die Breite W4 im Wesentlichen der Breite W1 gleich. In einigen Ausführungsformen ist die Breite W4 des unteren Abschnitts 113L der Gateelektrode 110A1 größer als die Breite W3 des unteren Abschnitts 111L der Gateelektrode 110B1.
  • Wie in 1D dargestellt, weist der untere Abschnitt 113L eine Seitenwand 116 auf. Ein Winkel θ1 liegt zwischen der Seitenwand 116 und der Unterseite der Gateelektrode 110A1. In einigen Ausführungsformen ist der Winkel θ3 zwischen der Seitenwand 114 und der Unterseite der Gateelektrode 110B1 größer als der Winkel θ1 zwischen der Seitenwand 116 und der Unterseite der Gateelektrode 110A1. Da der Abstand D2 größer ist als der Abstand D1, kann das in dem Ätzprozess zum Ausbilden der Gateelektroden verwendete Ätzmittel den unteren Abschnitt der Gateelektrode 110B1 leichter erreichen und ätzen. Folglich wird der untere Abschnitt 111L der Gateelektrode 110B1 im Vergleich zu jenem der Gateelektrode 110A1 tiefer ausgespart. In einigen Ausführungsformen liegt der Winkel θ1 in einem Bereich von ungefähr 90 Grad bis ungefähr 125 Grad. In einigen Ausführungsformen ist die Seitenwand 116 der Gateelektrode 110A1 eine im Wesentlichen vertikale Seitenwand. In diesen Fällen beträgt der Winkel θ1 im Wesentlichen ungefähr 90 Grad.
  • In einigen Ausführungsformen weist jede der Gateelektroden 110A1, 110B1 und 110B2 symmetrische Seitenwände auf. In einigen Ausführungsformen weist die Gateelektrode 110B1 zwei symmetrische Seitenwände 114 auf, die geneigt sind. Die Winkel zwischen der Unterseite der Gateelektrode 110B1 und den einander gegenüberliegenden Seitenwänden 114 sind im Wesentlichen gleich. Gleichermaßen weist die Gateelektrode 110A1 zwei symmetrische Seitenwände 116 auf, die im Wesentlichen vertikale Seitenwände sind.
  • Jedoch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen weist die Gateelektrode symmetrische Seitenwände auf. Wie in 1D dargestellt, weist die Gateelektrode 110A2 einen oberen Abschnitt 115U und einen unteren Abschnitt 115L auf. Der untere Abschnitt 115L weist eine erste Seitenwand 118a und eine zweite Seitenwand 118b auf. Die erste Seitenwand 118a liegt zwischen der zweiten Seitenwand 118b und der Gateelektrode 110A1. In einigen Ausführungsformen sind die erste Seitenwand 118a und die zweite Seitenwand 118b symmetrische Seitenwände, wie in 1D dargestellt. Wie in 1D dargestellt, weist der untere Abschnitt 115L eine Breite W5 in der Nähe der Unterseite der Gateelektrode 110A2 auf. In einigen Ausführungsformen ist die Breite W5 größer als die Breite W3 der Gateelektrode 110B1 und kleiner als die Breite W4 der Gateelektrode 110A1.
  • Wie in 1D dargestellt, liegt ein Winkel θ2 zwischen der ersten Seitenwand 118a und der Unterseite der Gateelektrode 110A2, und eine Winkel θ4 befindet sich zwischen der zweiten Seitenwand 118b und der Unterseite der Gateelektrode 110A2. In einigen Ausführungsformen ist der Winkel θ4 größer als der Winkel θ2, wie in 1D dargestellt. In einigen Ausführungsformen ist der Winkel θ2 im Wesentlichen dem Winkel θ1 der Gateelektrode 110A1 gleich. In einigen Ausführungsformen ist der Winkel θ4 im Wesentlichen dem Winkel θ3 der Gateelektrode 110B1 gleich.
  • In einigen Ausführungsformen sind die Gateelektroden und die Gatedielektrikumsschicht 102 Dummy-Gateelektroden und eine Dummy-Gatedielektrikumsschicht und werden in nachfolgenden Prozessen ersetzt. Wie in 1E dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 140 über dem Halbleitersubstrat 110 derart abgeschieden, dass sie die Gateelektroden 110A1, 110A2, 110B1 und 110B2 umgibt. Die dielektrische Schicht 140 wird gemäß einigen Ausführungsformen aus Siliziumoxid, Siliziumoxinitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), fluoriertem Silikatglas (FSG), einem Low-k-Material, einem porösen dielektrischen Material, einem anderen geeigneten dielektrischen Material oder einer Kombination davon gefertigt. In einigen Ausführungsformen wird die dielektrische Schicht 140 unter Verwendung eines CVD-Prozesses, eines Rotationsbeschichtungsprozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden.
  • In einigen Ausführungsformen werden Spacer (nicht dargestellt) über Seitenwänden der Gateelektroden vor dem Ausbilden der dielektrischen Schicht 140 ausgebildet. Die Spacer können verwendet werden, um die Gateelektroden zu schützen und das Ausbilden von Source-/Drainmerkmalen (nicht dargestellt) zu unterstützen.
  • In einigen Ausführungsformen deckt die dielektrische Schicht 140 zunächst die Gateelektroden und die Hartmaske 106 über den Gateelektroden ab. Danach wird die dielektrische Schicht 140 einem Planarisierungsprozess unterzogen, um die dielektrische Schicht 140 zu dünnen, bis die Gateelektroden 110A1, 110A2, 110B1 und 110B2 freigelegt werden. Die Hartmaske 106 kann außerdem während des Planarisierungsprozesses entfernt werden. Der Planarisierungsprozess kann einen chemisch-mechanischen Polierprozess (CMP-Prozess), einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Wie in 1F dargestellt, werden gemäß einigen Ausführungsformen die Gateelektroden 110A1, 110A2, 110B1 und 110B2 sowie die Gatedielektrikumsschicht 102 entfernt, um eine Aussparung 142 in der dielektrischen Schicht 140 auszubilden. In einigen Ausführungsformen werden die Gateelektroden 110A1, 110A2, 110B1 und 110B2 sowie die Gatedielektrikumsschicht 102 unter Verwendung eines Ätzprozesses entfernt. In einigen anderen Ausführungsformen wird die Gatedielektrikumsschicht 102 nicht entfernt.
  • Wie in 1G dargestellt, werden gemäß einigen Ausführungsformen Gatedielektrikumsschichten 144a, 144b, 144c und 144d in der Aussparung 142 ausgebildet, um die Gatedielektrikumsschicht 102 zu ersetzen. In einigen Ausführungsformen werden die Gatedielektrikumsschichten 144a, 144b, 144c und 144d aus der gleichen dielektrischen Schicht strukturiert und werden daher aus demselben Material gefertigt. In einigen anderen Ausführungsformen werden einige der Gatedielektrikumsschichten 144a, 144b, 144c und 144d aus verschiedenen Materialien gefertigt. In einigen Ausführungsformen werden die Gatedielektrikumsschichten 144a, 144b, 144c und 144d aus einem dielektrischen Material mit einer hohen Dielektrizitätskonstante (high-k) gefertigt. Zu Beispielen des High-k-Dielektrikumsmaterials gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, ein anderes geeignetes High-k-Material oder eine Kombination davon.
  • Wie in 1G dargestellt, werden gemäß einigen Ausführungsformen Metallgateelektroden 146a, 146b, 146c und 146d in der Aussparung 142 ausgebildet, um jeweils die Gateelektroden 110A1, 110A2, 110B1 bzw. 110B2 zu ersetzen. Die Profile der Metallgateelektroden 146a, 146b, 146c und 146d sind im Wesentlichen jenen der Gateelektroden 110A1, 110A2, 110B1 bzw. 110B2 gleich. In einigen Ausführungsformen umfasst jede der Metallgateelektroden 146a, 146b, 146c und 146d mehrere Metallschichten. Jede der Metallgateelektroden 146a, 146b, 146c und 146d kann eine oder mehrere Austrittsarbeitsschichten (nicht dargestellt), eine oder mehrere Sperrschichten (nicht dargestellt) und eine oder mehrere Metallfüllschichten umfassen.
  • Die Austrittsarbeitsschicht wird verwendet, um eine gewünschte Austrittsarbeit für Transistoren bereitzustellen, um die Bauelementleistung zu verbessern. In den Ausführungsformen zum Ausbilden eines NMOS-Transistors kann die Austrittsarbeitsschicht eine Schicht aus einem n-Typ-Metall sein, die in der Lage ist, einen für das Bauelement geeigneten Austrittsarbeitswert bereitzustellen, wie z.B. kleiner gleich ungefähr 4,5 eV. Die n-Typ-Metallschicht kann ein Metall, Metallkarbid, Metallnitrid oder eine Kombination davon umfassen. Zum Beispiel kann die n-Typ-Metallschicht Titannitrid, Tantal, Tantalnitrid, andere geeignete Materialien oder eine Kombination davon umfassen.
  • In den Ausführungsformen zum Ausbilden eines PMOS-Transistors kann andererseits die Austrittsarbeitsschicht eine Schicht aus einem p-Typ-Metall sein, die in der Lage ist, einen für das Bauelement geeigneten Austrittsarbeitswert bereitzustellen, wie z.B. größer gleich ungefähr 4,8 eV. Die p-Typ-Metallschicht kann ein Metall, Metallkarbid, Metallnitrid, andere geeignete Materialien oder eine Kombination davon umfassen. Zum Beispiel umfasst das p-Typ-Metall Tantalnitrid, Wolframnitrid, Titan, Titannitrid, andere geeignete Materialien oder eine Kombination davon.
  • Die Austrittsarbeitsschicht kann außerdem aus Hafnium, Zirkonium, Titan, Tantal, Aluminium, Metallkarbiden (z.B. Hafniumcarbid, Zirkoniumcarbid, Titankarbid, Aluminiumcarbid), Aluminiden, Ruthenium, Palladium, Platin, Kobalt, Nickel, leitfähigen Metalloxiden oder einer Kombination davon gefertigt werden. Die Dicke und/oder die Zusammensetzungen der Austrittsarbeitsschicht können angepasst werden, um die Höhe der Austrittsarbeit einzustellen. Zum Beispiel kann eine Titannitrid-Schicht je nach der Dicke und/oder den Zusammensetzungen der Titannitridschicht als eine p-Typ-Metallschicht oder eine n-Typ-Metallschicht verwendet werden.
  • In einigen Ausführungsformen werden eine oder mehrere Gatedielektrikumsschichten und eine oder mehrere Metallschichten zum Ausbilden der Metallgateelektroden über der dielektrischen Schicht 140 und Seitenwänden und Böden der Aussparungen 142 abgeschieden. Diese Schichten können unter Verwendung geeigneter Abscheidungsprozesse sequenziell abgeschieden werden. Die Abscheidungsprozesse können einen CVD-Prozess, einen ALD-Prozess, einen Elektroplattierungsprozess, einen stromlosen Plattierungsprozess, einen Rotationsbeschichtungsprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Wie in 1F dargestellt, sind die Seitenwände der unteren Abschnitte der Aussparungen 142 geneigt oder vertikal. Die Profile der Aussparungen 142 können es ermöglichen, dass das Abscheiden der Gatedielektrikumsschichten und der Metallschichten leichter durchgeführt wird. Danach wird ein Planarisierungsprozess durchgeführt, um die Gatedielektrikumsschichten und die Metallschichten außerhalb der Aussparungen 142 zu entfernen, was zum Ausbilden der Metallgatestapel führt, wie in 1G dargestellt.
  • Viele Abwandlungen und Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel kann die Bedingung des Ätzprozesses zum Ausbilden der Gateelektroden angepasst werden, um das Profil der Gateelektroden zu regulieren. Daher weisen die Profile der Gateelektroden 110A1, 110A2, 110B1 und 110B2 und die jeweiligen Metallgateelektroden 146a, 146b, 146c und 146d viele Abwandlungen auf.
  • 2A bis 2C sind Querschnittsansichten eines Halbleiterbauelements gemäß einigen Ausführungsformen. Wie in 2A dargestellt, weist der untere Abschnitt 113L der Gateelektrode 110A1 eine Seitenwand 116' auf, die geneigt ist. Der Winkel θ1' zwischen der Seitenwand 116' und der Unterseite der Gateelektrode 110A1' ist größer als 90 Grad. Zum Beispiel liegt der Winkel θ1' in einem Bereich von ungefähr 95 Grad bis ungefähr 125 Grad. In einigen Ausführungsformen ist die Breite W4 in der Nähe der Unterseite der Gateelektrode 110A1 kleiner als die Breite W1 in der Nähe der Oberseite der Gateelektrode 110A1, wie in 2A dargestellt. Mit anderen Worten ist der obere Abschnitt 113U in einigen Ausführungsformen breiter als der untere Abschnitt 113L.
  • Wie in 2A dargestellt, weist die Gateelektrode 110A2 eine Seitenwand 118a' auf, die geneigt ist. Ein Winkel θ2' liegt zwischen der Seitenwand 118a' und der Unterseite der Gateelektrode 110A2. In einigen Ausführungsformen ist der Winkel θ2' größer als 90 Grad. Der Winkel θ2' kann in einem Bereich von ungefähr 95 Grad bis ungefähr 125 Grad liegen. In einigen Ausführungsformen ist der Winkel θ2' im Wesentlichen dem Winkel θ1' gleich und ist kleiner als der Winkel θ4 oder der Winkel θ3 der Gateelektrode 110B1.
  • Ausführungsformen der Offenbarung weisen viele Abwandlungen auf. Zum Beispiel ist die Seitenwand der Gateelektrode nicht darauf beschränkt, dass sie plan ist. In einigen Ausführungsformen ist die Seitenwand der Gateelektrode gekrümmt. Durch Einstellen der Ätzbedingung kann eine Gateelektrode ausgebildet werden, die gekrümmte Seitenwände aufweist. Wie in 2B dargestellt, weist der untere Abschnitt 111L der Gateelektrode 110B1 eine Seitenwand 114' auf. In einigen Ausführungsformen ist die Seitenwand 114' eine gekrümmte Seitenwand. In einigen Ausführungsformen weist der untere Abschnitt der Gateelektrode 110B2 ebenfalls eine gekrümmte Seitenwand auf. In einigen anderen Ausführungsformen ist der untere Abschnitt der Gateelektrode 110B2 nicht gekrümmt. In einigen anderen Ausführungsformen weist/weisen außerdem die Gateelektroden 110A1 und/oder 110A2, die durch einen kleinen Abstand voneinander getrennt sind, gekrümmte Seitenwände auf.
  • Ausführungsformen der Offenbarung weisen viele Abwandlungen auf. Die Seitenwände des ausgesparten unteren Abschnitts der Gateelektrode sind nicht darauf beschränkt, dass sie geneigt oder gekrümmt sind. In einigen Ausführungsformen sind die Seitenwände des ausgesparten unteren Abschnitts der Gateelektrode im Wesentlichen vertikale Seitenwände. Wie in 2C dargestellt, weist der untere Abschnitt 111L der Gateelektrode 110B1 eine Seitenwand 114" auf. In einigen Ausführungsformen ist die Seitenwand 114" eine vertikale Seitenwand. In diesen Fällen gleicht der Winkel θ3' zwischen der Seitenwand 114" und der Unterseite der Gateelektrode 110B1 im Wesentlichen 90 Grad. Wie in 2C dargestellt, ist gemäß einigen Ausführungsformen die Seitenwand 118b der Gateelektrode 110A2 ebenfalls eine vertikale Seitenwand. In diesen Fällen gleicht der Winkel θ4' zwischen der Seitenwand 118b und der Unterseite der Gateelektrode 110A2 im Wesentlichen 90 Grad.
  • Ausführungsformen der Offenbarung bilden ein Halbleiterbauelement mit mehreren Gateelektroden. Durch Einstellen der Bedingung des Ätzprozesses zum Ausbilden der Gateelektroden werden die unteren Abschnitte einiger der Gateelektroden ausgespart. Aufgrund der Gateprofile werden Kurzschlüsse zwischen benachbarten Gateelektroden deutlich verhindert. Es wird ebenfalls verhindert, dass sich Reste zwischen den benachbarten Gateelektroden bilden. Die Qualität und Zuverlässigkeit des Halbleiterbauelements sind verbessert.
  • Gemäß einigen Ausführungsformen ist ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement umfasst ein Halbleitersubstrat und eine erste Gateelektrode über dem Halbleitersubstrat. Das Halbleiterbauelement umfasst außerdem eine erste Gatedielektrikumsschicht zwischen der ersten Gateelektrode und dem Halbleitersubstrat. Das Halbleiterbauelement umfasst außerdem eine zweite Gateelektrode über dem Halbleitersubstrat. Die zweite Gateelektrode weist einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat auf, und der obere Abschnitt ist breiter als der untere Abschnitt. Außerdem umfasst das Halbleiterbauelement eine zweite Gatedielektrikumsschicht zwischen der zweiten Gateelektrode und dem Halbleitersubstrat.
  • Gemäß einigen Ausführungsformen ist ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement umfasst ein Halbleitersubstrat und eine erste Gateelektrode über dem Halbleitersubstrat. Das Halbleiterbauelement umfasst außerdem eine erste Gatedielektrikumsschicht zwischen der ersten Gateelektrode und dem Halbleitersubstrat. Das Halbleiterbauelement umfasst außerdem eine zweite Gateelektrode über dem Halbleitersubstrat. Ein unterer Abschnitt der zweiten Gateelektrode schrumpft allmählich entlang einer Richtung zum Halbleitersubstrat hin. Außerdem umfasst das Halbleiterbauelement eine zweite Gatedielektrikumsschicht zwischen der zweiten Gateelektrode und dem Halbleitersubstrat.
  • Gemäß einigen Ausführungsformen ist ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst ein Ausbilden einer Gateelektrodenschicht über einem Halbleitersubstrat. Das Verfahren umfasst außerdem ein teilweises Entfernen der Gateelektrodenschicht mithilfe eines Ätzprozesses, um mehrere Gateelektroden auszubilden. Ein unterer Abschnitt einer der Gateelektroden wird während des Ätzprozesses ausgespart.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat (100), eine erste Gateelektrode (146a, 110A1) über dem Halbleitersubstrat (100), eine zweite Gateelektrode (146c, 110B1) über dem Halbleitersubstrat (100), wobei die zweite Gateelektrode (146c, 110B1) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist und der obere Abschnitt breiter ist als der untere Abschnitt, wobei die erste Gateelektrode (146a, 110A1) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist und der untere Abschnitt der ersten Gateelektrode (146a, 110A1) breiter ist als der untere Abschnitt der zweiten Gateelektrode (146c, 110B1); und eine dritte Gateelektrode (146b, 110A2) über dem Halbleitersubstrat (100) und zwischen der ersten Gateelektrode (146a, 110A1) und der zweiten Gateelektrode (146c, 110B1),wobei: die dritte Gateelektrode (146b, 110A2) von der ersten Gateelektrode (146a, 110A1) durch einen ersten Abstand (D1) getrennt ist, die dritte Gateelektrode (146b, 110A2) von der zweiten Gateelektrode (146c, 110B1) durch einen zweiten Abstand (D2) getrennt ist, und der zweite Abstand (D2) größer ist als der erste Abstand (D1).
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein erster Winkel (Θ1) zwischen einer Seitenwand des unteren Abschnitts der ersten Gateelektrode (146a, 110A1) und einer Unterseite der ersten Gateelektrode (146a, 110A1) liegt, ein zweiter Winkel (Θ3) zwischen einer Seitenwand des unteren Abschnitts der zweiten Gateelektrode (146c, 110B1) und einer Unterseite der zweiten Gateelektrode (146c, 110B1) liegt, und der zweite Winkel (Θ3) größer ist als der erste Winkel (Θ1).
  3. Halbleitervorrichtung nach Anspruch 2, wobei der zweite Winkel (Θ3) in einem Bereich von ungefähr 90 Grad bis ungefähr 130 Grad liegt.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der obere Abschnitt der ersten Gateelektrode (146a, 110A1) im Wesentlichen so breit ist wie der untere Abschnitt der ersten Gateelektrode (146a, 110A1).
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der obere Abschnitt der ersten Gateelektrode (146a, 110A1) breiter ist als der untere Abschnitt der ersten Gateelektrode (146a, 110A1).
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt der zweiten Gateelektrode (146c, 110B1) eine geneigte Seitenwand aufweist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die erste Gateelektrode (146a, 110A1) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist und der untere Abschnitt der ersten Gateelektrode (146a, 110A1) eine im Wesentlichen vertikale Seitenwand aufweist.
  8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei: die dritte Gateelektrode (146b, 110A2) einen oberen Abschnitt und einen unteren Abschnitt zwischen dem oberen Abschnitt und dem Halbleitersubstrat (100) aufweist, der untere Abschnitt der dritten Gateelektrode (146b, 110A2) eine erste Seitenwand und eine zweite Seitenwand aufweist, die erste Seitenwand zwischen der zweiten Seitenwand und der ersten Gateelektrode (146a, 110A1) liegt, ein dritter Winkel (Θ2) zwischen der ersten Seitenwand und einer Unterseite der dritten Gateelektrode (146b, 110A2) liegt, ein vierter Winkel (Θ4) zwischen der zweiten Seitenwand und der Unterseite der dritten Gateelektrode (146b, 110A2) liegt, und der vierte Winkel (Θ4) größer ist als der dritte Winkel (Θ2).
  9. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat (100), eine erste Gateelektrode (146a, 110A1) über dem Halbleitersubstrat (100), eine zweite Gateelektrode (146c, 110B1) über dem Halbleitersubstrat (100), wobei ein unterer Abschnitt der zweiten Gateelektrode (146c, 110B1) entlang einer Richtung zum Halbleitersubstrat (100) hin allmählich schrumpft und wobei die Breite des unteren Abschnitts der zweiten Gateelektrode (146c, 110B1) kleiner ist als jene der ersten Gateelektrode (146a, 110A1), eine dritte Gateelektrode (146b, 110A2) über dem Halbleitersubstrat (100) und zwischen der ersten Gateelektrode (146a, 110A1) und der zweiten Gateelektrode (146c, 110B1), wobei: die dritte Gateelektrode (146b, 110A2) von der ersten Gateelektrode (146a, 110A1) durch einen ersten Abstand (D1) getrennt ist, die dritte Gateelektrode (146b, 110A2) von der zweiten Gateelektrode (146c, 110B1) durch einen zweiten Abstand (D2) getrennt ist, und der zweite Abstand (D2) größer ist als der erste Abstand (Di).
  10. Halbleitervorrichtung nach Anspruch 9, wobei die erste Gateelektrode (146a, 110A1), die zweite Gateelektrode (146c, 110B1) und die dritte Gateelektrode (146b, 110A2) Metallgateelektroden sind.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei der untere Abschnitt der zweiten Gateelektrode (146c, 110B1) eine gekrümmte Seitenwand aufweist.
  12. Verfahren zum Ausbilden einer Halbleitervorrichtung, umfassend: Ausbilden einer Gateelektrodenschicht (104) über einem Halbleitersubstrat (100), und teilweises Entfernen der Gateelektrodenschicht (104) mithilfe eines Ätzprozesses, um eine erste, eine zweite und eine dritte Gateelektrode (146a, 146b, 146c; 110A1, 100A2, 100B1) auszubilden, wobei untere Abschnitte der zweiten und der dritten Gateelektrode (146b, 146c; 110A2, 110B1) während des Ätzprozesses ausgespart werden; wobei die zweiten Gateelektrode (146b; 110A2) zwischen der ersten und der dritten Gateelektrode (146a, 146c; 110A1, 110B1) liegt und der untere Abschnitt der dritten Gateelektrode (146c; 110B1) stärker ausgespart wird als der untere Abschnitt der zweiten Gateelektrode (146b; 110A2), und wobei ein Abstand (D1) zwischen der ersten Gateelektrode (146a; 110A1) und der zweiten Gateelektrode (146b; 110A2) kleiner ist als ein Abstand (D2) zwischen der zweiten Gateelektrode (146b; 110A2) und der dritten Gateelektrode (146c; 110B1).
  13. Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 12, wobei der Ätzprozess umfasst: teilweises Entfernen eines oberen Abschnitts der Gateelektrodenschicht (104) mithilfe eines ersten Ätzvorgangs, und teilweises Entfernen eines unteren Abschnitts der Gateelektrodenschicht (104) mithilfe eines zweiten Ätzvorgangs, wobei das Aussparen des unteren Abschnitts der zweiten und der dritten Gateelektrode (146b, 146c; 110A2, 110B1) während des zweiten Ätzvorgangs stattfindet.
  14. Verfahren nach Anspruch 13, wobei der erste und der zweite Ätzvorgang in derselben Prozesskammer ausgeführt werden.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das teilweise Entfernen der Gateelektrodenschicht (104) ferner eine vierte Gateelektrode (146d; 100B2) bildet, wobei ein unterer Abschnitte der vierten Gateelektrode (146d; 110B2) während des Ätzprozesses ausgespart wird und wobei ein Abstand (D2) zwischen der dritten Gateelektrode (146c; 110B1) und der vierten Gateelektrode (146d; 110B2) gleich einem Abstand (D2) zwischen der zweiten Gateelektrode (146b; 110A2) und der dritten Gateelektrode (146c; 110B1) ist.
  16. Verfahren nach Anspruch 15 wobei der untere Abschnitt der dritten Gateelektrode (146c; 110B1) im Wesentlichen gleich ausgespart wird wie der untere Abschnitt der vierten Gateelektrode (146d; 110B2).
  17. Verfahren zum Ausbilden einer Halbleitervorrichtung nach einem der Ansprüche 12 bis 16, das ferner das Anlegen einer Spannung an das Halbleitersubstrat (100) während des zweiten Ätzvorgangs umfasst.
  18. Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 17, wobei die Spannung intermittierend an das Halbleitersubstrat (100) angelegt wird.
  19. Verfahren nach Anspruch 18, wobei das Anlegen der Spannung vorübergehend angehalten wird, um zu ermöglichen, dass eine Schutzschicht über Seitenwänden der oberen Abschnitte der Gateelektroden ausgebildet wird, und danach die Spannung erneut angelegt wird, um die unteren Abschnitte der Gateelektroden weiter zu entfernen.
  20. Verfahren zum Ausbilden einer Halbleitervorrichtung nach einem der Ansprüche 12 bis 19, ferner umfassend: Ausbilden einer dielektrischen Schicht über dem Halbleitersubstrat (100), um die Gateelektroden (110A, 110B) zu umgeben, und Ersetzen der Gateelektroden (110A, 110B) durch Metallgateelektroden.
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