DE102017123948B4 - Umschlossene epitaxiale struktur und verfahren - Google Patents

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Abstract

Verfahren (10) zum Herstellen einer Halbleitervorrichtung (100) mit den folgenden Schritten:Herstellen (12) von zwei Finnen (106), die von einem Substrat (102) abgehen, wobei jede Finne (106) zwei Source-/Drain(S/D)-Bereiche (106a) und einen Kanalbereich (106b) umfasst;Herstellen (16) eines Gate-Stapels (116), der mit jeder Finne an dem jeweiligen Kanalbereich (106b) in Eingriff ist;Abscheiden (18) einer oder mehrerer dielektrischer Schichten (118) über einer Oberseite und Seitenwandflächen des Gate-Stapels (116) und über Oberseiten und Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106);Durchführen (22) eines Ätzprozesses an der einen oder den mehreren dielektrischen Schichten (118), wobei bei dem Ätzprozess gleichzeitig eine Polymerschicht (117) über der Oberseite des Gate-Stapels (116) hergestellt wird, sodass die Oberseiten und die Seitenwandflächen der S/D-Bereiche der Finnen (106) freigelegt werden und der größte Teil der Seitenwandflächen des Gate-Stapels (116) immer noch von der einen oder den mehreren dielektrischen Schichten (118) bedeckt ist; undAufwachsen (24) einer oder mehrerer Epitaxialschichten (120, 122) über den Oberseiten und den Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106), wobei das Aufwachsen (24) der einen oder der mehreren Epitaxialschichten (120, 122) Folgendes umfasst:Aufwachsen einer ersten Epitaxialschicht (120) in direktem Kontakt mit den Oberseiten und den Seitenwandflächen der einzelnen S/D-Bereiche (106a) der Finnen (106); undnachdem die erste Epitaxialschicht (120) auf den zwei Finnen (106) seitlich verschmolzen ist, Aufwachsen einer zweiten Epitaxialschicht (122) in direktem Kontakt mit der ersten Epitaxialschicht (120), wobei sich ein Teil der zweiten Epitaxialschicht (122) unterhalb einer Bodenfläche der ersten Epitaxialschicht (120) zwischen den beiden Finnen befindet.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation aufweist. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich.
  • Zum Beispiel werden bei FinFET-Herstellungsprozessen normalerweise die Finnen in ihren Source-/Drain(S/D)-Bereichen ausgespart, und verschiedene Halbleitermaterialien werden über den ausgesparten Finnen als S/D-Strukturelemente epitaxial aufgewachsen. Bei diesem Verfahren entstehen gelegentlich die folgenden Probleme. Erstens kann sich durch die Aussparung der Finnen das Aussparungsprofil unter anderem auf Grund von Ätz-Aufladungseffekten ändern. Die Änderung des Aussparungsprofils führt gelegentlich zu Änderungen der epitaxialen S/D-Strukturelemente. Zweitens kann die Aussparung der Finnen gelegentlich zu einer Relaxation von Spannungen führen, die in den Kanalbereich der Finnen eingetragen werden. Daher sind Verbesserungen bei der FinFET-S/D-Technik wünschenswert. Die US 8 980 701 B1 offenbart ein Verfahren zum Bilden einer Gatestruktur über einer Finnenstruktur, wobei ein erster Ätzprozess durchgeführt wird, um einen ersten Abstandshalter und einen zweiten Abstandshalter zu bilden, und ein zweiter Ätzprozess durchgeführt, um den zweiten Abstandshalter vollständig zu entfernen. Die US 2017 / 0 243 944 A1 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer ersten und einer zweiten Source/Drain-Schicht, wobei eine Deckschicht, die SiC enthält, über der ersten Source/Drain-Schicht gebildet wird, die SiP enthält. Die US 7 265 008 B2 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements wie eines MOSFET auf einem Substrat mit bereits vorhandenen Rippen aus Halbleitermaterial (einem „gewellten Substrat“), um die Leistung zu verbessern.
  • Die US 2011 / 0 210 404 A1 offenbart ein Verfahren zum Bilden einer integrierten Schaltungsstruktur mit einer Halbeiterfinne, wobei eine Epitaxieschicht aus Halbleitermaterial auf einer oberen Oberfläche und Seitenwänden der Halbleiterfinne abgeschieden wird, die später durch einen Ätzprozess entfernt wird, wobei ein Abschnitt der Epitaxieschicht auf der oberen Oberfläche und den Seitenwänden der Halbleiterfinne verbleibt. Die US 2016 / 0 260 741 A1 offenbart ein Verfahren zum Bilden eines FinFET, wobei ein selektiver Nitridierungsprozess während der Spacer-Bildung auf dem Gate verwendet wird, um einen feineren Finnenabstand zu unterstützen. Die Druckschrift US 2017 / 0 243 791 A1 offenbart ein Verfahren zum Bilden von Graphenkontakten auf Source/Drain-Gebieten von FinFET-Vorrichtungen durch Ausführen eines Erwärmungsprozesses. Die Druckschrift EP 0 871 213 A2 offenbart ein Verfahren zum Herstellen von Durchkontaktierungen mit einem variablen Seitenwandprofil durch Variieren des Anteils von Polymeren, die während des Ätzens auf den Seitenwänden abgeschieden werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 2A und 4A sind perspektivische Darstellungen eines Teils eines Halbleiter-Bauelements auf Zwischenstufen der Herstellung gemäß einigen Ausführungsformen.
    • Die 2B, 3A, 4B, 5A, 6A, 7A, 8, 9, 10A, 11A, 12, 13 und 14 sind Schnittansichten eines Teils des Halbleiter-Bauelements in den 2A und 4A entlang der Linie A - A der 2A und 4A, gemäß einigen Ausführungsformen, auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens von 1.
    • Die 2C, 3B, 4C, 5B, 6B, 7B, 10B und 11B sind Schnittansichten eines Teils des Halbleiter-Bauelements in den 2A und 4A entlang der Linie B - B der 2A und 4A, gemäß einigen Ausführungsformen, auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens von 1.
    • 15 ist ein Ablaufdiagramm eines weiteren Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 16A, 17A, 18A, 19A und 20A sind Schnittansichten eines Teils des Halbleiter-Bauelements in 2A entlang der Linie A - A von 2A, gemäß einigen Ausführungsformen, auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens von 15.
    • Die 16B, 17B, 18B, 19B und 20B sind Schnittansichten eines Teils des Halbleiter-Bauelements in 2A entlang der Linie B - B von 2A, gemäß einigen Ausführungsformen, auf Zwischenstufen der Herstellung gemäß einer Ausführungsform des Verfahrens von 15.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft allgemein Halbleiter-Bauelemente und Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung die FinFET-Source-/Drain(S/D)-Technik. Gemäß einigen Aspekten der vorliegenden Erfindung werden die S/D-Bereiche der Finnen nicht ausgespart, und epitaxiale Strukturelemente werden auf Oberflächen der S/D-Bereiche der Finnen aufgewachsen. Das bietet den Vorteil, dass die Spannungen in den Kanalbereichen der Finnen aufrechterhalten werden können und große epitaxiale Strukturelemente für eine einfache Kontakt-Aufsetzung bereitgestellt werden können. Es werden verschiedene innovative Möglichkeiten zum weitgehenden Intakthalten der S/D-Bereiche der Finnen während des Prozesses der Gate-Herstellung (die die Herstellung von Gate-Abstandshaltern umfasst) und der S/D-Technik dargelegt.
  • 1 zeigt ein Ablaufdiagramm eines Verfahrens 10 zur Herstellung eines Halbleiter-Bauelements 100 gemäß verschiedenen Aspekten der vorliegenden Erfindung. Das Verfahren 10 ist lediglich ein Beispiel und soll die vorliegende Erfindung nicht über das hinaus beschränken, was ausdrücklich in den Ansprüchen dargelegt ist. Weitere Schritte können vor, während und nach dem Verfahren 10 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Das Verfahren 10 wird nachstehend in Verbindung mit den 2A bis 14 beschrieben. Die 2A und 4A sind perspektivische Darstellungen eines Teils des Halbleiter-Bauelements 100 auf Zwischenstufen der Herstellung. Die 2B, 3A, 4B, 5A, 6A, 7A, 8, 9, 10A, 11A, 12, 13 und 14 sind Schnittansichten eines Teils des Halbleiter-Bauelements in den 2A und 4A entlang der Linie A - A der 2A und 4A, gemäß einigen Ausführungsformen. Die 2C, 3B, 4C, 5B, 6B, 7B, 10B und 11B sind Schnittansichten eines Teils des Halbleiter-Bauelements in den 2A und 4A entlang der Linie B - B der 2A und 4A, gemäß einigen Ausführungsformen.
  • Das Halbleiter-Bauelement (oder die -Struktur oder -Bauelementstruktur) 100 dient der Erläuterung und beschränkt die Ausführungsformen der vorliegenden Erfindung nicht zwangsläufig auf eine Anzahl von Bauelementen, eine Anzahl von Bereichen oder eine Konfiguration von Strukturen oder Bereichen. Außerdem kann das Halbleiter-Bauelement 100, das in den 2 bis 14 gezeigt ist, ein Zwischenbauelement sein, das während der Bearbeitung eines IC, oder eines Teils davon, hergestellt wird, und es kann SRAM- und/oder Logikschaltungen (SRAM: statischer Direktzugriffsspeicher), passive Komponenten, wie etwa Widerstände, Kondensatoren und Induktoren, und aktive Komponenten umfassen, wie etwa p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Multi-Gate-FETs, wie etwa FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metall-Oxid-Halbleiter), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon.
  • In 1 wird im Schritt 12 bei dem Verfahren 10 ein Halbleiter-Bauelement 100 bereitgestellt. 2A zeigt eine perspektivische Darstellung des Bauelements 100. Die 2B und 2C zeigen Schnittansichten des Bauelements 100 entlang der Linie A - A bzw. der Linie B - B von 2A. In den 2A, 2B und 2C weist das Bauelement 100 jeweils eine Substrat 102, eine Trennstruktur 104 über dem Substrat 102 und zwei Finnen 106 auf, die von dem Substrat 102 abgehen und durch die Trennstruktur 104 verlaufen.
  • Das Substrat 102 ist bei der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer noch weiteren Alternative ist das Substrat 102 ein Halbleiter auf Isolator (SOI), der zum Beispiel eine vergrabene dielektrische Schicht hat. Bei einigen Ausführungsformen weist das Substrat 102 aktive Bereiche, wie etwa p-Wannen und n-Wannen, zur Herstellung von aktiven Bauelementen auf.
  • Die Trennstruktur 104 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), ein dielektrisches Low-k-Material und/oder ein anderes geeignetes Isoliermaterial aufweisen. Die Trennstruktur 104 kann bei einigen Ausführungsformen STI-Strukturelemente (STI: flache Grabenisolation) umfassen. Die Finnen 106 können im Wesentlichen das gleiche Halbleitermaterial wie das Substrat 102 aufweisen. Die Finnen 106 umfassen jeweils einen Kanalbereich 106b und zwei S/D-Bereiche 106a mit dem Kanalbereich 106b dazwischen.
  • Die Finnen 106 können mit geeigneten Verfahren hergestellt werden, die fotolithografische und Ätzverfahren umfassen. Das fotolithografische Verfahren kann die folgenden Schritte umfassen: Herstellen einer Fotoresistschicht (Resist) über dem Substrat 102; Belichten des Resists zu einer Struktur; Durchführen einer Härtung nach der Belichtung; und Entwickeln des Resists, um ein Maskierungselement mit dem Resist herzustellen. Das Maskierungselement wird dann zum Ätzen von Aussparungen in das Substrat 102 verwendet, sodass die Finnen 106 auf dem Substrat 102 zurückbleiben. Der Ätzprozess kann Trockenätzung, Nassätzung, reaktive Ionenätzung (RIE) und/oder andere geeignete Prozesse umfassen. Zum Beispiel können für einen Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzprozess kann zum Beispiel eine Ätzung in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; oder in einem anderen geeigneten Nassätzmittel umfassen. Die Finnen 106 können auch unter Verwendung von DPL-Prozessen (DPL: double-patterning lithography, Doppeltstrukturierungslithografie) hergestellt werden. Es können zahlreiche weitere Ausführungsformen von Verfahren zur Herstellung der Finnen 106 geeignet sein.
  • Die Trennstruktur 104 kann durch Ätzen von Gräben in dem Substrat 102, z. B. als Teil des Herstellungsprozesses für die Finnen 106, hergestellt werden. Die Gräben können dann mit einem Isoliermaterial gefüllt werden, und daran schließt sich eine chemischmechanische Planarisierung (CMP) an. Andere Trennstrukturen, wie etwa Feldoxid oder lokale Oxidation von Silizium (LOCOS), und/oder andere geeignete Strukturen sind ebenfalls möglich. Die Trennstruktur 104 kann eine Mehrschichtstruktur sein, die zum Beispiel eine oder mehrere Deckschichten aus thermischem Oxid hat.
  • Im Schritt 14 wird bei dem Verfahren 10 (1) eine Oxidschicht 108 auf Oberflächen des Bauelements 100 hergestellt. In den 3A und 3B wird bei der vorliegenden Ausführungsform die Oxidschicht 108 über Oberseiten und Seitenwandflächen der Finnen 106 und über der Oberseite der Trennstruktur 104 hergestellt. Bei einer anderen Ausführungsform wird die Oxidschicht 108 auf den Oberseiten und Seitenwandflächen der Finnen 106, jedoch nicht auf der Oberseite der Trennstruktur 104 hergestellt. Die Oxidschicht 108 kann mit verschiedenen Verfahren, wie etwa chemische Oxidation von Silizium, thermische Oxidation von Silizium, Ozon-Oxidation von Silizium, Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD) oder physikalische Aufdampfung (PVD), oder mit anderen geeigneten Verfahren hergestellt werden. Die Oxidschicht 108 kann Siliziumoxid oder ein High-k-Oxid (das eine höhere Dielektrizitätskonstante als Siliziumoxid hat) aufweisen, wie etwa Hf-Oxid, Ta-Oxid, Ti-Oxid, Zr-Oxid, Al-Oxid oder eine Kombination davon. Die Oxidschicht 108 kann so hergestellt werden, dass sie eine Dicke von wenigen Angström bis einige zehn Angström hat.
  • Im Schritt 16 wird bei dem Verfahren 10 (1) ein Gate-Stapel 116 hergestellt. In den 4A, 4B und 4C ist der Gate-Stapel 116 über der Trennstruktur 104 und den Finnen 106 angeordnet. Insbesondere reicht der Gate-Stapel 116 in die Finnen 106 in dem jeweiligen Kanalbereich 106b hinein. Der Gate-Stapel 116 umfasst eine Gate-Elektrodenschicht 110, eine erste Hartmasken(HM)schicht 112 und eine zweite HM-Schicht 114. Bei der vorliegenden Ausführungsform kann die Gate-Elektrodenschicht 110 Polysilizium aufweisen, und sie soll durch ein Metall-Gate in einem Gate-Ersetzungsprozess ersetzt werden. Die HM-Schichten 112 und 114 können jeweils ein Oxid oder ein Nitrid aufweisen, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid (SiON) oder Siliziumoxidcarbonitrid (SiOCN). Bei einer Ausführungsform umfasst der Schritt 16 verschiedene Abscheidungs- und Ätzprozesse. Zum Beispiel kann im Schritt 16 die Schicht 110 als eine Schutzschicht über dem Oxid 108 abgeschieden werden, und die Schichten 112 und 114 können anschließend über der Schicht 110 abgeschieden werden. Daher wird ein fotolithografischer Prozess durchgeführt, um eine Ätzmaske auf Grund einer Gate-Layout-Definition herzustellen, und die Schichten 114, 112 und 110 werden mit der Ätzmaske (oder einem Derivat davon) geätzt, um den Gate-Stapel 116 herzustellen. Bei der vorliegenden Ausführungsform wird die Oxidschicht 108 ebenfalls mit der Ätzmaske (oder einem Derivat davon) geätzt. Dadurch wird die Oxidschicht 108 von den Finnen 106 außer unter dem Gate-Stapel 116 entfernt. Insbesondere wird die Oxidschicht 108 von den S/D-Bereichen 106a der Finnen 106 entfernt.
  • Im Schritt 18 wird bei dem Verfahren 10 (1) eine Abstandshalterschicht 118 auf den Oberflächen des Bauelements 100 hergestellt. Die Abstandshalterschicht 118 kann eine oder mehrere dielektrische Schichten umfassen. In den 5A und 5B wird die Abstandshalterschicht 118 auf der Oberseite und den Seitenwandflächen des Gate-Stapels 116, auf den Oberseiten und Seitenwandflächen der Finnen 106 und auf der Oberseite der Trennstruktur 104 hergestellt. Die Abstandshalterschicht 118 kann ein oder mehrere dielektrische Materialien aufweisen, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumoxidnitrid (SiON), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN), andere Materialien oder eine Kombination davon. Die Abstandshalterschicht 118 kann mit einem oder mehreren Verfahren, wie etwa chemische Oxidation, thermische Oxidation, ALD oder CVD, und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen kann der Schritt 18 weiterhin das Herstellen von leicht dotierten S/D-Strukturelementen (LDD-Strukturelementen) in den S/D-Bereichen 106a der Finnen 106 umfassen.
  • Im Schritt 20 wird bei dem Verfahren 10 (1) ein Polymermaterial 115 zumindest über der Oberseite des Gate-Stapels 116 (5A und 5B) abgeschieden. Bei einer Ausführungsform kann das Polymermaterial 115 ein CwHxFyOz-Polymer sein, wobei w, x, y und z Atomprozente für jedes chemische Element angeben. Das Polymermaterial 115 kann zum Beispiel unter den folgenden Prozessbedingungen abgeschieden werden: Gasgemisch aus CH3F und Sauerstoff mit einem Durchsatz von 100 bis 300 Ncm3/min; Leistung der Spannungsquelle: 1000 bis 2000 W; und Druck: 0,667 bis 5,333 Pascal. Es ist zu beachten, dass das Polymermaterial 115 auf Grund der ungleichmäßigen Topografie der Strukturen ungleichmäßig über den Oberflächen des Bauelements 100 abgeschieden wird. Insbesondere ist die Oberseite des Gate-Stapels 116 viel höher als die Oberseite der Finnen 106. Dadurch wird das Polymermaterial 115 auf der Oberseite des Gate-Stapels 116 viel dicker als auf der Oberseite der Finnen 106 abgeschieden. Das bietet den Vorteil, dass die Abstandshalterschicht 118 auf den Seitenwandflächen des Gate-Stapels 116 vor einer (später beschriebenen) nachfolgenden Ätzung geschützt wird, bei der die Abstandshalterschicht 118 auf den Oberflächen der S/D-Bereiche der Finnen 106 entfernt wird. Bei einer Ausführungsform des Verfahrens 10 ist der Schritt 20 optional und kann übersprungen werden. Bei dieser Ausführungsform kann das Verfahren 10 von dem Schritt 18 zu dem (nachstehend beschriebenen) Schritt 22 gehen, wobei es sich auf ein spezielles Schema der simultanen Ätzung und Abscheidung im Schritt 22 stützt, um die Abstandshalterschicht 118 auf den Seitenwandflächen des Gate-Stapels 116 zu schützen.
  • Im Schritt 22 wird bei dem Verfahren 10 (1) ein Ätzprozess an dem Bauelement 100 durchgeführt. Insbesondere wird der Ätzprozess so angepasst, dass die Materialien der Abstandshalterschicht 118 selektiv entfernt werden, aber nicht die Finnen 106 entfernt werden. Bei einer Ausführungsform, bei der die Abstandshalterschicht 118 ein Oxid und/oder ein Nitrid aufweist und die Finnen 106 Silizium aufweisen, wird der Ätzprozess so angepasst, dass das Oxid und/oder das Nitrid selektiv geätzt werden, aber das Silizium nicht (oder nur unerheblich) geätzt wird. Es ist zu beachten, dass die Trennstruktur 104 so konzipiert sein kann, dass sie andere dielektrische Materialien als die Abstandshalterschicht 118 hat, auch wenn sie beide einige Oxide aufweisen, um eine Beschädigung der Trennstruktur 104 zu vermeiden. Es ist außerdem zu beachten, dass bei einigen Ausführungsformen ein gewisser Verlust der Trennstruktur 104 akzeptabel sein kann.
  • Bei einer Ausführungsform ist der Ätzprozess anisotrop und kann mit einem Gasgemisch aus CH3F und Sauerstoff mit einem Durchsatz von 100 bis 300 Ncm3/min, einer Leistung der Spannungsquelle von 1000 bis 2000 W und einem Druck von 0,67 bis 5,3 Pascal (5 bis 40 mTorr) durchgeführt werden. In dem Ätzprozess können andere Gase alternativ oder zusätzlich verwendet werden. Insbesondere entstehen bei dem Ätzprozess ein oder mehrere polymere Nebenprodukte 117 (6A und 6B), wie etwa ein CwHxFyOz-Polymer, wobei w, x, y und z Atomprozente für jedes chemische Element angeben. Die polymeren Nebenprodukte 117 entstehen während des Ätzprozesses gleichzeitig und werden über den verschiedenen Oberflächen des Bauelements 100 abgeschieden. Da der Gate-Stapel 116 viel größer als die Finnen 106 ist, erhält die Oberseite des Gate-Stapel 116 eine viel größere Abscheidungsmenge von polymeren Nebenprodukten 117 als die Oberseite der Finnen 106. Dadurch bleibt der Teil der Abstandshalterschicht 118 auf den Seitenwänden des Gate-Stapels 116 und der restlichen Oxidschicht 108 während des Ätzprozesses im Wesentlichen unverändert, während der Teil der Abstandshalterschicht 118 auf den Oberflächen der S/D-Bereiche der Finnen 106 entfernt wird. In den 6A und 6B wird die Abstandshalterschicht 118 von der Oberseite des Gate-Stapels 116, von den Oberseiten und den Seitenwandflächen der Finnen 106 in den S/D-Bereichen 106a und von der Oberseite der Trennstruktur 104 entfernt. Der größte Teil des Teils der Abstandshalterschicht 118 auf den Seitenwänden des Gate-Stapels 116 und der restlichen Oxidschicht 108 bleibt jedoch bestehen. Bei einigen Ausführungsformen kann eine gewisse restliche Abstandshalterschicht 118 auf der Oberseite der Trennstruktur 104 verbleiben, ohne die Leistung des Bauelements 100 zu beeinträchtigen. In dem Schritt 22 können weitere Prozesse, wie etwa ein Reinigungsprozess, durchgeführt werden, um die Finnen 106 für das nachfolgende epitaxiale Aufwachsen vorzubereiten. Da die Finnen 106 nicht geätzt werden, relaxiert der Schritt 22 nicht die Spannungen, die in den Kanalbereich 106b eingetragen werden. Am Ende des Schritts 22 werden die polymeren Nebenprodukte 117 von der Oberseite des Bauelements 100 entfernt. Wenn das Polymermaterial 115 im Schritt 20 abgeschieden worden ist, wird es mit dem Schritt 22 ebenfalls entfernt.
  • Im Schritt 24 werden bei dem Verfahren 10 (1) eine oder mehrere Epitaxialschichten auf den S/D-Bereichen 106a der Finnen 106 aufgewachsen. In den 7A und 7B umfassen bei der vorliegenden Ausführungsform die eine oder die mehreren Epitaxialschichten eine erste Epitaxialschicht 120 und eine zweite Epitaxialschicht 122. Insbesondere wird die erste Epitaxialschicht 120 auf den Oberseiten und den Seitenwandflächen der S/D-Bereiche der Finnen 106 abgeschieden. Mit anderen Worten, die erste Epitaxialschicht 120 umschließt die S/D-Bereiche der Finnen 106. Außerdem umschließt die zweite Epitaxialschicht 122 die erste Epitaxialschicht 120. Bei der in 7A gezeigten Ausführungsform verschmelzen die ersten Epitaxialschichten 120 auf den zwei Finnen 106 nicht, während die zweiten Epitaxialschichten 122 auf den zwei Finnen 106 seitlich verschmelzen (d. h. sie berühren einander). In Abhängigkeit von dem Seitenabstand (entlang der x-Richtung) zwischen den zwei Finnen 106 und der Steuerung des epitaxialen Aufwachsens können die ersten und die zweiten Epitaxialschichten 120 und 122 so hergestellt werden, dass sie unterschiedliche Verschmelzungsprofile haben. Ein Beispiel ist in 8 gezeigt, wo weder die ersten Epitaxialschichten 120 noch die zweiten Epitaxialschichten 122 mit einem entsprechenden benachbarten epitaxialen Strukturelement verschmelzen. Ein weiteres Beispiel ist in 9 gezeigt, wo die ersten Epitaxialschichten 120 auf den zwei Finnen 106 seitlich verschmelzen und die zweiten Epitaxialschichten 122 auf den zwei Finnen 106 ebenfalls seitlich verschmelzen. Um die in 9 gezeigte Struktur herzustellen, wird mit dem Schritt 24 gewartet, bis die ersten Epitaxialschichten 120 seitlich verschmelzen, bevor die zweiten Epitaxialschichten 122 aufgewachsen werden.
  • Bei verschiedenen Ausführungsformen können die ersten und die zweiten Epitaxialschichten 120 und 122 die gleichen oder unterschiedliche Halbleitermaterialien aufweisen, wie etwa Silizium, Germanium, Siliziumgermanium, ein oder mehrere III-V-Materialien, einen Verbindungshalbleiter oder einen Legierungshalbleiter. Bei einer Ausführungsform weisen die Finnen 106 Silizium auf, und die Epitaxialschichten 120 und 122 weisen Siliziumgermanium auf. Der epitaxiale Aufwachsprozess kann ein LPCVD-Prozess mit einem Vorläufer auf Siliziumbasis, ein selektiver epitaxialer Aufwachsprozess (SEG-Prozess) oder ein zyklischer Abscheidungs- und Ätzprozess (CDE-Prozess) sein. Zum Beispiel kann ein Siliziumkristall mit einem LPCVD-Prozess mit Dichlorsilan (SiH2Cl2) als Vorläufer aufgewachsen werden. In einem anderen Beispiel kann ein Siliziumgermaniumkristall mit einem CDE-Prozess gezüchtet werden, in dem HCl als das Ätzgas und ein Gasgemisch aus GeH4 und H2, das etwa 1 % bis etwa 10 % GeH4 in H2 enthält, als das Abscheidungsgas verwendet werden. Außerdem können die Epitaxialschichten 120 und 122 in situ (während des epitaxialen Aufwachsprozesses) oder ex situ (nach Beendigung des epitaxialen Aufwachsprozesses) mit einem oder mehreren p-Dotanden, wie etwa Bor oder Indium, oder einem oder mehreren n-Dotanden, wie etwa Phosphor oder Arsen, dotiert werden.
  • Weiterhin kann bei dem Schritt 24 eine Silizidierung oder eine Germanosilizidierung auf den Oberflächen der Epitaxialschicht 122 durchgeführt werden. Zum Beispiel können Silizide, wie etwa Nickelsilizid oder Titansilizid, wie folgt gebildet werden: Abscheiden einer Metallschicht über der Epitaxialschicht 122; Glühen der Metallschicht, sodass die Metallschicht mit Silizium in der Epitaxialschicht 122 zu einem Metallsilizid reagiert; und anschließend Entfernen der nicht zur Reaktion gebrachten Metallschicht. Bei einer anderen Ausführungsform wird in dem Schritt 24 kein Silizid gebildet, und bei dem Verfahren 10 wird die Silizidierung nach der Ätzung von Kontaktlöchern durchgeführt, die später beschrieben wird.
  • Im Schritt 26 werden bei dem Verfahren 10 (1) ein oder mehrere Kontaktelemente auf der Epitaxialschicht 122 hergestellt. Der Schritt 26 kann verschiedene Prozesse umfassen, wie etwa Herstellen einer dielektrischen Schicht, z. B. einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht), über der Epitaxialschicht 122 und dem Gate-Stapel 116; Ätzen von Kontaktlöchern durch die dielektrische Schicht, um die Epitaxialschicht 122 freizulegen; und Abscheiden einer oder mehrerer leitender Schichten in den Kontaktlöchern, um die Kontaktelemente herzustellen. Diese Prozesse werden nachstehend näher beschrieben.
  • In den 10A und 10B wird eine dielektrische Schicht 124 so abgeschieden, dass sie die Epitaxialschichten 120 und 122 sowie den Gate-Stapel 116 und die Abstandshalterschicht 118 bedeckt. Die dielektrische Schicht 124 kann Materialien wie Tetraethylorthosilicat(TEOS)-Oxid, dotiertes oder undotiertes Silicatglas, Kieselglas (fused silica glass; FSG) und/oder andere geeignete dielektrische Materialien aufweisen. Die dielektrische Schicht 124 kann mit einem PECVD-Prozess, durch fließfähige CVD (FCVD) oder mit einem anderen geeigneten Abscheidungsverfahren abgeschieden werden. Nachdem die dielektrische Schicht 124 abgeschieden worden ist, kann in dem Schritt 26 eine chemischmechanische Planarisierung (CMP) durchgeführt werden, um die Oberseite der dielektrischen Schicht 124 zu planarisieren und die HM-Schicht 114 freizulegen. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (nicht dargestellt) mit einem dielektrischen Material wie Siliziumnitrid unter der dielektrischen Schicht 124 abgeschieden.
  • In den 11A und 11B werden in dem Schritt 26 Kontaktlöcher in die dielektrische Schicht 124 geätzt, um die Epitaxialschicht 122 freizulegen, und anschließend werden eine oder mehrere leitende Schichten in die Kontaktlöcher abgeschieden, um S/D-Kontaktelemente 128 herzustellen. Die S/D-Kontaktelemente 128 können eine Sperrschicht und eine metallische Füllschicht über der Sperrschicht aufweisen. Die Sperrschicht kann ein leitendes Nitrid, wie etwa TaN oder TiN, aufweisen, und die metallische Füllschicht kann Aluminium (Al), Wolfram (W), Kupfer (Cu), Cobalt (Co), eine Kombination davon oder ein anderes geeignetes Material aufweisen. Die Sperrschicht und die metallische Füllschicht können jeweils durch PVD, CVD, Plattierung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform kann eine Silizidierung oder eine Germanosilizidierung unter der Sperrschicht durchgeführt werden.
  • Bleiben wir bei den 11A und 11B. In dem Schritt 26 wird bei der vorliegenden Ausführungsform außerdem der Gate-Stapel 116 durch eine endgültige Gate-Struktur 126 ersetzt. Es ist zu beachten, dass die S/D-Kontaktelemente 128 und die Gate-Struktur 126 in jeder Reihenfolge hergestellt werden können. Bei einer Ausführungsform werden in dem Schritt 26 ein oder mehrere Ätzprozesse durchgeführt, um den Gate-Stapel 116 (der die HM-Schicht 114, die HM-Schicht 112 und die Gate-Elektrodenschicht 110 umfasst) zu entfernen, wodurch ein Graben in der Abstandshalterschicht 118 entsteht. Anschließend wird in dem Schritt 26 die Gate-Struktur 126 in den Graben abgeschieden. Die Gate-Struktur 126 kann eine n- oder p-Austrittsarbeitsschicht und eine metallische Füllschicht umfassen. Die n-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend kleinen effektiven Austrittsarbeit aufweisen, wie etwa Titan, Aluminium, Tantalcarbid, Tantalcarbidnitrid, Tantalsiliziumnitrid oder Kombinationen davon. Die p-Austrittsarbeitsschicht kann zum Beispiel ein Metall mit einer ausreichend großen effektiven Austrittsarbeit aufweisen, wie etwa Titannidrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon. Die metallische Füllschicht kann zum Beispiel Aluminium, Wolfram, Cobalt, Kupfer und/oder andere geeignete Materialien aufweisen. Die metallische Füllschicht kann durch CVD, PVD, Plattierung und/oder mit anderen geeigneten Verfahren hergestellt werden. Bei der in 11B gezeigten Ausführungsform wird die Oxidschicht 108 nicht entfernt und sie kann als eine dielektrische Gate-Schicht dienen. Bei einer anderen Ausführungsform wird die Oxidschicht 108 entfernt und durch eine dielektrische High-k-Schicht ersetzt, wie etwa Hafniumoxid, Zirconiumoxid, Lanthanoxid, Titanoxid, Yttriumoxid und Strontiumtitanat. Die dielektrische High-k-Schicht kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD) und/oder mit anderen geeigneten Verfahren hergestellt werden.
  • Bei der in 11A gezeigten Ausführungsform wird das S/D-Kontaktelement 128 auf der Oberseite und den Seitenwandflächen der Epitaxialschicht 122 abgeschieden. Mit anderen Worten, das S/D-Kontaktelement 128 umschließt die Epitaxialschicht 122. Dadurch werden vorteilhafterweise eine größere Kontaktfläche und ein geringerer Kontaktwiderstand ermöglicht. 12 zeigt eine alternative Ausführungsform, bei der das S/D-Kontaktelement 128 zum größten Teil auf der Oberseite der Epitaxialschicht 122 abgeschieden wird. Die 13 und 14 zeigen alternative Ausführungsformen des Bauelements 100. In 13 verschmelzen die Epitaxialschichten 120 und 122 nicht mit den entsprechenden epitaxialen Strukturelementen auf den benachbarten Finnen 106, und das S/D-Kontaktelement 128 umschließt jeweils die Epitaxialschichten 122. In 14 verschmelzen die Epitaxialschichten 120, und auch die Epitaxialschichten 122, auf den benachbarten Finnen 106. Das S/D-Kontaktelement 128 umschließt die verschmolzenen Epitaxialschichten 122.
  • Im Schritt 28 können bei dem Verfahren 10 (1) weitere Prozesse zum Herstellen eines endgültigen Bauelements durchgeführt werden. Zum Beispiel können bei dem Verfahren 10 eine oder mehrere dielektrische Schichten auf der dielektrischen Schicht 124 hergestellt werden, S/D-Kontaktstifte (Durchkontaktierungen) und Gate-Kontaktstifte (Durchkontaktierungen) können über dem S/D-Kontaktelement 128 bzw. der Gate-Struktur 126 hergestellt werden, und metallische Zwischenverbindungen zum Verbinden von Anschlüssen verschiedener Transistoren zum Herstellen eines IC können hergestellt werden.
  • 15 zeigt ein Ablaufdiagramm eines weiteren Verfahrens 50 zum Herstellen einer Ausführungsform des Halbleiter-Bauelements 100 gemäß verschiedenen Aspekten der vorliegenden Erfindung. Einige Aspekte des Verfahrens 50 sind die Gleichen wie bei dem Verfahren 10, und werden nachstehend nur kurz erörtert. Andere Aspekte des Verfahrens 50 sind von denen des Verfahrens 10 verschieden und werden nachstehend näher beschrieben.
  • Im Schritt 52 wird bei dem Verfahren 50 (15) eine Struktur (das Bauelement 100) bereitgestellt, die das Substrat 102, die Trennstruktur 104 und die zwei Finnen 106 aufweist. Dieser Schritt ist der Gleiche wie der Schritt 12, der vorstehend unter Bezugnahme auf die 1, 2A, 2B und 2C erörtert worden ist.
  • Im Schritt 54 wird bei dem Verfahren 50 (15) die Oxidschicht 108 auf Oberflächen des Bauelements 100 hergestellt. Dieser Schritt ist der Gleiche wie der Schritt 14, der vorstehend unter Bezugnahme auf die 1, 3A und 3B erörtert worden ist.
  • Im Schritt 56 wird bei dem Verfahren 50 (15) der Gate-Stapel 116 über der Oxidschicht 108 so hergestellt, dass er mit den Finnen 106 in dem jeweiligen Kanalbereich in Eingriff ist. Im Gegensatz zu dem Schritt 16 des Verfahrens 10 wird bei dem Schritt 56 die Oxidschicht 108 nicht entfernt. In den 16A und 16B verbleibt die Oxidschicht 108 auf den Oberseiten und den Seitenwandflächen der Finnen 106 und auf der Oberseite der Trennstruktur 104. Andere Aspekte des Schritts 56 können die Gleichen wie die des Schritts 16 sein, wie etwa das Abscheiden von Schutzschichten für die Gate-Elektrodenschicht 110, die HM-Schicht 112 und die HM-Schicht 114 und das Durchführen eines fotolithografischen Prozesses und eines oder mehrerer Ätzprozesse zum Herstellen des Gate-Stapels 116.
  • Im Schritt 58 werden bei dem Verfahren 50 (15) ein oder mehrere Oberflächenbehandlungsprozesse an dem Gate-Stapel 116 und der Oxidschicht 108 durchgeführt. Die Oberflächenbehandlungsprozesse sind so konzipiert, dass sie der Oberfläche des Gate-Stapels 116 und der Oberfläche der Oxidschicht 108 unterschiedliche Bondselektivitäten für ein dielektrisches Material (z. B. Siliziumnitrid) verleihen. Insbesondere ist es nach der Behandlung viel einfacher, das dielektrische Material über der Oberfläche des Gate-Stapels 116 als über der Oberfläche der Oxidschicht 108 abzuscheiden. Bei einer Ausführungsform weist die Gate-Elektrodenschicht 110 Polysilizium auf, die HM-Schicht 112 weist ein Nitrid auf, und die HM-Schicht 114 weist ein Oxid auf. Außerdem sind bei dieser Ausführungsform die Oberflächenbehandlungsprozesse so konzipiert, dass sie die Oberflächen der Gate-Elektrodenschicht 110 und der HM-Schicht 112 besser an das dielektrische Material bondbar machen als die Oberflächen der Oxidschicht 108 und der HM-Schicht 114.
  • Bei einer Ausführungsform umfassen die Oberflächenbehandlungsprozesse das Aufbringen einer Nasschemikalie (z. B. einer Reinigungslösung) auf die Oberflächen des Gate-Stapels 116 und der Oxidschicht 108. Die Nasschemikalie kann zum Beispiel Folgendes umfassen: verdünnte Fluorwasserstoff(DHF)säure, SPM (ein Gemisch aus H2SO4 und H2O2 normalerweise im Verhältnis von 1 : 4), SC1-Lösung (ein Gemisch aus NH4OH, H2O2 und H2O normalerweise im Verhältnis von 1: 1: 5), SC2-Lösung (ein Gemisch aus HCl, H2O2 und H2O normalerweise im Verhältnis von 1: 1: 5) und DIW (vollentsalztes Wasser).
  • Bei einer Ausführungsform umfassen die Oberflächenbehandlungsprozesse das Durchführen eines trockenchemischen Reinigungsprozesses (z. B. „Siconi“-Technologie) an den Oberflächen des Gate-Stapels 116 und der Oxidschicht 108.
  • Bei einer Ausführungsform umfassen die Oberflächenbehandlungsprozesse das Aufbringen einer organischen monomolekularen Schicht auf die Oberflächen des Gate-Stapels 116 und der Oxidschicht 108. Die organische monomolekulare Schicht kann zum Beispiel CnH2n+1SiCl3 oder Polymethylmethacrylat (PMMA) umfassen. Zum Beispiel kann PMMA auf die Oberflächen des Gate-Stapels 116 und der Oxidschicht 108 aufgeschleudert werden, und es diffundiert dann in die Oberflächen ein.
  • Bei einer Ausführungsform können die Oberflächenbehandlungsprozesse das Verwenden eines Plasmas für die Oberflächen des Gate-Stapels 116 und der Oxidschicht 108 umfassen. Für das Plasma können zum Beispiel CxFy, CxHyFz, CHx (z. B. Alken, Alkyn) oder andere geeignete Gase bei einem Gasdurchsatz von 5 bis 100 Ncm3/min und einer Temperatur von 10 bis 300 °C verwendet werden.
  • Bei einer Ausführungsform umfassen die Oberflächenbehandlungsprozesse das Implantieren einer oder mehrerer Ionenarten in die Oberflächen des Gate-Stapels 116 und der Oxidschicht 108. Die Ionenarten können zum Beispiel ein oder mehrere Ionen aus der Gruppe Arsen-Ionen, Aluminium-Ionen, Bor-Ionen und Phosphor-Ionen, und andere geeignete Ionen umfassen.
  • Im Schritt 60 wird bei dem Verfahren 50 (15) eine Abstandshalterschicht 118 abgeschieden. In den 17A und 17B weist bei dieser Ausführungsform die Gate-Elektrodenschicht 110 Polysilizium auf, die HM-Schicht 112 weist ein Nitrid auf, und die HM-Schicht 114 weist ein Oxid auf, und daher wird die Abstandshalterschicht 118 auf die behandelten Oberflächen der Gate-Elektrodenschicht 110 und der HM-Schicht 112, aber nicht (oder nur unerheblich) auf die Oxidschicht 108 und die HM-Schicht 114 abgeschieden. Bei einer Ausführungsform weist die Abstandshalterschicht 118 ein Nitrid auf, wie etwa Siliziumnitrid, Siliziumoxidnitrid und Siliziumoxidcarbonitrid. Bei einer Ausführungsform, bei der die HM-Schicht 112 ein Oxid aufweist, wird die Abstandshalterschicht 118 nicht auf die HM-Schicht 112 abgeschieden.
  • Im Schritt 62 wird bei dem Verfahren 50 (15) die Oxidschicht 108 von den S/D-Bereichen 106a der Finnen 106 entfernt. In den 18A und 18B wird die Oxidschicht 108 von den Oberseiten und den Seitenwandflächen der Finnen 106 und der Oberseite der Trennstruktur 104 außer unter dem Gate-Stapel 116 und der Abstandshalterschicht 118 entfernt. Ein Teil der Oxidschicht 108 bleibt unter dem Gate-Stapel 116 und der Abstandshalterschicht 118 zurück. In dem Schritt 62 können eine Trockenätzung, eine Nassätzung, eine reaktive Ionenätzung oder andere geeignete Ätzprozesse verwendet werden. Der Ätzprozess wird so angepasst, dass die Oxidschicht 108 selektiv entfernt wird, ohne die Finnen 106, die Trennstruktur 104, den Gate-Stapel 116 und die Abstandshalterschicht 118 (erheblich) zu ätzen. In dem Schritt 62 kann außerdem ein Reinigungsprozess durchgeführt werden, um die S/D-Bereiche 106a für das anschließende epitaxiale Aufwachsen vorzubereiten.
  • Im Schritt 64 werden bei dem Verfahren 50 (15) eine oder mehrere Epitaxialschichten auf den S/D-Bereichen 106a aufgewachsen. In den 19A und 19B wird die erste Epitaxialschicht 120 so aufgewachsen, dass sie die S/D-Bereiche 106a umschließt, und die zweite Epitaxialschicht 122 wird so aufgewachsen, dass sie die erste Epitaxialschicht 120 umschließt. Die Aspekte des Schritts 64 sind die Gleichen wie die des Schritts 24, die vorstehend unter Bezugnahme auf die 1, 7A, 7B, 8 und 9 erörtert worden sind.
  • Im Schritt 66 werden bei dem Verfahren 50 (15) Kontaktelemente über der Epitaxialschicht 122 hergestellt. In den 20A und 20B werden die Kontaktelemente 128 so hergestellt, dass sie die Epitaxialschicht 122 umschließen, und der Gate-Stapel 116 wird durch die Gate-Struktur 126 ersetzt. Die Aspekte des Schritts 66 sind die Gleichen wie die des Schritts 26, die vorstehend unter Bezugnahme auf die 1, 10A, 10B, 11A, 11B, 12, 13 und 14 erörtert worden sind.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten zahlreiche Vorzüge für ein Halbleiter-Bauelement und dessen Herstellungsverfahren. Zum Beispiel stellen Ausführungsformen der vorliegenden Erfindung Verfahren zum Entfernen einer Abstandshalterschicht von S/D-Bereichen von Finnen bereit, bei denen die Abstandshalterschicht nicht von Seitenwänden eines Gate-Stapels entfernt wird. Mit diesen Verfahren werden die Finnen für das Aufwachsen von Epitaxialschichten vorbereitet. Weiterhin werden mit den bereitgestellten Verfahren Epitaxialschichten auf den Finnen aufgewachsen, ohne die Finnen auszusparen, wodurch vorteilhafterweise die Spannungen beibehalten werden, die in die Kanalbereiche der Finnen eingetragen worden sind. Außerdem sind die auf den Finnen aufgewachsenen Epitaxialschichten über einen großen Bereich eines Wafers hinweg im Wesentlichen gleichmäßig, da die Finnen während der S/D-technischen Prozesse im Wesentlichen intakt bleiben.
  • Bei einem beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauelements gerichtet. Das Verfahren weist die folgenden Schritte auf: Herstellen von zwei Finnen, die von einem Substrat abgehen, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich hat; Herstellen eines Gate-Stapels, der mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist; Abscheiden einer oder mehrerer dielektrischer Schichten über einer Oberseite und Seitenwandflächen des Gate-Stapels und über Oberseiten und Seitenwandflächen der S/D-Bereiche der Finnen; und Durchführen eines Ätzprozesses an der einen oder den mehreren dielektrischen Schichten, wobei bei dem Ätzprozess gleichzeitig eine Polymerschicht über der Oberseite des Gate-Stapels hergestellt wird, sodass die Oberseiten und die Seitenwandflächen der S/D-Bereiche der Finnen freigelegt werden und der größte Teil der Seitenwandflächen des Gate-Stapels immer noch von der einen oder den mehreren dielektrischen Schichten bedeckt ist. Das Verfahren umfasst weiterhin das Aufwachsen einer oder mehrerer Epitaxialschichten über den Oberseiten und den Seitenwandflächen der S/D-Bereiche der Finnen.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen eines Kontaktelements in elektrischem Kontakt mit den Oberseiten und den Seitenwandflächen der einen oder mehreren Epitaxialschichten. Bei einer anderen Ausführungsform umfasst das Verfahren vor der Herstellung des Gate-Stapels weiterhin das Herstellen einer Trennstruktur über dem Substrat und zwischen den zwei Finnen, wobei der Gate-Stapel über der Trennstruktur hergestellt wird.
  • Bei einer Ausführungsform des Verfahrens wird der Ätzprozess so angepasst, dass er die eine oder die mehreren dielektrischen Schichten über den S/D-Bereichen der Finnen selektiv entfernt, ohne die Finnen erheblich zu ätzen.
  • Bei einer weiteren Ausführungsform des Verfahrens umfasst das Aufwachsen der einen oder mehreren Epitaxialschichten Folgendes: Aufwachsen einer ersten Epitaxialschicht in direktem Kontakt mit den Oberseiten und den Seitenwandflächen der einzelnen S/D-Bereiche der Finnen; und nachdem die erste Epitaxialschicht auf den zwei Finnen seitlich verschmolzen ist, Aufwachsen einer zweiten Epitaxialschicht in direktem Kontakt mit der ersten Epitaxialschicht.
  • Bei einer weiteren Ausführungsform des Verfahrens umfasst das Aufwachsen der einen oder mehreren Epitaxialschichten Folgendes: Aufwachsen einer ersten Epitaxialschicht in direktem Kontakt mit den Oberseiten und den Seitenwandflächen der einzelnen S/D-Bereiche der Finnen; und bevor die erste Epitaxialschicht auf den zwei Finnen seitlich verschmilzt, Aufwachsen einer zweiten Epitaxialschicht in direktem Kontakt mit der ersten Epitaxialschicht. Bei einer weiteren Ausführungsform verschmelzen die zweiten Epitaxialschichten auf den zwei Finnen.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauelements gerichtet. Das Verfahren umfasst das Bereitstellen einer Bauelementstruktur mit einem Substrat, einer Trennstruktur über dem Substrat und zwei Finnen, die von dem Substrat abgehen und durch die Trennstruktur verlaufen, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich hat. Das Verfahren umfasst weiterhin Folgendes: Herstellen eines Gate-Stapels über der Trennstruktur und den Finnen, wobei der Gate-Stapel mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist; und Abscheiden einer oder mehrerer dielektrischer Schichten über einer Oberseite und Seitenwandflächen des Gate-Stapels und über Oberseiten und Seitenwandflächen der S/D-Bereiche der Finnen. Das Verfahren umfasst weiterhin das Durchführen eines Ätzprozesses an der einen oder den mehreren dielektrischen Schichten, wobei während des Ätzprozesses ein polymeres Material erzeugt wird und über der Oberseite des Gate-Stapels abgeschieden wird, wobei das polymere Material die eine oder die mehreren dielektrischen Schichten auf den Seitenwandflächen des Gate-Stapels vor dem Ätzprozess schützt, wobei die eine oder die mehreren dielektrischen Schichten auf den Oberseiten und den Seitenwandflächen der S/D-Bereiche der Finnen durch den Ätzprozess entfernt werden. Das Verfahren umfasst weiterhin das Aufwachsen einer oder mehrerer Epitaxialschichten über den Oberseiten und den Seitenwandflächen der S/D-Bereiche der Finnen.
  • Bei einer Ausführungsform des Verfahrens weist der Gate-Stapel Polysilizium auf, die Finnen weisen Silizium auf, und die eine oder die mehreren dielektrischen Schichten weisen ein Nitrid auf. Bei einer weiteren Ausführungsform ist der Ätzprozess anisotrop, und er wird so angepasst, dass das Nitrid, jedoch nicht das Silizium, selektiv entfernt wird.
  • Bei einer weiteren Ausführungsform des Verfahrens weisen die Finnen und die eine oder die mehreren Epitaxialschichten unterschiedliche Halbleitermaterialien auf. Bei einer weiteren Ausführungsform weisen die Finnen Silizium auf, und die eine oder die mehreren Epitaxialschichten weisen Siliziumgermanium auf.
  • Bei einer noch weiteren Ausführungsform des Verfahrens umfassen die eine oder die mehreren Epitaxialschichten eine erste Epitaxialschicht und eine zweite Epitaxialschicht, wobei die eine oder die mehreren Epitaxialschichten auf den zwei Finnen zu einem einzigen epitaxialen Strukturelement verschmelzen.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen eines Kontaktelements über der einen oder den mehreren Epitaxialschichten.
  • Bei einem noch weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Halbleiter-Bauelement gerichtet. Das Halbleiter-Bauelement weist Folgendes auf: ein Substrat; eine Trennstruktur über dem Substrat; und zwei Finnen, die von dem Substrat abgehen und durch die Trennstruktur verlaufen, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich umfasst. Das Bauelement weist weiterhin Folgendes auf: einen Gate-Stapel, der mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist; eine erste Epitaxialschicht über Oberseiten und Seitenwandflächen der S/D-Bereiche der Finnen, wobei die erste Epitaxialschicht auf den zwei Finnen seitlich verschmilzt; und eine zweite Epitaxialschicht über einer Oberseite und Seitenwandflächen der ersten Epitaxialschicht.
  • Bei einer Ausführungsform weist das Bauelement weiterhin eine dielektrische Schicht auf Seitenwänden des Gate-Stapels; und eine Oxidschicht unter der dielektrischen Schicht und über der Trennstruktur auf. Bei einer weiteren Ausführungsform verläuft die Oxidschicht auch unter dem Gate-Stapel. Bei einer anderen Ausführungsform ist die Oxidschicht zwischen dem Gate-Stapel und dem jeweiligen Kanalbereich der Finnen angeordnet.
  • Bei einer anderen Ausführungsform weist das Bauelement weiterhin ein Kontaktelement auf, das über der zweiten Epitaxialschicht angeordnet ist. Bei einer weiteren Ausführungsform ist das Kontaktelement zumindest über einer Oberseite und einer Seitenfläche der zweiten Epitaxialschicht angeordnet.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauelements gerichtet. Das Verfahren umfasst das Bereitstellen einer Bauelementstruktur mit einem Substrat, einer Trennstruktur über dem Substrat und zwei Finnen, die von dem Substrat abgehen und durch die Trennstruktur verlaufen, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich hat. Das Verfahren umfasst weiterhin Folgendes: Abscheiden einer ersten dielektrischen Schicht über Oberseiten und Seitenwandflächen der Finnen und über der Trennstruktur; Herstellen eines Gate-Stapels über der ersten dielektrischen Schicht so, dass er mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist; und Behandeln von Oberflächen des Gate-Stapels und der ersten dielektrischen Schicht so, dass wenn eine zweite dielektrische Schicht abgeschieden wird, das Behandeln für die Oberflächen des Gate-Stapels selektiver als für die Oberflächen der ersten dielektrischen Schicht ist. Das Verfahren umfasst nach dem Schritt des Behandelns weiterhin das Abscheiden einer zweiten dielektrischen Schicht. Das Verfahren umfasst weiterhin das Ätzen der ersten dielektrischen Schicht, um die S/D-Bereiche der Finnen freizulegen.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin das Aufwachsen einer oder mehrerer Epitaxialschichten über den Oberseiten und den Seitenwandflächen der S/D-Bereiche der Finnen.
  • Bei einer Ausführungsform des Verfahrens verbleibt ein Teil der ersten dielektrischen Schicht unter dem Gate-Stapel und der zweiten dielektrischen Schicht. Bei einer anderen Ausführungsform des Verfahrens weist der Gate-Stapel Polysilizium auf, die erste dielektrische Schicht weist ein Oxid auf, und die zweite dielektrische Schicht weist Silizium und Stickstoff auf.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauelements gerichtet. Das Verfahren umfasst das Bereitstellen einer Bauelementstruktur mit einem Substrat, einer Trennstruktur über dem Substrat und zwei Finnen, die von dem Substrat abgehen und durch die Trennstruktur verlaufen, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich umfasst. Das Verfahren umfasst weiterhin Folgendes: Abscheiden einer ersten dielektrischen Schicht über Oberseiten und Seitenwandflächen der Finnen und über der Trennstruktur; Herstellen eines Gate-Stapels über der ersten dielektrischen Schicht so, dass er mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist; und Durchführen eines selektiven Abstandshalter-Abscheidungsprozesses, wobei bei dem selektiven Abstandshalter-Abscheidungsprozess eine zweite dielektrische Schicht über Seitenwandflächen des Gate-Stapels, aber nicht über den S/D-Bereichen der Finnen hergestellt wird. Das Verfahren umfasst weiterhin das Ätzen der ersten dielektrischen Schicht, um die S/D-Bereiche der Finnen freizulegen.
  • Bei einer Ausführungsform umfasst das Verfahren vor dem Durchführen des selektiven Abstandshalter-Abscheidungsprozesses das Durchführen eines Oberflächenbehandlungsprozesses an dem Gate-Stapel und der ersten dielektrischen Schicht, sodass sich die zweite dielektrische Schicht leichter mit den Seitenwandflächen des Gate-Stapels als mit den Oberflächen der ersten dielektrischen Schicht vereinen kann. Bei einer Ausführungsform umfasst der Oberflächenbehandlungsprozess das Behandeln des Gate-Stapels und der ersten dielektrischen Schicht mit einer Nasschemikalie. Bei einer anderen Ausführungsform umfasst der Oberflächenbehandlungsprozess das Implantieren einer oder mehrerer Ionenarten in die Seitenwandflächen des Gate-Stapels und die Oberflächen der ersten dielektrischen Schicht. Bei einer noch weiteren Ausführungsform umfasst der Oberflächenbehandlungsprozess einen Plasmabehandlungsprozess. Bei einer anderen Ausführungsform umfasst der Oberflächenbehandlungsprozess das Behandeln der Seitenwandflächen des Gate-Stapels und der Oberflächen der ersten dielektrischen Schicht mit einem organischen Material.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiter-Bauelements gerichtet. Das Verfahren umfasst das Bereitstellen einer Bauelementstruktur mit einem Substrat, einer Trennstruktur über dem Substrat, zwei Finnen, die von dem Substrat abgehen und durch die Trennstruktur verlaufen, und einem Gate-Stapel, wobei jede Finne zwei Source-/Drain(S/D)-Bereiche und einen Kanalbereich umfasst und der Gate-Stapel mit jeder Finne an dem jeweiligen Kanalbereich in Eingriff ist. Das Verfahren umfasst weiterhin das Abscheiden einer oder mehrerer dielektrischer Schichten über einer Oberseite und Seitenwandflächen des Gate-Stapels und über einer Oberseite und Seitenwandflächen der S/D-Bereiche der Finnen; und das Abscheiden eines polymeren Materials über der einen oder den mehreren dielektrischen Schichten, wobei das polymere Material über der Oberseite des Gate-Stapels dicker als über der Oberseite der S/D-Bereiche der Finnen abgeschieden wird. Das Verfahren umfasst weiterhin das Durchführen eines Ätzprozesses an der Bauelementstruktur, wodurch die eine oder die mehreren dielektrischen Schichten von der Oberseite und den Seitenwandflächen der S/D-Bereiche der Finnen entfernt werden. Das Verfahren umfasst weiterhin das Aufwachsen einer oder mehrerer Epitaxialschichten über der Oberseite und den Seitenwandflächen der S/D-Bereiche der Finnen.
  • Bei einer Ausführungsform des Verfahrens weist der Gate-Stapel Polysilizium auf, die Finnen weisen Silizium auf, und die eine oder die mehreren dielektrischen Schichten weisen ein Nitrid auf. Bei einer weiteren Ausführungsform wird der Ätzprozess so angepasst, dass das Nitrid, aber nicht das Silizium selektiv entfernt wird.

Claims (20)

  1. Verfahren (10) zum Herstellen einer Halbleitervorrichtung (100) mit den folgenden Schritten: Herstellen (12) von zwei Finnen (106), die von einem Substrat (102) abgehen, wobei jede Finne (106) zwei Source-/Drain(S/D)-Bereiche (106a) und einen Kanalbereich (106b) umfasst; Herstellen (16) eines Gate-Stapels (116), der mit jeder Finne an dem jeweiligen Kanalbereich (106b) in Eingriff ist; Abscheiden (18) einer oder mehrerer dielektrischer Schichten (118) über einer Oberseite und Seitenwandflächen des Gate-Stapels (116) und über Oberseiten und Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106); Durchführen (22) eines Ätzprozesses an der einen oder den mehreren dielektrischen Schichten (118), wobei bei dem Ätzprozess gleichzeitig eine Polymerschicht (117) über der Oberseite des Gate-Stapels (116) hergestellt wird, sodass die Oberseiten und die Seitenwandflächen der S/D-Bereiche der Finnen (106) freigelegt werden und der größte Teil der Seitenwandflächen des Gate-Stapels (116) immer noch von der einen oder den mehreren dielektrischen Schichten (118) bedeckt ist; und Aufwachsen (24) einer oder mehrerer Epitaxialschichten (120, 122) über den Oberseiten und den Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106), wobei das Aufwachsen (24) der einen oder der mehreren Epitaxialschichten (120, 122) Folgendes umfasst: Aufwachsen einer ersten Epitaxialschicht (120) in direktem Kontakt mit den Oberseiten und den Seitenwandflächen der einzelnen S/D-Bereiche (106a) der Finnen (106); und nachdem die erste Epitaxialschicht (120) auf den zwei Finnen (106) seitlich verschmolzen ist, Aufwachsen einer zweiten Epitaxialschicht (122) in direktem Kontakt mit der ersten Epitaxialschicht (120), wobei sich ein Teil der zweiten Epitaxialschicht (122) unterhalb einer Bodenfläche der ersten Epitaxialschicht (120) zwischen den beiden Finnen befindet.
  2. Verfahren (10) nach Anspruch 1, wobei der Ätzprozess so angepasst wird, dass er die eine oder die mehreren dielektrischen Schichten (118) über den S/D-Bereichen (106a) der Finnen (106) selektiv entfernt, ohne die Finnen (106) erheblich zu ätzen.
  3. Verfahren (10) nach Anspruch 1 oder 2, das weiterhin das Herstellen eines Kontaktelements (26) in elektrischem Kontakt mit Oberseiten und Seitenwandflächen der einen oder mehreren Epitaxialschichten (120, 122) umfasst.
  4. Verfahren (10) nach einem der vorhergehenden Ansprüche, wobei der Gate-Stapel (116) Polysilizium aufweist, die Finnen (106) Silizium aufweisen, und die eine oder die mehreren dielektrischen Schichten (118) ein Nitrid aufweisen.
  5. Verfahren (10) nach einem der vorhergehenden Ansprüche, wobei die Finnen (106) und die eine oder die mehreren Epitaxialschichten (120, 122) unterschiedliche Halbleitermaterialien aufweisen.
  6. Verfahren (10) nach einem der vorhergehenden Ansprüche, wobei die zweiten Epitaxialschichten (120,122) auf den zwei Finnen (106) verschmelzen.
  7. Verfahren (10) nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: vor dem Herstellen des Gate-Stapels (116) Herstellen einer Trennstruktur (104) über dem Substrat (102) und zwischen den zwei Finnen (12), wobei der Gate-Stapel (116) über der Trennstruktur (104) hergestellt wird.
  8. Verfahren (10) zum Herstellen einer Halbleitervorrichtung (100) mit den folgenden Schritten: Bereitstellen (12) einer Vorrichtungsstruktur (100) mit einem Substrat (102), einer Trennstruktur (104) über dem Substrat (102) und zwei Finnen (106), die von dem Substrat (102) abgehen und durch die Trennstruktur (104) verlaufen, wobei jede Finne (106) zwei Source-/Drain(S/D)-Bereiche (106a) und einen Kanalbereich (106b) umfasst; Herstellen (16) eines Gate-Stapels (116) über der Trennstruktur (104) und über den Finnen (106), wobei der Gate-Stapel (116) mit jeder Finne (106) an dem jeweiligen Kanalbereich (106b) in Eingriff ist; Abscheiden (18) einer oder mehrerer dielektrischer Schichten (118) über einer Oberseite und Seitenwandflächen des Gate-Stapels (116) und über Oberseiten und Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106); Durchführen eines Ätzprozesses (22) an der einen oder den mehreren dielektrischen Schichten (118), wobei während des Ätzprozesses ein polymeres Material (117) erzeugt wird und über der Oberseite des Gate-Stapels (116) abgeschieden wird, wobei das polymere Material (117) die eine oder die mehreren dielektrischen Schichten (118) auf der Seitenwandfläche des Gate-Stapels (116) vor dem Ätzprozess schützt, wobei die eine oder die mehreren dielektrischen Schichten (118) auf den Oberseiten und den Seitenwandflächen der S/D-Bereiche (106b) der Finnen (106) durch den Ätzprozess entfernt werden; und Aufwachsen (24) einer oder mehrerer Epitaxialschichten (120) über den Oberseiten und den Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106), wobei das Aufwachsen (24) der einen oder der mehreren Epitaxialschichten (120, 122) Folgendes umfasst: Aufwachsen einer ersten Epitaxialschicht (120) in direktem Kontakt mit den Oberseiten und den Seitenwandflächen der einzelnen S/D-Bereiche (106a) der Finnen (106); und nachdem die erste Epitaxialschicht (120) auf den zwei Finnen (106) seitlich verschmolzen ist, Aufwachsen einer zweiten Epitaxialschicht (122) in direktem Kontakt mit der ersten Epitaxialschicht (120), wobei sich ein Teil der zweiten Epitaxialschicht (122) unterhalb einer Bodenfläche der ersten Epitaxialschicht (120) zwischen den beiden Finnen befindet.
  9. Verfahren (10) nach Anspruch 8, wobei der Gate-Stapel (116) Polysilizium aufweist, die Finnen (106) Silizium aufweisen, und die eine oder die mehreren dielektrischen Schichten (118) ein Nitrid aufweisen.
  10. Verfahren (10) nach Anspruch 9, wobei der Ätzprozess anisotrop ist und so angepasst wird, dass er das Nitrid, jedoch nicht das Silizium selektiv entfernt.
  11. Verfahren (10) nach einem der Ansprüche 8 bis 10, wobei die Finnen (106) und die eine oder die mehreren Epitaxialschichten (120, 122) unterschiedliche Halbleitermaterialien aufweisen.
  12. Verfahren (10) nach einem der Ansprüche 8 bis 11, wobei die Finnen (106) Silizium aufweisen und die eine oder die mehreren Epitaxialschichten (118) Siliziumgermanium aufweisen.
  13. Verfahren (10) nach einem der Ansprüche 8 bis 12, wobei die eine oder die mehreren Epitaxialschichten (120, 122) in situ oder ex situ mit einem oder mehreren p- oder n-Dotanden dotiert sind.
  14. Verfahren (10) nach einem der Ansprüche 8 bis 13, das weiterhin das Herstellen eines Kontaktelements (26) über der einen oder den mehreren Epitaxialschichten (120, 122) umfasst.
  15. Halbleitervorrichtung (100) mit: einem Substrat (102); einer Trennstruktur (104) über dem Substrat (102); zwei Finnen (106), die von dem Substrat (102) abgehen und durch die Trennstruktur (104) verlaufen, wobei jede Finne (106) zwei Source-/Drain(S/D)-Bereiche (106a) und einen Kanalbereich (106b) umfasst; einem Gate-Stapel (116), der mit jeder Finne (106) an dem jeweiligen Kanalbereich (106b) in Eingriff ist; einer ersten Epitaxialschicht (120) über Oberseiten und Seitenwandflächen der S/D-Bereiche (106a) der Finnen (106), wobei die erste Epitaxialschicht (120) auf den zwei Finnen (106) seitlich verschmilzt; und einer zweiten Epitaxialschicht (122) über einer Oberseite und Seitenwandflächen der ersten Epitaxialschicht (120), wobei sich ein Teil der zweiten Epitaxialschicht (122) unterhalb einer Bodenfläche der ersten Epitaxialschicht (120) zwischen den beiden Finnen befindet.
  16. Halbleitervorrichtung (100) nach Anspruch 15, die weiterhin Folgendes aufweist: eine dielektrische Schicht (118) auf Seitenwänden des Gate-Stapels (116); und eine Oxidschicht (108) unter der dielektrischen Schicht (118) und über der Trennstruktur (104).
  17. Halbleitervorrichtung (100) nach Anspruch 16, wobei die Oxidschicht (108) auch unter dem Gate-Stapel (116) verläuft.
  18. Halbleitervorrichtung (100) nach Anspruch 16 oder 17, wobei die Oxidschicht (108) zwischen dem Gate-Stapel (116) und dem jeweiligen Kanalbereich (106b) der Finnen (106) angeordnet ist.
  19. Halbleitervorrichtung (100) nach einem der Ansprüche 15 bis 18, die weiterhin ein Kontaktelement (128) aufweist, das über der zweiten Epitaxialschicht (122) angeordnet ist.
  20. Halbleitervorrichtung (100) nach Anspruch 19, wobei das Kontaktelement (128) zumindest über einer Oberseite und einer Seitenfläche der zweiten Epitaxialschicht (122) angeordnet ist.
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