CN109427670B - 周围包裹的外延结构和方法 - Google Patents

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Abstract

一种方法包括形成从衬底延伸的两个鳍，每个鳍具有沟道区和两个源极/漏极(S/D)区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在栅极堆叠件的顶面和侧壁表面上方且在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层；以及对一个或多个介电层实施蚀刻工艺。该蚀刻工艺同时在栅极堆叠件的顶面上方产生聚合物层，导致鳍的S/D区的顶面和侧壁表面暴露，并且栅极堆叠件的大部分侧壁表面仍被一个或多个介电层覆盖。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。本发明实施例涉及周围包裹的外延结构和方法。

Description

周围包裹的外延结构和方法
技术领域
本发明实施例涉及周围包裹的外延结构和方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了一代又一代IC，其中，每一代IC都具有比前一代IC更小且更复杂的电路。在IC发展过程中，功能密度(即，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。
例如，在FINFET制造工艺中，典型的是在它们的源极/漏极(S/D)区中凹进鳍并且在凹进的鳍上方外延生长一些半导体材料作为S/D部件。这种方法有时会引入以下问题。首先，鳍的凹进可能由于其他因素中的蚀刻负载效应而导致凹槽轮廓的变化。凹槽轮廓中的变化有时会导致外延S/D部件中的变化。第二，鳍的凹进有时可能导致内置在鳍的沟道区中的应变弛豫。因此，期望FINFET S/D工程上的改进。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，所述方法包括：形成从衬底延伸的两个鳍，其中，每个鳍具有两个源极/漏极(S/D)区和沟道区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在所述栅极堆叠件的顶面和侧壁表面上方并且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，所述蚀刻工艺同时在所述栅极堆叠件的顶面上方产生聚合物层，导致所述鳍的源极/漏极区的顶面和侧壁表面暴露，并且所述栅极堆叠件的大部分侧壁表面仍被所述一个或多个介电层覆盖；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，所述方法包括：提供器件结构，所述器件结构具有衬底、位于所述衬底上方的隔离结构以及从所述衬底延伸并穿过所述隔离结构的两个鳍，其中，每个所述鳍具有沟道区和两个源极/漏极(S/D)区；在所述隔离结构上方且在所述鳍上方形成栅极堆叠件，所述栅极堆叠件在相应的所述沟道区处接合每个所述鳍；在所述栅极堆叠件的顶面和侧壁表面上方且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，在所述蚀刻工艺期间，产生聚合物材料并且所述聚合物材料沉积在所述栅极堆叠件的顶面上方，所述聚合物材料保护位于所述栅极堆叠件的侧壁表面上的所述一个或多个介电层免受所述蚀刻工艺，其中，通过所述蚀刻工艺去除位于所述鳍的源极/漏极区的顶面和侧壁表面上的所述一个或多个介电层；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，其中，每个所述鳍包括沟道区和两个源极/漏极(S/D)区；栅极堆叠件，在相应的沟道区处接合每个所述鳍；第一外延层，位于所述鳍的源极/漏极区的顶面和侧壁表面上方，其中，两个所述鳍上的所述第一外延层横向合并；以及第二外延层，位于所述第一外延层的顶面和侧壁表面上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2A和图4A是根据一些实施例的中间制造阶段的半导体器件的部分的立体图。
图2B、图3A、图4B、图5A、图6A、图7A、图8、图9、图10A、图11A、图12、图13和图14是根据图1中的方法的实施例的在中间制造阶段中根据一些实施例的沿着图2A和图4A的“A-A”线的图2A和图4A中的半导体器件的部分的截面图。
图2C、图3B、图4C、图5B、图6B、图7B、图10B和图11B是根据图1中的方法的实施例的在中间制造阶段中根据一些实施例的沿着图2A和图4A的“B-B”线的图2A和图4A中的半导体器件的部分的截面图。
图15是根据本发明的各个方面的形成半导体器件的另一方法的流程图。
图16A、图17A、图18A、图19A、图20A是根据图15中的方法的实施例的在中间制造阶段中根据一些实施例的沿着图2A的“A-A”线的图2A中的半导体器件的部分的截面图。
图16B、图17B、图18B、图19B、图20B是根据图15中的方法的实施例的在中间制造阶段中根据一些实施例的沿着图2A的“B-B”线的图2A中的半导体器件的部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件及其形成方法。更特别地，本发明涉及FINFET源极/漏极(S/D)工程。根据本发明的一些方面，不凹进鳍的S/D区，并且在鳍的S/D区的表面上生长外延部件。这提供了保持鳍的沟道区中的应变完整，并提供大的外延部件以便于接触件接合的优势。所提供的主题描述了在栅极形成(包括栅极间隔件形成)工艺和S/D工程期间保持鳍的S/D区大致完整的各种创新方式。
图1示出根据本发明的各个方面的形成半导体器件100的方法10的流程图。方法10仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可以在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换、消除或重排所描述的一些操作。下面结合图2A-图14描述方法10。图2A和图4A是中间制造阶段中的半导体器件100的部分的立体图。图2B、图3A、图4B、图5A、图6A、图7A、图8、图9、图10A、图11A、图12、图13和图14是根据一些实施例的沿着图2A和图4A的“A-A”线的图2A和图4A中的半导体器件的部分的截面图。图2C、图3B、图4C、图5B、图6B、图7B、图10B和图11B是根据一些实施例的沿着图2A和图4A的“B-B”线的图2A和图4A中的半导体器件的部分的截面图。
所提供的半导体器件(或结构或器件结构)100用于说明性的目的并且不必将本发明的实施例限制于任何数量的器件、任何数量的区域、或结构或区域的任何配置。此外，在图2A至图14中所示的器件100可以是在IC或其部分的处理期间制造的中间器件，其中，该中间器件可以包括静态随机存取存储器(SRAM)和/或逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型场效应晶体管(PFET)、n型FET(NFET)、诸如FinFET的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、和互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。
参考图1，在操作12处，方法10(图1)提供(或提供有)半导体器件100。图2A是器件100的立体图。图2B和图2C分别示出沿着图2A中的“A-A”和“B-B”线的器件100的截面图。整体地参考图2A、图2B和图2C，器件100包括衬底102、位于衬底102上方的隔离结构104和从衬底102延伸并穿过隔离结构104的两个鳍106。
在本实施例中衬底102是硅衬底。可选地，衬底102可以包括：诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在另一可选实施例中，衬底102是诸如具有掩埋介电层的绝缘体上半导体(SOI)。在实施例中，衬底102包括用于形成有源器件的诸如p阱和n阱的有源区。
隔离结构104可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，隔离结构104可以是浅沟槽隔离(STI)部件。鳍106可以包括与衬底102大致相同的半导体材料。每个鳍106包括沟道区106b和将沟道区106b夹在中间的两个S/D区106a。
可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍106。光刻工艺可以包括：在衬底102上方形成光刻胶层(抗蚀剂)，将光刻胶曝光于图案，实施曝光后烘焙工艺，以及显影光刻胶以形成包括光刻胶的掩模元件。然后使用掩模元件在衬底102内蚀刻凹槽，从而在衬底102上留下鳍106。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、和/或其他合适的工艺。例如，干蚀刻工艺可以使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。还可以使用双图案化光刻(DPL)工艺形成鳍106。形成鳍106的方法的许多其他实施例可以是合适的。
通过在衬底102中蚀刻沟槽来形成隔离结构104，例如，作为鳍106的形成工艺的部分。然后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构104可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
在操作14处，方法10(图1)在器件100的表面上形成氧化物层108。参考图3A和图3B，在本实施例中，在鳍106的顶面和侧壁表面上方，并且在隔离结构104的顶面上方形成氧化物层108。在可选实施例中，在鳍106的顶面和侧壁表面上，但不在隔离结构104的顶面上形成氧化物层108。可以通过诸如硅的化学氧化、硅的热氧化、硅的臭氧氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)或其他合适的方法的各种方法来形成氧化物层108。氧化物层108可以包括氧化硅或诸如Hf氧化物、Ta氧化物、Ti氧化物、Zr氧化物、Al氧化物或它们的组合的高k氧化物(其介电常数大于氧化硅的介电常数)。氧化物层108可以形成为具有从几埃至几十埃的厚度。
在操作16处，方法10(图1)形成栅极堆叠件116。参考图4A、图4B和图4C，在隔离结构104和鳍106上方设置栅极堆叠件116。特别地，栅极堆叠件116与各个沟道区106b中的鳍106接合。栅极堆叠件116包括栅电极层110、第一硬掩模(HM)层112和第二HM层114。在本实施例中，栅电极层110可以包括多晶硅，并且在栅极替换工艺中由金属栅极替换。HM层112和114均可以包括诸如氮化硅、氧化硅、氮氧化硅(SiON)或碳氮氧化硅(SiOCN)的氧化物或氮化物。在实施例中，操作16包括各种沉积和蚀刻工艺。例如，操作16可以将层110作为毯式层沉积在氧化物108上方，并且依次将层112和114沉积在层110上方。此后，实施光刻工艺以基于栅极布局限定形成蚀刻掩模，并且用蚀刻掩模(或其衍生物)蚀刻层114、112和110以形成栅极堆叠件116。在本实施例中，还用蚀刻掩模(或其衍生物)蚀刻氧化物层108。结果，从鳍106去除除了位于栅极堆叠件116下方之外的氧化物层108。特别地，从鳍106的S/D区106a去除氧化物层108。
在操作18处，方法10(图1)在器件100的表面上形成间隔件层118。间隔件层118可以包括一个或多个介电层。参考图5A和图5B，在栅极堆叠件116的顶面和侧壁表面上、鳍106的顶面和侧壁表面上以及隔离结构104的顶面上形成间隔件层118。间隔件层118可以包括诸如氮化硅、氧化硅、碳化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、其他材料或它们的组合的一种或多种介电材料。可以通过包括化学氧化、热氧化、ALD、CVD和/或其他合适方法的一种或多种方法形成间隔件层118。在实施例中，操作18还可以包括在鳍106的S/D区106a中形成轻掺杂的S/D(LDD)部件。
在操作20处，方法10(图1)将至少在栅极堆叠件116的顶部(图5A和5B)上方沉积聚合物材料115。在实施例中，聚合物材料115可以包括CwHxFyOz聚合物，其中w、x、y和z表示每个化学元素的原子百分比。例如，可以在具有以100至300sccm(标准立方厘米每分钟)的流速的CH3F和氧气的气体混合物、1000-2000W的源功率和5～40mTorr的压力的工艺条件下沉积聚合物材料115。应当注意，由于结构的不平坦的形貌，聚合物材料115不均匀地沉积在器件100的表面上。特别地，栅极堆叠件116的顶面比鳍106的顶面高得多。结果，聚合物材料115在栅极堆叠件116的顶部上比在鳍106的顶部上沉积得更厚。这提供了保护位于栅极堆叠件116的侧壁表面上的间隔件层118免受后续的蚀刻工艺(将要描述)的益处，其中，该蚀刻工艺去除鳍106的S/D区的表面上的间隔件层118。在方法10的实施例中，操作20是可选的并且可以绕过。为了进一步实施该实施例，方法10可以从操作18进行至操作22(待描述)，并且依赖于操作22的特定的同时蚀刻和沉积方案，以保护栅极堆叠件116的侧壁表面上的间隔件层118。
在操作22处，方法10(图1)对器件100实施蚀刻工艺。特别地，调整蚀刻工艺以选择性地去除间隔件层118的材料，而不去除鳍106的材料。在间隔件层118包括氧化物和/或氮化物并且鳍106包括硅的实施例中，调整蚀刻工艺以选择性地蚀刻氧化物和/或氮化物，但不蚀刻(或微量地)硅。应当注意，隔离结构104可设计为具有与间隔件层118的不同的介电材料，即使它们都包括一些氧化物，以避免损坏隔离结构104。还应注意，在一些实施例中，隔离结构104的某些损失是可以接受的。
在实施例中，蚀刻工艺是各向异性的，并且可以用流速为100至300sccm的CH3F和氧气的气体混合物、1000至2000W的源功率和5至40mTorr的压力实施该蚀刻工艺。蚀刻工艺可以可选地或额外地部署其他气体。特别地，蚀刻工艺产生诸如CwHxFyOz聚合物的一种或多种聚合物副产物117(图6A-图6B)，其中，w、x、y和z表示每种化学元素的原子百分比。聚合物副产物117在蚀刻工艺期间同时产生并沉积在器件100的各个表面上方。因为栅极堆叠件116比鳍106高得多，所以栅极堆叠件116的顶部比鳍106的顶部接收更多的聚合物副产物117的沉积物。结果，间隔件层118的位于栅极堆叠件116和残余氧化物层108的侧壁上的部分在蚀刻工艺期间保持大致不变，同时去除间隔层118的位于鳍106的S/D区的表面上的部分。参考图6A和图6B，从栅极堆叠件116的顶部、从S/D区106a中的鳍106的顶面和侧壁表面并且从隔离结构104的顶面去除间隔件层118。但是，保留间隔件层118的位于栅极堆叠件116和剩余氧化物层108的侧壁上的大部分。在一些实施例中，在不影响器件100的性能的情况下，一些剩余的间隔件层118可以保留在隔离结构104的顶面处。操作22可以实施诸如清洁工艺的额外的工艺，以制备鳍106，从而用于后续在鳍上的外延生长。由于不蚀刻鳍106，操作22不会弛豫内置在沟道区106b内的任何应变。在操作22结束时从器件100的顶部去除聚合物副产物117。如果通过操作20已经沉积聚合物材料115，则也通过操作22将其去除。
在操作24处，方法10(图1)在鳍106的S/D区106a上生长一个或多个外延层。参考图7A和图7B，在本实施例中，一个或多个外延层包括第一外延层120和第二外延层122。特别地，在鳍106的S/D区的顶面和侧壁表面上沉积第一外延层120。换言之，第一外延层120包裹在鳍106的S/D区周围。此外，第二外延层122包裹在第一外延层120周围。在图7A所示的实施例中，两个鳍106上的第一外延层120不合并，但是两个鳍106上的第二外延层122横向合并(即彼此接触)。取决于两个鳍106之间的横向距离(沿“x”方向)和对外延生长的控制，第一和第二外延层120和122可以形成为具有不同的合并轮廓。在图8中示出一个实例，其中，第一外延层120和第二外延层122都不与相邻的相应外延部件合并。在图9中示出另一实例，其中，两个鳍106上的第一外延层120横向合并，并且两个鳍106上的第二外延层122也横向合并。为了形成如图9所示的结构，操作24等待直到第一外延层120在第二外延层122生长之前横向合并。
在各个实施例中，第一和第二外延层120和122可以包括相同或不同的半导体材料，诸如硅、锗、硅锗、一种或多种Ⅲ-V材料、化合物半导体或合金半导体。在一个实施例中，鳍106包括硅，并且外延层120和122包括硅锗。外延生长工艺可以是具有硅基前体的LPCVD工艺、选择性外延生长(SEG)工艺或循环沉积和蚀刻(CDE)工艺。例如，可以利用二氯甲硅烷(SiH2Cl2)作为前体通过LPCVD生长硅晶体。作为另一实例，可以使用HCl作为蚀刻气体以及GeH4和H2的气体混合物(在H2中包含约1％至约10％的GeH4)作为沉积气体利用CDE工艺形成硅锗晶体。此外，可以利用诸如硼或铟的一种或多种p型掺杂剂或诸如磷或砷的一种或多种n型掺杂剂原位掺杂(在外延生长工艺期间)或非原位掺杂(在外延生长工艺完成之后)外延层120和122。
此外，操作24可以在外延层122的表面上形成硅化物或锗硅化物。例如，诸如硅化镍或硅化钛的硅化物可以通过以下步骤形成：通过在外延部件122上方沉积金属层，退火金属层，从而使得金属层与外延部件122中的硅反应以形成金属硅化物，并且然后去除未反应的金属层。在可选实施例中，操作24不形成硅化物，并且方法10在蚀刻接触孔之后形成硅化物，如下所述。
在操作26处，方法10(图1)在外延层122上形成一个或多个接触部件。操作26可以包括各种工艺，诸如在外延层122和栅极堆叠件116上方形成介电层(例如，层间介电(ILD)层)，穿过介电层蚀刻接触孔，以暴露外延层122，以及在接触孔中沉积一种或多种导电层以形成接触部件。在下面进一步描述这些工艺。
参考10A和图10B，沉积介电层124以覆盖外延层120和122以及栅极堆叠件116和间隔件层118。介电层124可以包括诸如原硅酸四乙酯(TEOS)氧化物、掺杂或未掺杂的硅酸盐玻璃、熔融石英玻璃(FSG)和/或其他合适的介电材料的材料。可以通过PECVD工艺、可流动CVD(FCVD)或其他合适的沉积技术来沉积介电层124。在沉积介电层124之后，操作26可以实施化学机械平坦化(CMP)工艺，以平坦化介电层124的顶面并暴露HM层114。在一些实施例中，在介电层124下方沉积具有诸如氮化硅的介电材料的接触蚀刻停止层(未示出)。
参考图11A和图11B，操作26在介电层124内蚀刻接触孔以暴露外延层122，并后续在接触孔中沉积一个或多个导电层以形成S/D接触部件128。S/D接触部件128可以包括阻挡层和位于阻挡层上方的金属填充层。阻挡层可以包括诸如TaN或TiN的导电氮化物，并且金属填充层可以包括铝(Al)、钨(W)、铜(Cu)、钴(Co)、它们的组合或其他合适的材料。可以通过PVD、CVD、镀或其他合适的方法形成阻挡层和金属填充层中的每个。在实施例中，可以在阻挡层下方形成硅化物或锗硅化物。
仍参考图11A和图11B，在本实施例中，操作26还用最终栅极结构126替换栅极堆叠件116。应当注意，可以以任何顺序制造S/D接触部件128和栅极结构126。在实施例中，操作26实施一个或多个蚀刻工艺以去除栅极堆叠件116(包括HM层114、HM层112和栅电极层110)，从而在间隔件层118之间形成沟槽。后续地，操作26将栅极结构126沉积到沟槽中。栅极结构126可以包括n型功函数层或p型功函数层和金属填充层。例如，n型功函数层可以包括诸如钛、铝、碳化钽、碳氮化钽、氮硅化钽或它们的组合的具有足够低的有效功函数的金属。例如，p型功函数层可以包括诸如氮化钛、氮化钽、钌、钼、钨、铂或它们的组合的具有足够大的有效功函数的金属。例如，金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺形成金属填充层。在图11B所示的实施例中，氧化物层108不被去除并且可以用作栅极介电层。在可选实施例中，氧化物层108被去除并且可以用诸如氧化铪、氧化锆、氧化镧、氧化钛、氧化钇和钛酸锶的高k栅极介电层替换。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成高k栅极介电层。
在图11A所示的实施例中，在外延层122的顶面和侧壁表面上沉积S/D接触部件128。换言之，S/D接触部件128包裹在外延层122周围。这有利地提供了增加的接触面积和降低的接触电阻。图12示出其中S/D接触部件128主要沉积在外延层122的顶面上的可选实施例。图13和图14示出了器件100的一些可选实施例。参考图13，外延层120和122不与相邻的鳍106上的相应外延部件合并，并且S/D接触部件128包裹在每个外延层122的周围。参考图14，相邻鳍106上的外延层120合并，外延层122也合并。S/D接触部件128包裹在合并的外延层122周围。
在操作28处，方法10(图1)可以实施进一步的处理以形成最终器件。例如，方法10可以在介电层124的顶部形成一个或多个介电层，分别在S/D接触部件128和栅极结构126上方形成S/D接触插塞(通孔)和栅极接触插塞(通孔)，并形成金属互连件以连接各个晶体管的端子以形成IC。
图15示出根据本发明的各个方面形成半导体器件100的实施例的另一方法50的流程图。方法50的一些方面与方法10相同，并且将在下文简要讨论。方法50的其他方面与方法10不同，并且将更详细地描述。
在操作52处，方法50(图15)提供或提供为具有衬底102、隔离结构104和两个鳍106的结构(器件100)。该操作与上文参考图1、图2A、图2B和图2C所讨论的操作12相同。
在操作54处，方法50(图15)在器件100的表面上形成氧化物层108。该操作与上文参考图1、图3A和图3B所讨论的操作14相同。
在操作56处，方法50(图15)在氧化物层108上方形成栅极堆叠件116，并且接合相应沟道区中的鳍106。与方法10的操作16不同，操作56不去除氧化物层108。参考图16A和图16B，在鳍106的顶面和侧壁表面上并且在隔离结构104的顶面上保留氧化物层108。操作56的其他方面与操作16相同，包括沉积栅电极层110、HM层112和HM层114的毯式层，以及实施光刻工艺和一个或多个蚀刻工艺以形成栅极堆叠件116。
在操作58处，方法50(图15)对栅极堆叠件116和氧化物层108实施一个或多个表面处理工艺。表面处理工艺被设计成使得栅极堆叠件116的表面和氧化物层108的表面相对于介电材料(例如，氮化硅)具有不同的接合选择性。特别地，在处理之后，在栅极堆叠件116的表面上方比在氧化物层108的表面上方更容易沉积介电材料。在实施例中，栅电极层110包括多晶硅，HM层112包括氮化物，并且HM层114包含氧化物。为了进一步的本实施例，表面处理工艺被设计成使得栅电极层110和HM层112的表面比氧化物层108和HM层114的表面更能够与介电材料接合。
在实施例中，表面处理工艺包括将湿化学品(例如，清洁溶液)施加到栅极堆叠件116和氧化物层108的表面。例如，湿化学品可以包括稀释的氢氟酸(DHF)酸、SPM(通常以1:4的H2SO4:H2O2混合物，)、SC1溶液(通常以1:1:5的NH4OH:H2O2:H2O混合物)、SC2(通常以1:1:5的HCl:H2O2:H2O混合物，)和DIW(去离子水)。
在实施例中，表面处理工艺包括将干化学清洁工艺(例如，“Siconi”技术)应用到栅极堆叠件116和氧化物层108的表面。
在实施例中，表面处理工艺包括将有机单层施加到栅极堆叠件116和氧化物层108的表面。例如，有机单层可以包括CnH2n+1SiCl3或聚(甲基丙烯酸甲酯)(PMMA)。例如，可以将PMMA旋涂在栅极堆叠件116和氧化物层108的表面上，然后将其扩散到表面中。
在实施例中，表面处理工艺包括将等离子体施加到栅极堆叠件116和氧化物层108的表面。例如，等离子体可以使用气体流速为5至100sccm、温度为10至300℃的CxFy、CxHyFz、CHx(例如烯烃、炔烃)或其他合适的气体。
在实施例中，表面处理工艺包括将一种或多种离子种类注入到栅极堆叠件116和氧化物层108的表面中。例如，离子种类可以包括砷离子、铝离子、硼离子、磷离子和其他合适的离子中的一种或多种。
在操作60处，方法50(图15)沉积间隔件层118。参考图17A和图17B，在该实施例中，栅电极层110包括多晶硅，HM层112包括氮化物，并且HM层114包括氧化物，因此在栅电极层110和HM层112的处理表面上沉积间隔件层118，但不(或微量地)在氧化物层108和HM层114上沉积。在实施例中，间隔件层118包括诸如氮化硅、氮氧化硅和碳氮氧化硅的氮化物。在HM层112包括氧化物的实施例中，不在HM层112上沉积间隔件层118。
在操作62处，方法50(图15)从鳍106的S/D区106a去除氧化物层108。参考图18A和图18B，从鳍106的顶面和侧壁表面以及隔离结构104的顶面去除氧化物层108，除了位于栅极堆叠件116和间隔件层118下方的氧化物层108之外。在栅极堆叠件116和间隔件层118的下方保留氧化物层108的部分。操作62可以使用干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻工艺。调整蚀刻工艺以选择性地去除氧化物层108，而不(或微量地)蚀刻鳍106、隔离结构104、栅极堆叠件116和间隔件层118。操作62可以进一步实施清洁工艺以制备S/D区106a，从而用于后续在其上的外延生长。
在操作64处，方法50(图15)在S/D区106a上生长一个或多个外延层。参考图19A和图19B，第一外延层120生长为包裹在S/D区106a周围，并且生长第二外延层122以包裹在第一外延层120周围。操作64的各个方面与上文参考图1、图7A、图7B、图8和图9所讨论的操作24相同。
在操作66处，方法50(图15)在外延层122上方形成接触部件。参考图20A和图20B，接触部件128形成为包裹在外延层122周围，并且栅极结构126替换栅极堆叠件116。操作66的各个方面与上文参考图1、图10A、图10B、图11A、图11B、图12、图13和图14所讨论的操作26相同。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，本发明的实施例提供了从鳍的S/D区去除间隔件层，而不从栅极堆叠件的侧壁去除间隔件层的方法。这些方法制备了鳍，从而用于在其上生长外延层。此外，所提供的方法在鳍上生长外延层，而不凹进鳍，这有利地保持内置在鳍的沟道中的应变。此外，由于鳍在S/D工程工艺期间保持大致完整，所以在其上生长的外延层在晶圆上的大面积上是大致均匀的。
在一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括形成从衬底延伸的两个鳍，每个鳍具有沟道区和两个源极/漏极(S/D)区；在相应的沟道区处形成接合每个鳍的栅极堆叠件；在栅极堆叠件的顶面和侧壁表面上方并且在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层；以及对一个或多个介电层实施蚀刻工艺，其中，蚀刻工艺在栅极堆叠件的顶面上方同时产生聚合物层，导致暴露鳍的S/D区的顶面和侧壁表面，并且栅极堆叠件的大部分侧壁表面仍被一个或多个介电层覆盖。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。
在实施例中，该方法还包括形成与一个或多个外延层的顶面和侧壁表面电接触的接触部件。在另一实施例中，该方法还包括在形成栅极堆叠件之前在衬底上且在两个鳍之间形成隔离结构，其中，在隔离结构上方形成栅极堆叠件。
在该方法的实施例中，调整蚀刻工艺以选择性地去除位于鳍的S/D区上方的一个或多个介电层，而大致不蚀刻鳍。
在该方法的另一实施例中，生长一个或多个外延层包括生长与鳍的每个S/D区的顶面和侧壁表面直接接触的第一外延层；并且在两个鳍上的第一外延层横向合并之后，生长与第一外延层直接接触的第二外延层。
在该方法的另一实施例中，生长一个或多个外延层包括生长与鳍的每个S/D区的顶面和侧壁表面直接接触的第一外延层；并且在两个鳍上的第一外延层横向合并之前，生长与第一外延层直接接触的第二外延层。在另一实施例中，两个鳍上的第二外延层合并。
在另一示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括提供具有衬底、位于衬底上方的隔离结构以及从衬底延伸并穿过隔离结构的两个鳍的器件结构，其中，每个鳍具有沟道区和两个源极/漏极(S/D)区。该方法还包括在隔离结构上方且在鳍上方形成栅极堆叠件，栅极堆叠件在相应沟道区处接合每个鳍；以及在栅极堆叠件的顶面和侧壁表面上方并且在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层。该方法还包括对一个或多个介电层实施蚀刻工艺，其中，在蚀刻工艺期间，产生聚合物材料并且在栅极堆叠件的顶面上方沉积聚合物材料，聚合材料保护栅极堆叠件的侧壁表面上的一个或多个介电层免受蚀刻工艺，其中，通过蚀刻工艺去除位于鳍的S/D区的顶面和侧壁表面上的一个或多个介电层。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。
在该方法的实施例中，栅极堆叠件包括多晶硅，鳍包括硅，并且一个或多个介电层包括氮化物。在另一实施例中，蚀刻工艺是各向异性的，并被调整以选择性地去除氮化物而不是硅。
在该方法的另一实施例中，鳍和一个或多个外延层包括不同的半导体材料。在另一实施例中，鳍包括硅，并且一个或多个外延层包括硅锗。
在该方法的又一实施例中，一个或多个外延层包括第一外延层和第二外延层，并且其中，两个鳍上的一个或多个外延层合并成一个外延部件。
在实施例中，该方法还包括在一个或多个外延层上方形成接触部件。
在另一示例性方面中，本发明涉及一种半导体器件。该器件包括衬底；位于衬底上方的隔离结构；以及从衬底延伸并穿过隔离结构的两个鳍，其中，每个鳍包括沟道区和两个源极/漏极(S/D)区。该器件还包括在相应的沟道区处与每个鳍接合的栅极堆叠件；位于鳍的S/D区的顶面和侧壁表面上方的第一外延层，其中，两个鳍上的第一外延层横向合并；以及位于第一外延层的顶面和侧壁表面上方的第二外延层。
在实施例中，该器件还包括位于栅极堆叠件的侧壁上的介电层；以及位于介电层下方且位于隔离结构上方的氧化物层。在另一实施例中，氧化物层也延伸到栅极堆叠件下方。在可选实施例中，在栅极堆叠件和鳍的相应沟道区之间设置氧化物层。
在另一实施例中，该器件还包括设置在第二外延层上方的接触部件。在另一实施例中，在第二外延层的至少顶面和侧壁表面上方设置接触部件。
在一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括提供具有衬底、位于衬底上方的隔离结构以及从衬底延伸并穿过隔离结构的两个鳍的器件结构，其中，每个鳍具有沟道区和两个源极/漏极(S/D)区。该方法还包括在鳍的顶面和侧壁表面上方且在隔离结构上方沉积第一介电层；在第一介电层上方形成栅极堆叠件并且栅极堆叠件在相应的沟道区处接合每个鳍；以及处理栅极堆叠件和第一介电层的表面，从而使得当沉积第二介电层时，可以更选择性地沉积到栅极堆叠件的表面而不是第一介电层的表面。该方法还包括在处理步骤之后沉积第二介电层。该方法还包括蚀刻第一介电层以暴露鳍的S/D区。
在实施例中，该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。
在该方法的实施例中，在栅极堆叠件和第二介电层下方保留第一介电层的部分。在该方法的另一实施例中，栅极堆叠件包括多晶硅，第一介电层包括氧化物，第二介电层包括硅和氮。
在另一示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括提供具有衬底、位于衬底上方的隔离结构以及从衬底延伸并穿过隔离结构的两个鳍的器件结构，其中，每个鳍包括沟道区和两个源极/漏极(D)区和。该方法还包括在鳍的顶面和侧壁表面上方且在隔离结构上方沉积第一介电层；在第一介电层上方形成栅极堆叠件并且栅极堆叠件在相应的沟道区处接合每个鳍；以及实施选择性间隔件沉积工艺，其中，选择性间隔件沉积工艺在栅极堆叠件的侧壁表面上方但不在鳍的S/D区上方形成第二介电层。该方法还包括蚀刻第一介电层以暴露鳍的S/D区。
在实施例中，在实施选择性间隔件沉积工艺之前，该方法还包括对栅极堆叠件和第一介电层实施表面处理工艺，使得相比于接合第一介电层的表面，第二介电层可以更容易接合栅极堆叠件的侧壁表面。在实施例中，表面处理工艺包括用湿化学品处理栅极堆叠件和第一介电层。在可选实施例中，表面处理工艺包括将一个或多个离子种类注入到栅极堆叠件的侧壁表面和第一介电层的表面中。在又一实施例中，表面处理工艺包括等离子体处理工艺。在另一实施例中，表面处理工艺包括用有机材料处理栅极堆叠件的侧壁表面和第一介电层的表面。
在另一示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括提供具有衬底、位于衬底上方的隔离结构、从衬底延伸并穿过隔离结构的两个鳍以及栅极堆叠件的器件结构，其中，每个鳍包括沟道区和两个源极/漏极(S/D)区，并且栅极堆叠件在相应的沟道区处接合每个鳍。该方法还包括在栅极堆叠件的顶面和侧壁表面上方以及在鳍的S/D区的顶面和侧壁表面上方沉积一个或多个介电层；以及在一个或多个介电层上方沉积聚合物材料，其中，在栅极堆叠件的顶面上方沉积的聚合物材料比在鳍的S/D区的顶面上方沉积的更厚。该方法还包括对器件结构实施蚀刻工艺，从而从鳍的S/D区的顶面和侧壁表面去除一个或多个介电层。该方法还包括在鳍的S/D区的顶面和侧壁表面上方生长一个或多个外延层。
在该方法的实施例中，栅极堆叠件包括多晶硅，鳍包括硅，并且一个或多个介电层包括氮化物。在另一实施例中，调整蚀刻工艺以选择性地去除氮化物而不去除硅。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，所述方法包括：形成从衬底延伸的两个鳍，其中，每个鳍具有两个源极/漏极(S/D)区和沟道区；形成在相应的沟道区处接合每个鳍的栅极堆叠件；在所述栅极堆叠件的顶面和侧壁表面上方并且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，所述蚀刻工艺同时在所述栅极堆叠件的顶面上方产生聚合物层，导致所述鳍的源极/漏极区的顶面和侧壁表面暴露，并且所述栅极堆叠件的大部分侧壁表面仍被所述一个或多个介电层覆盖；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
在上述方法中，调整所述蚀刻工艺以选择性地去除位于所述鳍的源极/漏极区上方的所述一个或多个介电层，而不蚀刻所述鳍。
在上述方法中，还包括：形成与所述一个或多个外延层的顶面和侧壁表面电接触的接触部件。
在上述方法中，生长所述一个或多个外延层包括：生长与所述鳍的每个源极/漏极区的顶面和侧壁表面直接接触的第一外延层；以及在位于两个所述鳍上的所述第一外延层横向合并之后，生长与所述第一外延层直接接触的第二外延层。
在上述方法中，生长所述一个或多个外延层包括：生长与所述鳍的每个源极/漏极区的顶面和侧壁表面直接接触的第一外延层；以及在两个所述鳍上的所述第一外延层横向合并之前，生长与所述第一外延层直接接触的第二外延层。
在上述方法中，两个所述鳍上的所述第二外延层合并。
在上述方法中，还包括：在形成所述栅极堆叠件之前，在所述衬底上方且在两个所述鳍之间形成隔离结构，其中，在所述隔离结构上方形成所述栅极堆叠件。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，所述方法包括：提供器件结构，所述器件结构具有衬底、位于所述衬底上方的隔离结构以及从所述衬底延伸并穿过所述隔离结构的两个鳍，其中，每个所述鳍具有沟道区和两个源极/漏极(S/D)区；在所述隔离结构上方且在所述鳍上方形成栅极堆叠件，所述栅极堆叠件在相应的所述沟道区处接合每个所述鳍；在所述栅极堆叠件的顶面和侧壁表面上方且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；对所述一个或多个介电层实施蚀刻工艺，其中，在所述蚀刻工艺期间，产生聚合物材料并且所述聚合物材料沉积在所述栅极堆叠件的顶面上方，所述聚合物材料保护位于所述栅极堆叠件的侧壁表面上的所述一个或多个介电层免受所述蚀刻工艺，其中，通过所述蚀刻工艺去除位于所述鳍的源极/漏极区的顶面和侧壁表面上的所述一个或多个介电层；以及在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
在上述方法中，所述栅极堆叠件包括多晶硅，所述鳍包括硅，并且所述一个或多个介电层包括氮化物。
在上述方法中，所述蚀刻工艺是各向异性的，并且被调整以选择性地去除氮化物而不是硅。
在上述方法中，所述鳍和所述一个或多个外延层包括不同的半导体材料。
在上述方法中，所述鳍包括硅，并且所述一个或多个外延层包括硅锗。
在上述方法中，所述一个或多个外延层包括第一外延层和第二外延层，并且其中，两个所述鳍上的所述一个或多个外延层合并成一个外延部件。
在上述方法中，还包括：在所述一个或多个外延层上方形成接触部件。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；隔离结构，位于所述衬底上方；两个鳍，从所述衬底延伸并穿过所述隔离结构，其中，每个所述鳍包括沟道区和两个源极/漏极(S/D)区；栅极堆叠件，在相应的沟道区处接合每个所述鳍；第一外延层，位于所述鳍的源极/漏极区的顶面和侧壁表面上方，其中，两个所述鳍上的所述第一外延层横向合并；以及第二外延层，位于所述第一外延层的顶面和侧壁表面上方。
在上述半导体器件中，还包括：介电层，位于所述栅极堆叠件的侧壁上；以及氧化物层，位于所述介电层下方且位于所述隔离结构上方。
在上述半导体器件中，所述氧化物层还延伸至所述栅极堆叠件下面。
在上述半导体器件中，所述氧化物层设置在所述栅极堆叠件和所述鳍的相应沟道区之间。
在上述半导体器件中，还包括：接触部件，设置在所述第二外延层上方。
在上述半导体器件中，所述接触部件至少设置在所述第二外延层的顶面和侧面上方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，所述方法包括：
形成从衬底延伸的两个鳍，其中，每个鳍具有两个源极/漏极(S/D)区和沟道区；
形成在相应的沟道区处接合每个鳍的栅极堆叠件；
在所述栅极堆叠件的顶面和侧壁表面上方并且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；
对所述一个或多个介电层实施蚀刻工艺，其中，所述蚀刻工艺同时在所述栅极堆叠件的顶面上方产生聚合物层，导致所述鳍的源极/漏极区的顶面和侧壁表面暴露，并且所述栅极堆叠件的大部分侧壁表面仍被所述一个或多个介电层覆盖；以及
在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
2.根据权利要求1所述的方法，其中，调整所述蚀刻工艺以选择性地去除位于所述鳍的源极/漏极区上方的所述一个或多个介电层，而不蚀刻所述鳍。
3.根据权利要求1所述的方法，还包括：
形成与所述一个或多个外延层的顶面和侧壁表面电接触的接触部件。
4.根据权利要求1所述的方法，其中，生长所述一个或多个外延层包括：
生长与所述鳍的每个源极/漏极区的顶面和侧壁表面直接接触的第一外延层；以及
在位于两个所述鳍上的所述第一外延层横向合并之后，生长与所述第一外延层直接接触的第二外延层。
5.根据权利要求1所述的方法，其中，生长所述一个或多个外延层包括：
生长与所述鳍的每个源极/漏极区的顶面和侧壁表面直接接触的第一外延层；以及
在两个所述鳍上的所述第一外延层横向合并之前，生长与所述第一外延层直接接触的第二外延层。
6.根据权利要求5所述的方法，其中，两个所述鳍上的所述第二外延层合并。
7.根据权利要求1所述的方法，还包括：
在形成所述栅极堆叠件之前，在所述衬底上方且在两个所述鳍之间形成隔离结构，其中，在所述隔离结构上方形成所述栅极堆叠件。
8.一种形成半导体器件的方法，所述方法包括：
提供器件结构，所述器件结构具有衬底、位于所述衬底上方的隔离结构以及从所述衬底延伸并穿过所述隔离结构的两个鳍，其中，每个所述鳍具有沟道区和两个源极/漏极(S/D)区；
在所述隔离结构上方且在所述鳍上方形成栅极堆叠件，所述栅极堆叠件在相应的所述沟道区处接合每个所述鳍；
在所述栅极堆叠件的顶面和侧壁表面上方且在所述鳍的源极/漏极区的顶面和侧壁表面上方沉积一个或多个介电层；
对所述一个或多个介电层实施蚀刻工艺，其中，在所述蚀刻工艺期间，产生聚合物材料并且所述聚合物材料沉积在所述栅极堆叠件的顶面上方，所述聚合物材料保护位于所述栅极堆叠件的侧壁表面上的所述一个或多个介电层免受所述蚀刻工艺，其中，通过所述蚀刻工艺去除位于所述鳍的源极/漏极区的顶面和侧壁表面上的所述一个或多个介电层；以及
在所述鳍的源极/漏极区的顶面和侧壁表面上方生长一个或多个外延层。
9.根据权利要求8所述的方法，其中，所述栅极堆叠件包括多晶硅，所述鳍包括硅，并且所述一个或多个介电层包括氮化物。
10.根据权利要求9所述的方法，其中，所述蚀刻工艺是各向异性的，并且被调整以选择性地去除氮化物而不是硅。
11.根据权利要求8所述的方法，其中，所述鳍和所述一个或多个外延层包括不同的半导体材料。
12.根据权利要求11所述的方法，其中，所述鳍包括硅，并且所述一个或多个外延层包括硅锗。
13.根据权利要求8所述的方法，其中，所述一个或多个外延层包括第一外延层和第二外延层，并且其中，两个所述鳍上的所述一个或多个外延层合并成一个外延部件。
14.根据权利要求8所述的方法，还包括：
在所述一个或多个外延层上方形成接触部件。
15.一种半导体器件，包括：
衬底；
隔离结构，位于所述衬底上方；
两个鳍，从所述衬底延伸并穿过所述隔离结构，其中，每个所述鳍包括沟道区和两个源极/漏极(S/D)区；
栅极堆叠件，在相应的沟道区处接合每个所述鳍；
第一外延层，位于所述鳍的源极/漏极区的顶面和侧壁表面上方，其中，两个所述鳍上的所述第一外延层横向合并；以及
第二外延层，位于所述第一外延层的顶面和侧壁表面上方，其中，所述第二外延层的部分在所述第一外延层的在所述两个鳍之间的底面的下方。
16.根据权利要求15所述的半导体器件，还包括：
介电层，位于所述栅极堆叠件的侧壁上；以及
氧化物层，位于所述介电层下方且位于所述隔离结构上方。
17.根据权利要求16所述的半导体器件，其中，所述氧化物层还延伸至所述栅极堆叠件下面。
18.根据权利要求16所述的半导体器件，其中，所述氧化物层设置在所述栅极堆叠件和所述鳍的相应沟道区之间。
19.根据权利要求15所述的半导体器件，还包括：
接触部件，设置在所述第二外延层上方。
20.根据权利要求19所述的半导体器件，其中，所述接触部件至少设置在所述第二外延层的顶面和侧面上方。
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