TWI720260B - 半導體元件及其形成方法 - Google Patents

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Abstract

本發明實施例提供半導體元件之形成方法，形成從基板延伸的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域；形成閘極堆疊於個別之通道區域接合每一鰭片；沉積一或多層介電層於閘極堆疊的頂表面及側壁表面之上與鰭片之源極/汲極區域的頂表面及側壁表面之上；進行蝕刻製程於一或多層介電層上。蝕刻製程同時產生聚合物層於閘極堆疊之頂表面之上，導致露出鰭片之源極/汲極區域的頂表面及側壁表面，且該閘極堆疊的側壁表面之大部分仍然被一或多層介電層覆蓋。半導體元件之形成方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域的頂表面及側壁表面之上。

Description

半導體元件及其形成方法
本發明實施例係有關於半導體元件及其製造方法，且特別有關於在鰭狀場效電晶體源極/汲極的結構及其製造方法。
半導體積體電路(integrated circuit，IC)工業經歷了指數性的成長。積體電路材料及設計的技術進步產生了積體電路世代，其中每一世代具有比上一世代更小且更複雜的電路。在積體電路演進的進程中，功能密度(亦即每一晶片面積中的內連元件數目)普遍增加了，此時幾何尺寸(亦即使用製造製程所能創造的最小組件(或線))已縮小。這樣尺寸微縮化的製程普遍提供了好處，已增加生產效率並降低相關成本。如此尺寸微縮化亦增加了積體電路製程與製造的複雜度，為實現這樣的進展，積體電路製程與製造亦需要相似的發展。
例如，在製造鰭狀場效電晶體製程中，通常凹蝕鰭片的源極/汲極(S/D)區域，並磊晶成長一些半導體材料於凹蝕的鰭片之上以作為源極/汲極特徵。這樣的方法有時引起下列問題。第一，凹蝕鰭片可能因蝕刻負載效應(loading effects)等因素引起凹蝕輪廓變異。凹蝕輪廓變異有時導致磊晶源極/汲極特徵變異。第二，凹蝕鰭片可能有時導致內置於鰭片通道 區域的應變鬆弛(relaxation)。因此，需要改善鰭狀場效電晶體源極/汲極工程。
根據本發明實施例之一方面，半導體元件的形成方法包括形成從基板延伸的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域；形成閘極堆疊於個別之通道區域接合每一鰭片；沉積一或多層介電層於閘極堆疊的頂表面及側壁表面之上與鰭片之源極/汲極區域的頂表面及側壁表面之上；進行蝕刻製程於一或多層介電層上。其中蝕刻製程同時產生聚合物層於閘極堆疊之頂表面之上，導致露出鰭片之源極/汲極區域的頂表面及側壁表面，且閘極堆疊的側壁表面之大部分仍然被一或多層介電層覆蓋。此方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域的頂表面及側壁表面之上。
根據本發明實施例之另一方面，半導體元件的形成方法包括提供提供元件結構，其具有基板，基板之上的隔離結構，及從基板延伸並穿過隔離結構的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域；此方法更包括形成閘極堆疊於隔離結構之上及鰭片之上，閘極堆疊於個別之通道區域接合每一鰭片；沉積一或多層介電層於閘極堆疊之頂表面及側壁表面之上及鰭片之源極/汲極區域的頂表面及側壁表面之上。此方法更包括進行蝕刻製程於一或多層介電層，其中產生聚合材料並於蝕刻製程中沉積於閘極堆疊之頂表面之上，聚合材料於蝕刻製程中保護閘極堆疊之側壁表面上的一或多層介電層，其中蝕刻製程移除鰭片之源極/汲極區域的頂表面及側壁表面 上的一或多層介電層。此方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域的頂表面及側壁表面之上。
根據本發明實施例之又一方面，半導體元件包括基板；隔離結構，位於基板之上；及二鰭片，從基板延伸並穿過隔離結構，其中每一鰭片包括二源極/汲極(S/D)區域及通道區域。此元件更包括閘極堆疊，於個別之通道區域接合每一鰭片；第一磊晶層，位於鰭片之源極/汲極區域的頂表面及側壁表面之上，其中二鰭片上的第一磊晶層橫向合併；以及第二磊晶層，位於第一磊晶層的頂表面及側壁表面之上。
50:方法
52、54、56、58、60、62、64、66、68:操作
100:元件
102:基板
104:隔離結構
106:鰭片
106a:源極/汲極區域
106b:通道區域
108:氧化層
110:閘極電極層
112、114:硬罩幕層
115:聚合材料
116:閘極堆疊
117:聚合副產物
118:間隔物層
120、122:磊晶層
124:介電層
126:閘極結構
128:源極/汲極接點特徵
AA、BB:線
X、Y、Z:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據本發明實施例不同方面繪示出形成半導體元件之方法的流程圖。
第2A及4A圖係根據一些實施例繪示出半導體元件於中間製造階段的部分透視圖。
第2B、3A、4B、5A、6A、7A、8、9、10A、11A、12、13、及14圖係根據一些實施例繪示出第2A及4A圖中半導體元件於根據第1圖中方法實施例於中間製造階段中沿著第2A及4A圖的「A-A」線之部分剖面圖。
第2C、3B、4C、5B、6B、7B、10B、及11B圖係根據一些實施例繪示出第2A及4A圖中半導體元件於根據第1圖中方法 實施例於中間製造階段中沿著第2A及4A圖的「B-B」線之部分剖面圖。
第15圖係根據本發明實施例不同方面繪示出形成半導體元件另一方法的流程圖。
第16A、17A、18A、19A、及20A圖係根據一些實施例繪示出第2A圖中半導體元件於根據第15圖中方法實施例於中間製造階段中沿著第2A圖的「A-A」線之部分剖面圖。
第16B、17B、18B、19B、及20B圖係根據一些實施例繪示出第2A圖中半導體元件於根據第15圖中方法實施例於中間製造階段中沿著第2A圖的「B-B」線之部分剖面圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些) 元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明實施例一般關於半導體元件及其形成方法。更具體地說，本發明實施例關於鰭狀場效電晶體源極/汲極(S/D)工程。根據本發明實施例的一些方面，鰭片的源極/汲極區域未被凹蝕，且磊晶特徵成長於鰭片的源極/汲極區域之表面上。這提供了保持完整鰭片通道區域應變，並提供大磊晶特徵使接點容易接合的好處。提供的主題描述了各種創新的方式，使在形成閘極製程(包括形成閘極間隔物)及源極/汲極工程中保持鰭片的源極/汲極區域大抵完整。
第1圖係根據本發明實施例不同方面繪示出形成半導體元件100之方法10的流程圖。方法10僅為一示例，且並不意圖限制本發明實施例超出申請專利範圍明確陳述的內容。額外的操作可於方法10之前、之中、及之後提供，且於此方法的其他實施例中，一些所述的操作可被取代、刪除、或移動。下述的方法10與第2A-14圖結合。第2A及4A圖係半導體元件100於中間製造階段的部分透視圖。第2B、3A、4B、5A、6A、7A、8、9、10A、11A、12、13、及14圖係根據一些實施例繪示出第2A及4A圖中半導體元件沿著第2A及4A圖的「A-A」線之部分剖面圖。第2C、3B、4C、5B、6B、7B、10B、及11B圖係根據一些實施例繪示出第2A及4A圖中半導體元件沿著第2A 及4A圖的「B-B」線之部分剖面圖。
半導體元件(或結構，或元件結構)100係提供以說明使用，且不必然限制本發明實施例為任何元件數目，任何區域數目，或任何結構或區域之組態。此外，第2-14圖所繪示的半導體元件100可為積體電路製程中製造的中間元件，或其中一部分，可包括靜態隨機存取記憶體(static random access memory，SRAM)及/或邏輯電路、被動元件例如電阻、電容、及電感、及主動元件例如p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、多閘極場效電晶體例如鰭狀場效電晶體(FINFETs)、金屬氧化物半導體場效電晶體(MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元、及上述之組合。
參見第1圖，在操作12中，方法10(第1圖)提供(或具有)半導體元件100。第2A圖繪示出元件100的透視圖。第2B及2C圖分別繪示出元件100沿著第2A圖中「A-A」及「B-B」線的剖面圖。共同參見第2A、2B、及2C圖，元件100包括基板102，基板102之上的隔離結構104，及從基板102延伸並穿過隔離結構104的兩鰭片106。
在本實施例中，基板102為矽基板。或者，基板102可包括其他元素半導體，例如鍺；化合物半導體包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、 或上述之組合。在另一個選擇中，基板102為半導體覆絕緣體(semiconductor-on-insulator，SOI)，例如具有埋藏介電層。在一些實施例中，基板102包括形成主動元件的主動區域例如p型井區及n型井區。
隔離結構104可包括氧化矽、氮化矽、氮氧化矽、氟矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料、及/或其他適合的絕緣材料。在一些實施例中，隔離結構104可為淺溝槽隔離(shallow trench isolation，STI)特徵。鰭片106可包括與基板102大抵相同的半導體材料。每一鰭片106包括通道區域106b及夾住通道區域106b的兩源極/汲極區域106a。
可使用合適的製程包括光微影及蝕刻製程製造鰭片106。光微影製程可包括形成光阻層(抗蝕劑)覆蓋於基板102之上，曝光光阻至一圖案，進行曝光後烘烤製程，並顯影光阻以形成包括光阻的罩幕元件。此罩幕元件接著用以蝕刻基板102，將鰭片106留在基板102上。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching，RIE)、及/或其他適合的製程。舉例來說，乾蝕刻製程可以含氧氣體、含氟氣體(例如CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如HBr及/或CHBR3)、含碘氣體、其他適合的氣體及/或電漿、及/或上述之組合實施。舉例來說，濕蝕刻製程可包括在稀氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(potassium hydroxide，KOH)溶液、氨水(ammonia)、含氫氟酸(hydrofluoric acid，HF)溶液、硝酸(nitric acid，HNO3)、及/或醋酸(acetic acid，CH3COOH)、或其他適合的濕蝕刻劑中蝕刻。鰭片106亦可使用雙重曝光微影(double-patterning lithography，DPL)製程形成。眾多其他形成鰭片106方法的實施例可能是合適的。
隔離結構104可於基板102中蝕刻溝槽形成，例如形成鰭片106之製程的一部分。可接著以隔離材料填充溝槽，接著為化學機械平坦化(chemical mechanical planarization，CMP)製程。其他可能的隔離結構例如場氧化物(field oxide)，矽局部氧化(Local Oxidation of Silicon，LOCOS)，及/或其他適合的結構。隔離結構104可包括多層結構，例如具有一或多層熱氧化物襯層。
在操作14中，方法10(第1圖)於元件100表面上形成氧化層108。參見第3A及3B圖，在本實施例中，氧化層108形成於鰭片106之頂表面及側壁表面上及隔離結構104之頂表面上。在另一實施例中，氧化層108形成於鰭片106之頂表面及側壁表面上，而非隔離結構104的頂表面上。氧化層108可以不同方法例如化學氧化矽、熱氧化矽、臭氧氧化矽、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、或其他適合的方法形成。氧化層108可包括氧化矽或高介電常數氧化物(具有大於氧化矽的介電常數)例如氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁、或上述之組合。可形成厚度為幾埃至幾十埃的氧化層108。
在操作16中，方法10(第1圖)形成閘極堆疊116。參 見第4A、4B、及4C圖，閘極堆疊116位於隔離結構104及鰭片106之上。尤其是，閘極堆疊116於個別之通道區域106b接合鰭片106。閘極堆疊116包括閘極電極層110、第一硬罩幕(hard mask，HM)層112、及第二硬罩幕層114。在本實施例中，閘極電極層110可包括多晶矽，並於閘極替換製程中以金屬閘極替換。每一硬罩幕層112及114可包括氧化物或氮化物，例如氮化矽、氧化矽、氮氧化矽(SiON)、或氮碳氧化矽(SiOCN)。在一實施例中，操作16包括各種沉積及蝕刻製程。例如，操作16可沉積層110作為於氧化物108之上的毯覆(blanket)層，並接著於層110之上沉積層112及114。接著，根據閘極佈局定義進行光微影製程以形成蝕刻罩幕，且以蝕刻罩幕(或其衍生物)蝕刻層114、112、及110以形成閘極堆疊116。在本實施例中，亦以蝕刻罩幕(或其衍生物)蝕刻氧化層108。結果，除了在閘極堆疊116之下，由鰭片106移除氧化層108。特別是由鰭片106的源極/汲極區域106a移除氧化層108。
在操作18中，方法10(第1圖)形成間隔物層118於元件100的表面上。間隔物層118可包括一或多層介電層。參見第5A及5B圖，間隔物層118形成於閘極堆疊116的頂表面及側壁表面上、鰭片106的頂表面及側壁表面上、及隔離結構104的頂表面上。間隔物層118可包括一或多種介電材料例如氮化矽、氧化矽、碳化矽、氮氧化矽(SiON)、碳氧化矽(SiOC)、或氮碳氧化矽(SiOCN)、其他材料、或上述之組合。間隔物層118可以一或多種方法，包括化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合的方法形成。在一些實施例中，操作18可更包括在鰭片106的源極/汲極區域106a形成輕摻雜源極/汲極(lightly doped S/D，LDD)特徵。
在操作20中，方法10(第1圖)至少於閘極堆疊116(第5A及5B圖)上沉積聚合材料115。在一實施例中，聚合材料115可包括CwHxFyOz聚合物，其中w、x、y、及z表示每一化學元素的原子百分比。舉例來說，聚合材料115可於CH3F及氧的氣體混合物在流量為100至300sccm(standard cubic centimeters per minute，標準每分鐘立方公分)，源功率為1000至2000W，且壓力為5至40mTorr的製程條件之下沉積。值得注意的是，由於結構的表面形貌不均勻，聚合材料115不均勻地沉積於元件100的表面上。特別是，閘極堆疊116的頂表面甚高於鰭片106的頂表面。於是，沉積在閘極堆疊116上的聚合材料115甚厚於在鰭片106上的聚合材料115。如此提供了好處，係於後續移除鰭片106之源極/汲極區域表面上的間隔物層118的蝕刻製程(於後描述)中保護閘極堆疊116側壁表面上的間隔物層118。在方法10的一實施例中，操作20為可選的，可以省略。為進一步的此實施例，方法10可由操作18進行至操作22(於後描述)並依靠操作22中特別同時蝕刻及沉積的方法保護閘極堆疊116側壁表面上的間隔物層118。
在操作22中，方法10(第1圖)對元件100進行蝕刻製程。特別是，蝕刻製程係經調整以選擇性地移除間隔物層118的材料，而不移除鰭片106的材料。在一實施例中，間隔物層118包括氧化物及/或氮化物，且鰭片106包括矽，蝕刻製程係 經調整以選擇性地蝕刻氧化物及/或氮化物，而不移除矽(或不明顯)。值得注意的是，即使兩者均包括一些氧化物，可設計隔離結構104以與間隔物層118具有不同的介電材料，以避免隔離結構104損傷。亦值得注意的是，在一些實施例中，可接受一些隔離結構104的損耗。
在一實施例中，蝕刻製程為異向性的，可使用CH3F及氧的氣體混合物在流量為100至300sccm，源功率為1000至2000W，及壓力為5至40mTorr的條件下進行。透過蝕刻製程，可替代或額外調配其他氣體。特別是，蝕刻製程產生一或多種聚合副產物117(第6A-6B圖)例如CwHxFyOz聚合物，其中w、x、y、及z表示每一化學元素的原子百分比。聚合副產物117在蝕刻製程時同時產生，並沉積於元件100各種表面之上。由於閘極堆疊116甚高於鰭片106，閘極堆疊116的頂部所得沉積的聚合副產物117甚大於鰭片106的頂部。結果，閘極堆疊116側壁上的間隔物層118部分及剩餘的氧化層108於蝕刻製程中大抵維持不變，而此時鰭片106之源極/汲極區域表面上的間隔物層118部分被移除。參見第6A及6B圖，間隔物層118從閘極堆疊116的頂部、鰭片106之源極/汲極區域106a的頂表面及側壁表面、及隔離結構104的頂表面移除。但是，餘留下閘極堆疊116側壁上的間隔物層118的大部分及剩餘的氧化層108。在一些實施例中，一些剩餘的間隔物層118可能在隔離結構104頂表面餘留，而不影響元件100的效能。操作22可進行額外的製程，例如清潔製程，以預備後續於其上磊晶成長的鰭片106。既然未蝕刻鰭片106，操作22並未鬆弛內置於通道區域106b的任何應 變。在操作22最後，從元件100頂部移除聚合副產物117。若在操作20中沉積了聚合材料115，亦於操作22中移除。
在操作24中，方法10(第1圖)在鰭片106的源極/汲極區域106a成長一或多層磊晶層。參見第7A及7B圖，在本實施例中，一或多層磊晶層包括第一磊晶層120及第二磊晶層122。特別是，第一磊晶層120沉積於鰭片106之源極/汲極區域的頂表面及側壁表面之上。換句話說，第一磊晶層120包圍鰭片106的源極/汲極區域。此外，第二磊晶層122包圍第一磊晶層120，在兩個鰭片106之間，一部分之第二磊晶層122位於第一磊晶層120的底表面下方。在第7A圖所繪示的實施例中，兩鰭片106上的第一磊晶層120未合併，但兩鰭片106上的第二磊晶層122橫向合併(亦即互相接觸)。取決於兩鰭片106之間的橫向距離(沿著「x」方向)及對磊晶成長的控制，可形成具有不同合併輪廓的第一及第二磊晶層120及122。如第8圖所繪示的一個例子，其中第一磊晶層120或第二磊晶層122均未與鄰近的相應磊晶特徵合併。如第9圖所繪示的另一個例子，其中兩鰭片106上的第一磊晶層120橫向合併，且兩鰭片106上的第二磊晶層122亦橫向合併。為形成如第9圖所繪示之結構，在操作24中，成長第二磊晶層122之前，先待第一磊晶層120橫向合併。
在各種實施例中，第一及第二磊晶層120及122，可包括相同的或不同的半導體材料例如矽、鍺、矽鍺、一或多種三五族材料、化合物半導體、或合金半導體。在一實施例中，鰭片106包括矽，且磊晶層120及122包括矽鍺。磊晶成長製程可為具有矽基前驅物的低壓化學氣相沉積(LPCVD)製程、選擇 磊晶成長(selective epitaxial growth，SEG)製程、或循環沉積蝕刻(cyclic deposition and etching，CDE)製程。舉例來說，矽晶體可使用具有二氯矽烷(dichlorosilane，SiH2Cl2)前驅物的低壓化學氣相沉積成長。在另一個例子中，可使用循環沉積蝕刻製程形成矽鍺晶體，其使用HCl作為蝕刻氣體，以及GeH4及H2的氣體混合物作為沉積氣體，其中在H2中包含大約1%至約10%的GeH4。此外，可使用一或多種p型摻質例如硼(boron)或銦(indium)，或一或多種n型摻質例如磷(phosphorus)或砷(arsenic)以原位摻雜(於磊晶成長製程中)或離位摻雜(在磊晶成長製程完成之後)磊晶層120及122。
更進一步地說，操作24可在磊晶層122表面形成矽化物或矽化鍺(germano-silicidation)。舉例來說，形成矽化物例如矽化鎳(nickel silicide)或矽化鈦(titanium silicide)，可經由在磊晶特徵122之上沉積金屬層，並退火金屬層使金屬層與磊晶特徵122的矽反應，以形成金屬矽化物，且於之後移除未反應的金屬層。在另一實施例中，在操作24中未形成矽化物，如下所述，方法10在蝕刻接點孔洞形成之後矽化物。
在操作26中，方法10(第1圖)於磊晶層122之上形成一或多個接點特徵。操作26可包括各種製程，例如在磊晶層122及閘極堆疊116上形成介電層(例如層間介電(inter-layer dielectric，ILD)層)，透過介電層蝕刻接點孔洞以露出磊晶層122，並於接點孔洞中沉積一或多層導電層以形成接點特徵。這些製程將於後更進一步描述。
參見第10A及10B圖，沉積介電層124以覆蓋磊晶層 120及122，以及閘極堆疊116及間隔物層118。介電層124可包括材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、摻雜或未摻雜的矽酸鹽玻璃(silicate glass)、熔融石英玻璃(fused silica glass，FSG)、及/或其他適合的介電材料。介電層124可使用電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、可流動的化學氣相沉積(flowable CVD，FCVD)、或其他適合的沉積技術沉積。在沉積介電層124之後，操作26可進行化學機械平坦化(chemical mechanical planarization，CMP)製程以平坦化介電層124的頂表面並露出硬罩幕層114。在一些實施例中，於介電層124之下沉積具有介電材料例如氮化矽的接點蝕刻停止層(未繪示)。
參見第11A及11B圖，操作26於介電層124中蝕刻接點孔洞以露出磊晶層122，並接著於接點孔洞中沉積一或多層導電層以形成源極/汲極接點特徵128。源極/汲極接點特徵128可包括阻障層及阻障層之上的金屬填充層。阻障層可包括導電氮化物例如TaN或TiN，且金屬填充層可包括鋁(aluminum，Al)、鎢(tungsten，W)、銅(copper，Cu)、鈷(cobalt，Co)、上述之組合，或其他適合的材料。每一阻障層及金屬填充層可由物理氣相沉積(PVD)、化學氣相沉積(CVD)、電鍍(plating)、或其他適合的方法形成。在一實施例中，可在阻障層之下形成矽化物或矽化鍺(germano-silicidation)。
續參見第11A及11B圖，在本實施例中，操作26亦以最終閘極結構126取代閘極堆疊116。值得注意的是，源極/汲極接點特徵128及閘極結構126可以任何順序製造。在一實施 例中，操作26進行一或多道蝕刻製程以移除閘極堆疊116(包括硬罩幕層114、硬罩幕層112、及閘極電極層110)，從而在間隔物層118之間形成溝槽。接著，操作26於溝槽中沉積閘極結構126。閘極結構126可包括n型或p型功函數層及金屬填充層。舉例來說，n型功函數層可包括具有足夠低的有效功函數之金屬，例如鈦(titanium)、鋁(aluminum)、碳化鉭(tantalum carbide)、碳氮化鉭(tantalum carbide nitride)、矽氮化鉭(tantalum silicon nitride)、或上述之組合。舉例來說，p型功函數層可包括具有足夠大的有效功函數之金屬，例如氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、釕(ruthenium)、鉬(molybdenum)、鎢(tungsten)、鉑(platinum)、或上述之組合。舉例來說，金屬填充層可包括鋁(aluminum)、鎢(tungsten)、鈷(cobalt)、銅(copper)、及/或其他適合的材料。金屬填充層可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍(plating)、及/或其他適合的製程形成。在第11B圖所繪示的實施例中，未移除氧化層108，而可作為閘極介電層。在另一實施例中，移除氧化層108並以高介電常數(high-k)閘極介電層例如氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鑭(lanthanum oxide)、氧化鈦(titanium oxide)、氧化釔(yttrium oxide)、及鈦酸鍶(strontium titanate)替換。高介電常數(high-k)閘極介電層可使用化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)，及/或其他適合的方法形成。
在第11A圖所示的實施例中，在磊晶層122頂表面及側壁表面上沉積源極/汲極接點特徵128。換句話說，源極/ 汲極接點特徵128包圍磊晶層122。這樣有利於提供變大的接點面積及變小的接點電阻。第12圖繪示出另一實施例，其中源極/汲極接點特徵128大多沉積於磊晶層122的頂表面。第13及14圖繪示出一些元件100的其他實施例。參見第13圖，磊晶層120及122未與相鄰鰭片106上相應的磊晶特徵合併，且源極/汲極接點特徵128包圍每一磊晶層122。參見第14圖，相鄰鰭片106上的磊晶層120合併，磊晶層122亦是如此。源極/汲極接點特徵128包圍合併的磊晶層122。
在操作28中，方法10(第1圖)可進行更多製程以形成最終元件。例如，方法10可在介電層124上形成一或多層介電層，分別形成源極/汲極接點插塞(導孔)及閘極接點插塞(導孔)於源極/汲極接點特徵128及閘極結構126之上，並形成金屬內連線連接不同電晶體端點以形成積體電路。
根據本發明實施例的不同方面，第15圖繪示出形成半導體元件100之實施例另一方法50的流程圖。方法50的一些方面與方法10相同，在此僅做簡單描述。方法50的其他方面與方法10不同，將於後詳述。
在操作52中，方法50(第15圖)提供或具有一結構(元件100)，其具有基板102、隔離結構104、及兩鰭片106。此操作與上面所述之參考第1、2A、2B、及2C圖的操作12相同。
在操作54中，方法50(第15圖)形成氧化層108於元件100表面上。此操作與上面所述之參考第1、3A、及3B圖的操作14相同。
在操作56中，方法50(第15圖)形成閘極堆疊116於 氧化層108之上，並於個別之通道區域接合鰭片106。與方法10的操作16不同的是，操作56未移除氧化層108。參見第16A及16B圖，氧化層108依然在鰭片106的頂表面及側壁表面上以及隔離結構104的頂表面上。操作56的其他方面可與操作16相同，包括沉積閘極電極層110、硬罩幕層112、及硬罩幕層114的坦覆(blanket)層，並進行光微影製程及一或多道蝕刻製程以形成閘極堆疊116。
在操作58中，方法50(第15圖)對閘極堆疊116及氧化層108進行一或多道表面處理製程。表面處理製程被設計成使閘極堆疊116的表面與氧化層108的表面對於介電材料(例如氮化矽)具有不同的鍵結選擇性。特別是在處理之後，沉積介電材料於閘極堆疊116的表面上將較沉積於氧化層108的表面上容易許多。在一實施例中，閘極電極層110包括多晶矽，硬罩幕層112包括氮化物，且硬罩幕層114包括氧化物。此實施例更進一步地說，表面處理製程被設計成使閘極電極層110及硬罩幕層112的表面相較於與氧化層108及硬罩幕層114的表面，更易與介電材料鍵結。
在一實施例中，表面處理製程包括在閘極堆疊116及氧化層108表面施以濕化學物質(例如清潔溶液)。舉例來說，濕化學物質可包括稀氫氟(diluted hydrofluoric，DHF)酸、SPM(通常H2SO4：H2O2為1：4的混合物)，SC1溶液(通常NH4OH：H2O2：H2O為1：1：5的混合物)，SC2(通常HCl：H2O2：H2O為1：1：5的混合物)，及去離子水(de-ionized water，DIW)。
在一實施例中，表面處理製程包括在閘極堆疊116 及氧化層108的表面施以乾化學清潔製程(例如「Siconi」技術)。
在一實施例中，表面處理製程包括在閘極堆疊116及氧化層108表面施以有機單層。舉例來說，有機單層可包括CnH2n+1SiCl3或聚(甲基丙烯酸甲酯)(Poly(methyl methacrylate)，PMMA)。舉例來說，可旋轉塗佈PMMA於閘極堆疊116及氧化層108的表面上，然後將其擴散入表面。
在一實施例中，表面處理製程包括在閘極堆疊116及氧化層108的表面施以電漿。舉例來說，電漿可使用CxFy、CxHyFz、CHx(例如烯(alkene)，炔(alkyne))、或其他適合的氣體，其氣體流量為5至100sccm，且於溫度10至300℃下。
在一實施例中，表面處理製程包括佈植一或多種離子種類至閘極堆疊116及氧化層108的表面中。舉例來說，離子種類可包括一或多種砷(arsenic)離子、鋁(aluminum)離子、硼(boron)離子、磷(phosphorous)離子，及其他適合的離子。
在操作60中，方法50(第15圖)沉積間隔物層118。參見第17A及17B圖，在此實施例中，閘極電極層110包括多晶矽，硬罩幕層112包括氮化物，硬罩幕層114包括氧化物，因此間隔物層118沉積於閘極電極層110及硬罩幕層112處理後的表面上，而不(或不明顯)沉積於氧化層108及硬罩幕層114上。在一實施例中，間隔物層118包括氮化物例如氮化矽、氮氧化矽、及碳氮氧化矽(silicon oxycarbide nitride)。在一實施例中，硬罩幕層112包括氧化物，且間隔物層118未沉積於硬罩幕層112上。
在操作62中，方法50(第15圖)將氧化層108從鰭片106之源極/汲極區域106a移除。參見第18A及18B圖，除了閘極堆疊116及間隔物層118之下的部分，移除鰭片106的頂表面及側壁表面以及隔離結構104頂表面的氧化層108。部分氧化層108依然在閘極堆疊116及間隔物層118之下。操作62可使用乾蝕刻、濕蝕刻、反應離子蝕刻，或其他適合的蝕刻製程。蝕刻製程係經調整以選擇性地移除氧化層108，而不(或不明顯)蝕刻鰭片106、隔離結構104、閘極堆疊116、及間隔物層118。操作62可進一步進行清潔製程，以預備後續於其上磊晶成長的源極/汲極區域106a。
在操作64中，方法50(第15圖)在源極/汲極區域106a上成長一或多層磊晶層。參見第19A及19B圖，成長第一磊晶層120以包圍源極/汲極區域106a，且成長第二磊晶層122以包圍第一磊晶層120。操作64方面與上述參考第1、7A、7B、8、及9圖的操作24相同。
在操作66中，方法50(第15圖)在磊晶層122上形成接點特徵。參見第20A及20B圖，形成接點特徵128以包圍磊晶層122，且以閘極結構126取代閘極堆疊116。操作66方面與上述參考第1、10A、10B、11A、11B、12、13、及14圖的操作26相同。
雖然並非限制，一或多個本發明實施例提供半導體元件及其形成製程許多好處。例如，本發明實施例提供從鰭片之源極/汲極區域移除間隔物層的方法，而未從閘極堆疊的側壁移除間隔物層。這些方法預備成長磊晶層於其上的鰭片。 此外，提供了成長磊晶層於鰭片上，而不凹蝕鰭片的方法，其有利地保持內置於鰭片通道區域的應變。更進一步地說，既然在源極/汲極工程製程中餘留的鰭片大抵完整，成長於其上的磊晶層在晶圓上大面積中大抵均勻。
在一示例性方面，本發明實施例指導形成半導體元件的方法。此方法包括形成從基板延伸的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域；形成閘極堆疊於個別之通道區域接合每一鰭片；沉積一或多層介電層於閘極堆疊的頂表面及側壁表面之上與鰭片之源極/汲極區域的頂表面及側壁表面之上；進行蝕刻製程於一或多層介電層上。其中蝕刻製程同時產生聚合物層於閘極堆疊之頂表面之上，導致露出鰭片之源極/汲極區域的頂表面及側壁表面，且閘極堆疊的側壁表面之大部分仍然被一或多層介電層覆蓋。此方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域的頂表面及側壁表面之上。
在一實施例中，此方法更包括形成接點特徵電性接觸一或多層磊晶層的頂表面及側壁表面。在另一實施例中，此方法更包括在形成閘極堆疊之前，於基板之上及二鰭片之間形成隔離結構，其中閘極堆疊形成於隔離結構之上。
在此方法的一實施例中，蝕刻製程係經調整以選擇性地移除鰭片之源極/汲極區域之上的一或多層介電層，而大抵未蝕刻鰭片。
在此方法的另一實施例中，成長一或多層磊晶層包括成長第一磊晶層，與每一鰭片之源極/汲極區域之頂表面 及側壁表面直接接觸；以及在二鰭片上的第一磊晶層橫向合併之後，成長第二磊晶層與第一磊晶層直接接觸。
在此方法的另一實施例中，成長一或多層磊晶層的包括：成長第一磊晶層，與每一鰭片之源極/汲極區域之頂表面及側壁表面直接接觸；以及在二鰭片上的第一磊晶層橫向合併之前，成長第二磊晶層與第一磊晶層直接接觸。在另一實施例中，二鰭片上的第二磊晶層合併。
在另一示例性方面，本發明實施例指導形成半導體元件的方法。本方法包括提供提供元件結構，其具有基板，基板之上的隔離結構，及從基板延伸並穿過隔離結構的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域；此方法更包括形成閘極堆疊於隔離結構之上及鰭片之上，閘極堆疊於個別之通道區域接合每一鰭片；沉積一或多層介電層於閘極堆疊之頂表面及側壁表面之上及鰭片之源極/汲極區域的頂表面及側壁表面之上。此方法更包括進行蝕刻製程於一或多層介電層，其中產生聚合材料並於蝕刻製程中沉積於閘極堆疊之頂表面之上，聚合材料於蝕刻製程中保護閘極堆疊之側壁表面上的一或多層介電層，其中蝕刻製程移除鰭片之源極/汲極區域的頂表面及側壁表面上的一或多層介電層。此方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域的頂表面及側壁表面之上。
在此方法的實施例中，閘極堆疊包括多晶矽，鰭片包括矽，且一或多層介電層包括氮化物。在另一實施例中，蝕刻製程為異向性的，且蝕刻製程係經調整以選擇性地移除氮 化物，而非矽。
在此方法的另一實施例中，鰭片及一或多層磊晶層包括不同的半導體材料。在另一實施例中，鰭片包括矽且一或多層磊晶層包括矽鍺。
在此方法的又一實施例中，一或多層磊晶層包括第一磊晶層及第二磊晶層，且其中二鰭片上的一或多層磊晶層合併為磊晶特徵。
在一實施例中，此方法更包括形成接點特徵於一或多層磊晶層之上。
在另一示例性方面，本發明實施例指導一半導體元件。此元件包括基板；隔離結構，位於基板之上；及二鰭片，從基板延伸並穿過隔離結構，其中每一鰭片包括二源極/汲極(S/D)區域及通道區域。此元件更包括閘極堆疊，於個別之通道區域接合每一鰭片；第一磊晶層，位於鰭片之源極/汲極區域的頂表面及側壁表面之上，其中二鰭片上的第一磊晶層橫向合併；以及第二磊晶層，位於第一磊晶層的頂表面及側壁表面之上。
在一實施例中，此元件更包括一介電層，於閘極堆疊的側壁上；以及氧化層，於介電層之下且於隔離結構之上。在另一實施例中，氧化層亦延伸於閘極堆疊之下。在另一實施例中，氧化層位於閘極堆疊及鰭片之個別之通道區域之間。
在另一實施例中，此元件更包括接點特徵，位於第二磊晶層之上。在又一實施例中，接點特徵位於第二磊晶層之至少頂表面及側表面之上。
在一示例性方面，本發明實施例指導形成半導體元件的方法。此方法包括提供元件結構，其具有基板，基板之上的隔離結構，及從基板延伸並穿過隔離結構的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及通道區域。此方法更包括沉積第一介電層於鰭片頂表面及側壁表面之上及隔離結構之上；形成閘極堆疊於第一介電層之上，並於個別之通道區域接合每一鰭片；並處理閘極堆疊及第一介電層的表面使得當沉積第二介電層時，對於閘極堆疊表面較於第一介電層表面更有選擇性。此方法更包括在處理步驟之後，沉積第二介電層。此方法更包括蝕刻第一介電層以露出鰭片之源極/汲極區域。
在一實施例中，此方法更包括成長一或多層磊晶層於鰭片之源極/汲極區域頂表面及側壁表面之上。
在此方法的實施例中，第一介電層的一部分餘留在閘極堆疊及第二介電層之下。在此方法另一實施例中，閘極堆疊包括多晶矽，第一介電層包括氧化物，及第二介電層包括矽及氮。
在另一示例性方面，本發明實施例指導形成半導體元件的方法。此方法包括提供元件結構，其具有基板，基板之上的隔離結構，及從基板延伸並穿過隔離結構的二鰭片，其中每一鰭片具有二源極/汲極(S/D)區域及通道區域。此方法更包括沉積第一介電層於鰭片頂表面及側壁表面之上及隔離結構之上；形成閘極堆疊於第一介電層之上，並於個別之通道區域接合每一鰭片，並進行選擇性間隔物沉積製程，其中選擇性間隔物沉積製程形成第二介電層於閘極堆疊側壁表面之上，但 不形成於鰭片的源極/汲極區域之上。此方法更包括蝕刻第一介電層以露出鰭片源極/汲極區域。
在一實施例中，在進行選擇性間隔物沉積製程之前，此方法更包括對閘極堆疊及第一介電層進行表面處理製程，以致第二介電層相較於結合第一介電層表面，更易於結合閘極堆疊側壁表面。在一實施例中，表面處理製程包括以濕化學物質處理閘極堆疊及第一介電層。在另一實施例中，表面處理製程包括佈植一或多種離子種類於閘極堆疊側壁表面及第一介電層表面中。在又另一實施例中，表面處理製程包括電漿處理製程。在另一實施例中，表面處理製程包括以有機材料處理閘極堆疊側壁表面及第一介電層表面。
在又另一示例性方面，本發明實施例指導形成半導體元件的方法。此方法包括提供元件結構，其具有基板，基板之上的隔離結構，及從基板延伸並穿過隔離結構的二鰭片，及閘極堆疊，其中每一鰭片具有二源極/汲極(S/D)區域及通道區域，且閘極堆疊於個別之通道區域接合每一鰭片。此方法更包括沉積一或多層介電層於閘極堆疊頂表面及側壁表面之上及鰭片源極/汲極區域頂表面及側壁表面之上，並沉積聚合材料於一或多層介電層之上，其中沉積於閘極堆疊頂表面之上的聚合材料較鰭片之源極/汲極區域頂表面之上的聚合材料為厚。此方法更包括對元件結構進行蝕刻製程，從而由鰭片源極/汲極區域頂表面及側壁表面移除一或多層介電層。此方法更包括在鰭片源極/汲極區域頂表面及側壁表面之上成長一或多層磊晶層。
在此方法的一實施例中，閘極堆疊包括多晶矽，鰭片包括矽，且一或多層介電層包括氮化物。在另一實施例中，蝕刻製程係經調整以選擇性地移除氮化物，而非矽。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。
100:元件
102:基板
104:隔離結構
106:鰭片
120、122:磊晶層
124:介電層
128:源極/汲極接點特徵
X、Z:方向

Claims (14)

  1. 一種半導體元件的形成方法，包括：形成從一基板延伸的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及一通道區域；形成一閘極堆疊，於該個別之通道區域接合每一鰭片；沉積一或多層介電層於該閘極堆疊的頂表面及側壁表面之上與該些鰭片之該些源極/汲極區域的頂表面及側壁表面之上；進行一蝕刻製程於該一或多層介電層上，其中該蝕刻製程同時產生一聚合物層於該閘極堆疊之該頂表面之上，導致露出該些鰭片之該些源極/汲極區域的頂表面及側壁表面，且該閘極堆疊的側壁表面之一大部分仍然被該一或多層介電層覆蓋；成長一或多層磊晶層於該些鰭片之該些源極/汲極區域的頂表面及側壁表面之上；以及形成一接點特徵電性接觸該一或多層磊晶層的頂表面及側壁表面。
  2. 如申請專利範圍第1項所述之半導體元件的形成方法，其中該蝕刻製程係經調整以選擇性地移除該些鰭片之該些源極/汲極區域之上的該一或多層介電層，而大抵未蝕刻該些鰭片。
  3. 如申請專利範圍第1項所述之半導體元件的形成方法，其中該一或多層磊晶層的成長包括：成長一第一磊晶層，與每一該些鰭片之該些源極/汲極區域 之頂表面及側壁表面直接接觸；以及在該二鰭片上的該第一磊晶層橫向合併之後，成長一第二磊晶層與該第一磊晶層直接接觸；或在該二鰭片上的該第一磊晶層橫向合併之前，成長一第二磊晶層與該第一磊晶層直接接觸。
  4. 如申請專利範圍第3項所述之半導體元件的形成方法，其中該二鰭片上的該第二磊晶層合併。
  5. 如申請專利範圍第1項所述之半導體元件的形成方法，更包括：該形成該閘極堆疊之前，於該基板之上及該二鰭片之間形成一隔離結構，其中該閘極堆疊形成於該隔離結構之上。
  6. 如申請專利範圍第3項所述之半導體元件的形成方法，其中在該二鰭片之間，一部分之該第二磊晶層位於該第一磊晶層的一底表面下方。
  7. 一種半導體元件的形成方法，包括：提供一元件結構，其具有一基板、該基板之上的一隔離結構、及從該基板延伸並穿過該隔離結構的二鰭片，每一鰭片具有二源極/汲極(S/D)區域及一通道區域；形成一閘極堆疊於該隔離結構之上及該些鰭片之上，該閘極堆疊於該個別之通道區域接合每一鰭片；沉積一或多層介電層於該閘極堆疊之頂表面及側壁表面之上及該些鰭片之該些源極/汲極區域的頂表面及側壁表面之上；對該一或多層介電層進行一蝕刻製程，其中產生一聚合材 料，並於該蝕刻製程中沉積於該閘極堆疊之該頂表面之上，該聚合材料於該蝕刻製程中保護該閘極堆疊之該側壁表面上的該一或多層介電層，其中該蝕刻製程移除該些鰭片之該些源極/汲極區域的頂表面及側壁表面上的該一或多層介電層；成長一或多層磊晶層於該些鰭片之該些源極/汲極區域的頂表面及側壁表面之上；以及形成一接點特徵電性接觸該一或多層磊晶層的頂表面及側壁表面。
  8. 如申請專利範圍第7項所述之半導體元件的形成方法，其中該閘極堆疊包括多晶矽，該些鰭片包括矽，且該一或多層介電層包括一氮化物，該蝕刻製程為異向性的，且該蝕刻製程係經調整以選擇性地移除該氮化物，而不移除矽。
  9. 如申請專利範圍第7項所述之半導體元件的形成方法，其中該一或多層磊晶層包括一第一磊晶層及一第二磊晶層，且其中該二鰭片上的該一或多層磊晶層合併為一磊晶特徵。
  10. 如申請專利範圍第9項所述之半導體元件的形成方法，其中在該二鰭片之間，一部分之該第二磊晶層位於該第一磊晶層的一底表面下方。
  11. 一種半導體元件包括：一基板；一隔離結構，位於該基板之上；二鰭片，從該基板延伸並穿過該隔離結構，其中每一鰭片包括二源極/汲極(S/D)區域及一通道區域； 一閘極堆疊，於該個別之通道區域接合每一鰭片；一第一磊晶層，位於該些鰭片之該些源極/汲極區域的頂表面及側壁表面之上，其中該二鰭片上的該第一磊晶層橫向合併；一第二磊晶層，位於該第一磊晶層的頂表面及側壁表面之上，其中該第一磊晶層和該第二磊晶層直接接觸該隔離結構；以及一接點特徵，位於該第二磊晶層之上，其中該接點特徵位於該第二磊晶層之至少一頂表面及一側表面之上。
  12. 如申請申請專利範圍第11項所述之半導體元件，更包括：一介電層，位於該閘極堆疊的複數側壁上；以及一氧化層，位於該介電層之下且於該隔離結構之上；其中該氧化層亦延伸於該閘極堆疊之下。
  13. 如申請申請專利範圍第12項所述之半導體元件，其中該氧化層位於該閘極堆疊及該些鰭片之該個別之通道區域之間。
  14. 如申請申請專利範圍第11項所述之半導體元件，其中在該二鰭片之間，一部分之該第二磊晶層位於該第一磊晶層的一底表面下方。
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