KR101644732B1 - Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막 - Google Patents
Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막 Download PDFInfo
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Abstract
본 명세서에 개시된 기술은 FinFET 또는 그외 다른 트랜지스터 방식에 있어서 게이트 스페이서 프로파일을 개선하며 핀 손실을 감소시키고 또한 하드 마스크 손실을 감소시키는 종횡비 종속 성막 공정을 위한 시스템 및 방법을 포함한다. 이러한 기술은 제조 동안 구조체의 프로파일 조정을 돕는 종횡비 종속 보호 층의 성막을 포함한다. 플라즈마 및 공정 가스 매개 변수는 플라즈마에 가시적인 구조체의 표면에 더 많은 양의 폴리머가 포집될 수 있도록 조정된다. 예를 들어, 구조체의 상측 부분은 구조체의 하측 부분에 비해 더 많은 양의 폴리머를 포집할 수 있다. 보호 층의 가변 두께는 그외 다른 부분이 보호되면서 스페이서 재료의 선택적인 부분이 제거되도록 한다.
Description
본 출원은 전체 내용이 본 명세서에 참조로서 인용되고 있는 2012년 3월 14일자로 출원된 미국 출원 제 13/803,473 호를 우선권 주장하며 그 이득을 청구한다. 본 출원은 또한, 전체 내용이 본 명세서에 참조로서 인용되고 있는 2012년 4월 11일자로 출원된 미국 출원 제 61/622,711 호를 우선권 주장하며 그 이득을 청구한다.
본 개시 내용은 에칭 및 성막 공정을 통한 제조를 포함하는 반도체 소자의 특징부 제조에 관한 것이다.
반도체 소자의 제조는 반도체 기판 또는 그외 다른 기판에 특징부를 형성하는 다단식 공정이다. 이러한 다단식 공정의 단계에는 재료 성장, 패터닝, 도핑, 성막, 에칭, 금속 배선 형성, 평탄화 등이 포함될 수 있다. 기판에 형성되는 특징부에는 다양한 트랜지스터가 포함될 수 있다. 트랜지스터는 평면형이거나 비평면형일 수 있으며, 또한 단일 게이트 또는 다중 게이트를 구비할 수 있다. 비평면형 트랜지스터(때때로 3D 트랜지스터라 함)로는 기타 여러 가지 중에서도 FinFET(fin field effect transistor: 핀 전계 효과 트랜지스터)가 있다. 이러한 비평면형 트랜지스터는 보통, 소오스와 드레인 사이의 채널로서 기능 하는 수직 배향형 또는 돌출형 핀을 포함한다. 게이트가 또한, 수직 배향형이나 돌출형으로 형성되며, 핀의 위(핀의 상측 및 핀 측벽 둘레)에 배치된다. 이러한 비평면형 트랜지스터는 다중 핀 및/또는 다중 게이트를 구비할 수 있다. 또한, 평면형 트랜지스터는 서로 높이가 연관되어 있지만, 상대적으로 비평면형 특징부의 높이가 평면형 트랜지스터의 높이보다 높은 것이 일반적이다.
반도체 소자의 제조에는 보통, 비평면형 트랜지스터 상의 특징부를 포함하는 주어진 특징부 디자인의 구성을 돕기 위한 스페이서 및/또는 더미 재료의 성막이 포함되어 있다. 측벽 스페이서는 대개, 게이트의 기능성을 개선하기 위해 비평면형 트랜지스터 상에 명시된다. 트랜지스터 게이트의 치수가 계속 감소함에 따라, 게이트와 콘택(contact) 사이뿐만 아니라 게이트와 소오스/드레인(S/D)의 파셋(facet) 사이의 가장자리 커패시턴스(fringe capacitance)가 증가하여 왔다. 이러한 가장자리 커패시턴스 증가에 대항하기 위하여, 유전 상수가 낮은 재료가 스페이서 재료로서 실시되어 왔다. 스페이서가 성공적으로 기능을 수행하도록 하기 위해서는 스페이서의 유전 상수뿐만 아니라 스페이서의 차폐 효과 모두에 영향을 미칠 수 있는 스페이서 에칭 공정이 중요하다.
트랜지스터 게이트의 제조 과정에서, 스페이서 재료가 트랜지스터 게이트 및 그외 다른 구조체에 컨포멀하게 도포된 다음 부분적으로 제거됨으로써, 트랜지스터 게이트의 측벽 상에 측벽 스페이서가 형성된다. 이러한 부분적 제거는 게이트 또는 게이트 측벽 상에는 스페이서 재료를 남기면서 그외 다른 구조체로부터는 스페이서 재료를 제거하는 것을 의미한다. 이러한 부분적 제거는 한 번 이상의 에칭 공정을 사용하여 실행되는 것이 통상적이지만, 높이가 서로 다른 특징부들이 동시에 에칭됨으로 인해 문제가 발생할 수 있다. 특징부가 서로 다른 높이를 갖는다는 것은, 몇몇 위치에 있는 일부 스페이서 재료의 에칭이 다른 위치에 있는 스페이서 재료에서보다 빨리 스페이서 재료를 관통하여 하부 재료까지 이루어짐을 의미한다.
일부 트랜지스터 소자의 제조 과정을 보면, 스페이서 재료가 트랜지스터 게이트와 핀에 컨포멀하게 도포되며, 이후 스페이서 재료는 트랜지스터 게이트 상에 측벽 스페이서 재료를 남기면서 핀의 둘레로부터 완전히 제거된다. 이러한 FinFET 게이트 스페이서의 제조는, 핀의 둘레로부터 스페이서 재료(예를 들어, 실리콘 니트라이드)를 완전히 제거하기 위해, 이방성 오버-에칭 공정에 많은 시간을 필요로 할 수 있다. 그러나, 오버-에칭 기간이 길어질수록 임계 치수 손실, 스페이서 붕괴(pull down), 핀-손실, 그리고 심지어 하드 마스크(게이트 상의) 손실을 유발할 수 있다. 에칭 공정이 이방성이 아닌 경우에는, 자유기(radical)에 의한 게이트 스페이서 공격이 이루어져, 스페이서의 임계 치수 손실이 야기된다. 따라서, 인접 게이트의 측벽 상에 컨포멀 재료를 남기면서 핀으로부터 컨포멀 층을 제거하여야 하는 문제가 있다. 더 포괄적으로 설명하자면, 하부 재료 및 프로파일의 손상 없이, 서로 다른 높이를 갖는 특징부로부터 또는 서로 다른 종횡비를 갖는 특징부로부터 스페이서 재료를 제거하여야 하는 문제가 있다.
본 명세서에 개시된 기술은 게이트 스페이서 프로파일을 개선하면서 핀 손실을 감소시키고, 또한 FinFET 방식의 하드 마스크 손실을 감소시키는 종횡비 종속 성막 공정용 시스템 및 방법을 포함한다. 이러한 기술은 제조 중에 구조체의 프로파일 조정이 가능하도록 하는 종횡비 종속 보호 층의 성막을 포함한다.
일 실시예에 따르면, FINFET 스페이서 프로파일을 조정하기 위한 종횡비 종속 성막이 이루어진다. 예를 들어, 주어진 스페이서 에칭 단계 이전에, 박형 폴리머 층이 보호 층으로서 주어진 구조체 상에 성막된다. 성막 보호 층(박형 폴리머 층)의 두께는 종횡비에 좌우된다. 이것은 높이가 낮은 구조체의 바닥 또는 표면 상에 성막되는 폴리머의 양보다 높이가 높은 구조체의 상측에 성막될 수 있는 폴리머의 양이 더 많다는 것을 의미한다.
성막(depo) 단계 이후, (다중 핀이 제공되는 경우) finFET 소자의 핀 사이에서의 컨포멀 층의 에칭을 가능하게 하기 위해, 폴리머 중 일부를 제거하기 위한 브레이크스루(breakthrough) 단계가 사용될 수도 있다. 브레이크스루 단계 이후, 스페이서 에칭 단계가 수행될 수도 있다. 스페이서 에칭 화학 물질에는 아르곤, 산소 및/또는 질소가 추가된 CxHyFz-계 화학 물질이 포함될 수 있다. 스페이서 에칭 화학 물질은 핀 재료 위에서 높은 SiN 선택성을 갖도록 선정될 수 있다. 그외 다른 실시예에서, 성막 단계, 관통공 형성(이방성 제거) 단계 및 스페이서 에칭 단계는 임상 공정일 수 있다.
이러한 개요 부문에 본 개시 내용 또는 청구 발명의 개개의 실시예 및/또는 개량 신규 태양이 설명되고 있지는 않음에 주목하여야 한다. 대신, 이러한 개요 부문에서는 상이한 실시예가 예비적으로만 논의되고 있는 한편 종래 기술을 능가하는 신규성을 갖는 대응점을 제공한다. 본 발명 및 실시예의 추가의 세부 사항 및/또는 가능한 시각을 고려하기 위해, 아래에 추가로 논의되는 바와 같은 본 개시 내용의 상세한 설명 부문과 대응 도면을 참조한다.
본 발명에 따른 종횡비 종속 성막 공정용 시스템 및 방법은 게이트 스페이서 프로파일 개선, 핀 손실 및 하드 마스크 손실 감소 효과를 갖는다.
첨부 도면과 함께 아래의 상세한 설명을 참조함으로써 본 발명의 다양한 실시예 및 이에 동반되는 다수의 장점이 더 완벽하게 이해될 수 있을 것이다. 도면이 반드시 실제 크기로 도시되어야 하는 것은 아니며, 단지, 특징, 원리 및 개념을 예시하기 위해 강조되어 도시될 수 있다.
도 1은 종래 기술의 비평면형 트랜지스터 소자의 사시도이다.
도 2a 및 도 2b 그리고 도 3a 및 도 3b는 부분 에칭 공정 동안의 스페이서 붕괴를 보여주는 개략도이다.
도 4a 내지 도 4f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 5a 내지 도 5f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비를 보여주는 개략도이다.
도 6a 내지 도 6e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 7a 내지 도 7e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 8은 본 명세서의 실시예에 따른 스페이서 에칭 공정을 수행하기 위한 방법을 보여주는 순서도이다.
도 9는 본 명세서의 실시예에 따른 플라즈마 처리 시스템을 보여주는 개략도이다.
도 1은 종래 기술의 비평면형 트랜지스터 소자의 사시도이다.
도 2a 및 도 2b 그리고 도 3a 및 도 3b는 부분 에칭 공정 동안의 스페이서 붕괴를 보여주는 개략도이다.
도 4a 내지 도 4f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 5a 내지 도 5f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비를 보여주는 개략도이다.
도 6a 내지 도 6e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 7a 내지 도 7e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 8은 본 명세서의 실시예에 따른 스페이서 에칭 공정을 수행하기 위한 방법을 보여주는 순서도이다.
도 9는 본 명세서의 실시예에 따른 플라즈마 처리 시스템을 보여주는 개략도이다.
본 명세서에 개시된 기술은 게이트 스페이서 프로파일을 개선하며 핀 손실을 감소시키고 또한 FinFET 방식의 하드 마스크 손실을 감소시키는 종횡비 종속 성막 공정을 위한 시스템 및 방법을 포함한다. 일반적으로, 이러한 기술은 제조 중의 구조체 프로파일 조정을 돕는 종횡비 종속 보호 층의 성막 단계를 포함한다. 보호 층은 인접 표면에 비해 높이가 높은 표면 상에서 더 두꺼운 두께를 갖는 방식으로 성막될 수 있다. 이러한 추가적인 두께는 긴 오버-에칭 시간 동안 소정 특징부를 보호할 수 있다.
도 1 은 종래 기술의 FinFET(핀 전계 효과 트랜지스터) 소자(100)의 세그먼트를 보여주는 사시도이다. 이러한 특정 FinFET 소자는 하부 기판(105) 상의 게이트(110)와 핀(120)을 포함한다. 단면 라인(A)은 핀의 종방향 길이를 따른 소자 게이트의 단면 절취선이다. 단면 라인(B)은 소자의 두 개의 핀을 가로지르는 단면 절취선이다.
반도체 제조와 관련하여 전술한 바와 같이, 트랜지스터 게이트의 제조 시에, 스페이서 재료가 트랜지스터 게이트에 컨포멀하게 도포된 다음 부분적으로 제거됨으로써, 트랜지스터 게이트의 측벽 상에 측벽 스페이서가 형성된다. 도 2a 및 도 2b 그리고 도 3a 및 도 3b에는 스페이서를 생성하기 위한 종래 기술에 따른 문제점이 도시되어 있다. 도 2a는 제조 과정에 있는 트랜지스터의 게이트 구조체를 보여주는 단면도이다. 기판(105)은 웨이퍼일 수 있으며, 또는 웨이퍼 또는 다른 기판 상에 배치된 하나 이상의 층일 수 있다.
게이트(112)는 실제 게이트 구조체로서 구체화될 수 있으며, 또는 더미 게이트로서 구체화될 수 있다. 반도체 소자의 제조 중에, 주어진 제조 방식에 따라 다양한 재료가 우선 도포된 다음 제거 또는 교체될 수 있다. 예를 들어, 스페이서의 성막을 위해 홀더 재료 또는 더미 게이트를 배치하는 단계가 사용될 수 있다. 더미 게이트(112)의 상측에 하드 마스크(114)가 마련된다. 기판(105)을 따라 더미 게이트로부터 연장되는 핀(120)이 도시되어 있다. 도 3a는 제조 과정에 있는 트랜지스터의 핀 구조를 보여주는 단면도이다.
이후, 더미 게이트(112), 하드 마스크(114) 그리고 핀(120)의 위에 컨포멀 층(130)이 성막된다. 컨포멀 층(130)은 게이트 구조체와 지형이 일치하도록 기상 증착 공정을 통해 도포될 수 있다. 예를 들어, 컨포멀 층(130)(스페이서 재료)은 화학적 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PECVD) 공정, 필라멘트 보조 CVD(FACVD) 공정, 원자 층 성막(ALD) 공정, 플라즈마 강화 ALD(PEALD) 공정, 물리적 기상 증착 공정(PVD) 공정, 스퍼터링 공정 등을 사용하여 성막될 수도 있다. 초기 컨포멀 층 임계 치수(CD)는 대략 2 nm(나노미터) 내지 대략 20 nm, 또는 바람직하게는 대략 5 nm 내지 대략 15 nm, 또는 더 바람직하게는 대략 8 nm 내지 대략 12 nm(예를 들어, 대략 9~10 nm)의 범위일 수도 있다. 이러한 컨포멀 층이 이후 에칭됨으로써, 더미 게이트(112)와 하드 마스크(114) 둘레의 스페이서 재료를 형성한다. 그러나, 스페이서 재료는 에칭 공정을 통해 핀의 둘레에서 완전히 제거되어야 한다. 도 3b에는 모든 스페이서 재료(컨포멀 층)가 제거된 핀(120)이 도시되어 있다. 핀으로부터 컨포멀 층(130)을 제거하기 위해서는 비교적 긴 에칭 시간이 필요하다. 비제한적인 일 예로서, 핀의 높이는 대략 30 nm이며, 컨포멀 층의 높이는 대략 12 nm일 수 있다. 이것은, 핀의 둘레로부터 컨포멀 층 재료 전체를 제거하기 위해서는, 에칭 공정을 통해 대략 42 nm의 두께의 재료를 제거하여야 함을 의미한다. 이에 따라, 도 2b에 도시된 바와 같이, 하드 마스크(114)의 둘레에서의 바람직하지 못한 스페이서 붕괴(132)가 야기된다. 하드 마스크(114)는, 대개의 경우, 컨포멀 층과 동일한 재료로 형성되며, 이에 따라, 하드 마스크 또한 스페이서 레벨로 붕괴될 수 있다.
스페이서 붕괴 및 하드 마스크 손실로 인해 더미 게이트(112)가 노출될 수 있다. 일단 더미 게이트(112)가 노출되고 나면, 트랜지스터 소자는 더 이상 작동하지 않을 것이다. 또한, 핀의 에칭 시간이 길어질 위험이 있다. 에칭 선택성이 비교적 불량할 수 있으며, 이에 따라, 핀으로부터 소망하는 컨포멀 층 재료 전체를 제거하기 위해서는 에칭 시간이 거의 50%를 초과할 수 있다. 핀이 노출된 후의 이러한 오버 에칭 기간은 핀 자체를 침식시킴으로써, 소자 성능 불량이나 소자의 고장을 야기할 수 있다.
본 명세서에 개시된 기술은 종횡비 종속 성막 공정의 전술한 바와 같은 문제점들을 해소하기 위한 것이다. 이러한 성막 공정에서는 반드시 기판으로부터 멀리 떨어진 표면 상에 더 많은 양의 보호 재료를 성막하여야 한다. 이와 같이 보호 층이 가변 두께로 형성됨으로써, 핀의 둘레로부터 스페이서 재료를 완전히 제거하면서 게이트 스페이서를 보호할 수 있다.
종횡비는 구조체의 높이 대 폭의 비율을 의미한다. 기판 상의 구조체는 그 종횡비를 특징으로 할 수 있다. 트렌치, 홀, 비아(via) 등과 같은 획정 공간이 또한 종횡비에 의해 정의될 수 있다. 도 1 에서 볼 수 있는 바와 같이, 게이트(110)는 핀(120)과 비교하여 더 큰 값의 종횡비를 갖는다. 이에 따라, 핀(120)에서와 비교하여 더 많은 양의 보호 재료가 게이트(110) 상에 성막될 수 있다. 이러한 종횡비 종속 특성은 단일 구조체에 대해서도 상대적으로 나타날 수 있다. 예를 들어, 구조체의 측벽 상에서의 보호 층 재료의 성막이 재료의 더 많은 양이 구조체의 상측에 성막되며 재료의 더 적은 양이 구조체의 바닥에 성막되는 상태로 이루어질 수 있다.
도 4a 내지 도 4f 및 도 5a 내지 도 5f는 기판 구조체 상에 스페이서를 준비하기 위한 소자 제조 중 일부 과정에서의 반도체 소자를 보여주는 단면도이다. 도 4a 내지 도 4f에는 제 1 구조체의 게이트가 도시되어 있으며, 도 5a 내지 도 5f에는 제 2 구조체의 핀이 도시되어 있다. 도 4a에는 기판(405) 상의 제 1 구조체(410)가 도시되어 있다. 이러한 제 1 구조체는, 예를 들어, 더미 게이트(412)와 하드 마스크(414)의 조합체일 수 있다. 제 1 구조체(410)가 단일 재료 또는 복수의 재료로 형성될 수 있음에 주목하여야 한다. 이러한 제 1 구조체는 기판으로부터 제 1 높이로 연장되는 제 1 상측 부분에 의해 제 1 종횡비를 특징으로 하거나 제 1 높이를 특징으로 한다. 예를 들어, 제 1 구조체는 게이트 임계 치수를 특징으로 하는 게이트 구조체를 포함할 수 있다.
기판(405) 상에서 제 2 구조체(420)가 제 1 구조체에 인접하게 배치되거나 제 1 구조체에 연결된다. 이러한 제 2 구조체는 핀(422)을 포함할 수 있다. 제 2 구조체(420)는 기판으로부터 제 2 높이로 연장되는 제 2 상측 부분에 의해 제 2 종횡비를 특징으로 하거나 제 2 높이를 특징으로 할 수 있다. 예를 들어, 제 2 구조체는 게이트 구조체와 직교하도록 배열되는 핀 구조체를 포함할 수 있으며, 게이트 구조체가 핀 구조체의 위에 컨포멀하게 도포된다. 상기 제 1 높이는 상기 제 2 높이에 비해 기판으로부터 더 멀리까지 연장되는 높이일 수 있으며, 또는 상기 제 1 종횡비가 상기 제 2 종횡비보다 클 수 있다. 예를 들어, 핀 구조체는 복수의 핀을 포함할 수 있으며, 각각의 핀은 핀 임계 치수를 특징으로 한다.
기판(405)은, 예를 들어, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP뿐만 아니라 그외 다른 III/V-족 또는 II/VI-족 화합물 반도체 또는 그 조합(II, III, V, VI-족은 원소 주기율표의 고전적인 또는 구식 IUPAC(순수 및 응용 화학 국제 협회) 표기법을 따른다; 개정된 또는 신규 IUPAC 표기법에 따르면, 이들 족은 각각 2, 13, 15, 16족으로 나타내어진다)을 포함하는 벌크 실리콘 기판, 단결정 실리콘(도핑 처리된 또는 도핑 처리되지 않은) 기판, 반도체-온-인슐레이터(SOI:semiconductor-on-insulator) 기판, 또는 그외 다른 반도체 기판을 포함할 수도 있다. 이러한 기판은, 예를 들어, 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판 또는 심지어 더 두꺼운 기판과 같이 소정 크기로 형성될 수 있다.
도 4b 및 도 5b에서, 제 1 구조체의 위에 그리고 제 2 구조체의 위에 컨포멀 층(430)이 성막된다. 컨포멀 층의 두께는 수평면 및 수직면 모두에서 대략 균일하다. 이러한 층의 재료는 다양한 재료로부터 선택될 수 있다. 비제한적인 일 예로서, 이러한 컨포멀 층은 실리콘 니트라이드(SiN), 실리콘 카바이드(SiC), 실리콘 카보니트라이드(SiCN), 실리콘 옥시카보니트라이드(SiOCN), 붕소 도핑 실리콘 니트라이드, 탄소 도핑 실리콘 니트라이드, 산소 도핑 실리콘 니트라이드, 또는 탄소 및 붕소 도핑 실리콘 니트라이드로 구성되는 층일 수 있다.
특정 용례에 따르면, 컨포멀 스페이서 재료 층의 두께가 대략 10 나노미터(nm)이거나 이보다 작을 수 있다.
도 4c 및 도 5c에는 종횡비 종속 성막 공정의 수행 결과가 도시되어 있다. 컨포멀 스페이서 재료 층(430) 상에 보호 층(450)이 성막된다. 종횡비 성막 공정은 제 2 구조체 상의 제 2 세트의 보호 층 특성들과 상이한 제 1 구조체 상의 제 1 세트의 보호 층 특성들을 제공하도록 맞추어져 있다. 이러한 보호 층 특성에는 경도, 두께, 조성 등이 포함될 수 있다.
이러한 성막 공정은 기판 위에 형성되는 플라즈마를 통해 단량체 재료를 생성하는 단계를 포함할 수 있다. 단량체 재료는 기판을 향해 실질적으로 등방성으로 유동한다. 단량체 재료가 충분한 점착 계수를 가짐으로써, 제 1 구조체 상에 포집된 단량체를 이용하여 또한 단량체의 중합 반응에 의해 제 1 두께의 폴리머 보호 층이 제 1 구조체의 상측 부분에 형성된다. 이 제 1 두께가 제 2 구조체의 상측 부분에 형성되는 폴리머 보호 층의 제 2 두께보다 두껍다.
소자의 상측 영역(게이트 구조체)은 기판 위에 형성되는 플라즈마에 보다 가시적이다. 이에 따라, 이러한 상측 영역은 핀에 수용되는 성막 물질보다 많은 양의 성막 물질을 수용할 수 있다. 기판을 향해 무작위 방향으로 이동하는 플라즈마로부터의 단량체 또는 그외 다른 종에 의해, 구조체의 상측 부분이 더 개방되어 단량체를 수용한다. 반대로, 단량체가 기판을 향해 이등방성으로 이동하는 경우에는, 기판 구조체의 수평면은 대략 동일한 양의 단량체를 수용하는 반면, 수직면은 소량의 단량체를 수용한다.
소정의 공정 조건 및 화학 물질을 이용하여, 플라즈마 내부의 단량체가 비교적 높은 정도의 점착성을 가질 수 있음에 따라, 주어진 단량체가 보통 대향하는 제 1 표면에 점착되거나 부착되어 이웃한 단량체와 폴리머를 형성하게 된다. 기판 상면은 우선, 기판을 향해 무작위 방향으로 이동하는 단량체와 접촉하는 것이 일반적이다. 이에 따라, 더 많은 양의 폴리머가 구조체 상측에 포집되며, 단량체의 공급이 감소하기 때문에 구조체의 표면이 기판에 접근할수록 얇아진다. 다시 말해, 소자 구조체 표면에서의 폴리머 포집은 플라즈마에 대한 가시성 또는 플라즈마 "보기(seeing)"에 좌우된다. 이에 따라, 단량체/폴리머가 등방성으로 하강함에 따라 이에 비례하여 그늘 처리된 표면의 노출 정도가 감소하는 반면, 플라즈마보다 더 높거나 더 가까운 표면에 더 많은 양의 폴리머가 포집된다. 결과적으로, 하면에는 비교적 소량의 폴리머(보호 층)가 초래하는 반면, 더 높거나 가장 높은 표면에는, 즉, 기판으로부터 가장 멀리 떨어지거나 플라즈마 공급원에 가장 가까운 표면에는 비교적 더 많은 양의 폴리머가 존재한다.
이러한 종횡비 종속 성막은 일반적으로 등방성 성막이라는 점에 주목하여야 한다. 그러나, 변형예로서, 단량체/폴리머 이온 종의 이방성 성막이 이루어질 수 있도록 바이어스 전원(bias power)이 공급될 수 있다. 바이어스 전원은 등방성 성막 대비 이방성 성막의 양적 균형을 맞추도록 조정될 수 있다. 이러한 바이어스 전원의 조정은 상면과 하면 사이의 또한 수평면과 수직면 사이의 성막량의 균형을 맞추도록 사용될 수 있다. 이방성 성막이 우세할 경우, 수평면, 즉, 상면과 하면에 대략 동일한 양의 폴리머가 수용되는 반면 수직면에는 성막이 비교적 적게 이루어진다. 등방성 성막이 우세할 경우, 하부 수직면과 하부 수평면에 비해 상부 수평면과 상부 수직면에 더 많은 양의 폴리머가 수용된다.
비제한적인 일 예로서, 컨포멀 층(430) 상의 보호 층(450)의 성막은 SiOCl를 함유하는 층의 성막을 포함할 수 있다. SiOCl를 함유하는 층은 Si, O 및 Cl를 함유하는 층이다. 보호 층(450)은 Si, Cl 및 O를 함유하는 환경에서 성막 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 보호 층(450)은 초기 성분으로서 SiCl4 및 O2를 함유하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정에 의해 형성된다. 필름 형성 공정 조성물이 SiCl4 및 O2를 함유하긴 하지만, 그외 다른 CI 함유 및 O 함유 가스 또는 증기가 대신 사용되거나 추가될 수 있다. 예를 들어, 보호 층 공정 조성물은, 초기 성분으로서, 실란(SiH4), Cl 함유 가스(예를 들어, Cl2, HCI 등), 그리고 산소 함유 가스(예를 들어, O2)를 포함할 수도 있다. 플라즈마 지원 성막 공정에서 플라즈마를 형성하기 위하여, 필름 형성 공정 조성물의 구성 성분으로는, 대기압 및/또는 진공압에서 캐리어 가스(예를 들어, 비활성 가스 원소 또는 질소)와 조합하여 또는 단독으로 기상 및/또는 증기 위상으로 존재하는 성분이 선택되어야 한다.
변형예로서, 보호 층(450)은 F 및 H로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 C를 포함할 수도 있다. 보호 층(450)이 F 및 H로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 C를 함유하는 환경에서 기상 증착 공정을 수행하여 형성될 수도 있다. 일 실시예에 따르면, 보호 층(450)은 CxHyFz(여기서, x와 z는 0이 아님)로서 나타내어지는 플루오로카본 가스를 초기 성분으로서 함유하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하여 형성된다. 예를 들어, 플루오로카본 가스는 CF4, C4F6, C4F8, C5F8, CH3F, CHF3, CH2F2 등을 포함할 수도 있다. 예를 들어, 필름 형성 공정 조성물은 초기 성분으로서 C4F8 및 Ar을 포함할 수도 있다.
다른 실시예에 따르면, 보호 층(450)은 CxHy(여기서, x와 y는 0이 아님)로서 나타내어지는 하이드로카본 가스를 초기 성분으로서 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하여 형성된다. 예를 들어, 하이드로카본 가스는 CF4, C2H2, C2H4, C2H6, C3H8 등을 포함할 수도 있다. 플라즈마 지원 성막 공정으로 플라즈마를 형성하기 위하여, 필름 형성 공정 조성물의 구성 성분으로는, 대기압 및/또는 진공압에서 캐리어 가스(예를 들어, 비활성 가스 원소 또는 질소)와 조합하여 또는 단독으로 기상 및/또는 증기 위상으로 존재하는 성분이 선택되어야 한다.
폴리머 성막 이후, 도 5c의 핀 사이의 폴리머 캡(cap)과 같이, 핀 사이의 공간이 부분적으로 덮어질 수 있다. 이후, 브레이크스루 에칭 단계가 실행될 수 있다. 도 4e 및 도 5e에는 브레이크스루 에칭 단계의 결과가 도시되어 있다. 일 예의 브레이크스루 에칭으로서, 아르곤을 사용한 등방성 에칭이 이루어질 수 있다. 폴리머 재료가 핀의 상측에서보다 핀들 사이에서 더 얇게 성막되기 때문에, 핀의 상측에 있는 폴리머 재료를 유지하면서 핀들 사이의 폴리머 재료(핀으로부터 돌출되는 재료)를 제거할 수 있다.
도 4e 및 도 5e에서, 브레이크스루 에칭 이후, 제 1 구조체의 적어도 일부 상의 컨포멀 스페이서 재료 층은 유지하면서 제 2 구조체로부터 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정이 수행될 수 있다. 예를 들어, 핀의 둘레로부터 컨포멀 층 재료를 선택적으로 그리고 이방성으로 제거하는 메인 에칭 단계가 실행될 수 있다. 이러한 메인 에칭 단계에 의해 또한, 폴리머의 두께가 감소할 수 있다. 메인 에칭 이후, 오버 에칭 단계 및/또는 후속 보호 층 제거 단계가 수행될 수 있다. 도 4f 및 도 5f에는 이러한 단계들을 수행한 결과 초래하는 단면이 도시되어 있다. 모든 컨포멀 층 재료가 핀 손실을 최소화하면서 핀의 둘레(핀이 더미 게이트와 접촉하는 곳을 제외하고)로부터 제거되어 있음에 주목하여야 한다. 또한, 더미 게이트의 측면 상의 컨포멀 층 재료뿐만 아니라 더미 게이트 상측의 하드 마스크는 스페이서 붕괴를 최소화하거나 하드 마스크 손실을 최소화하면서 상당히 온전한 상태로 남아 있음에 주목하여야 한다. 따라서, 이러한 종횡비 종속 성막 공정과 후속 에칭은 제 2 구조체로부터는 스페이서를 제거하면서 제 1 구조체 상에는 스페이서를 제공하는 방식으로 이루어진다.
한 번 이상의 에칭 공정은 에칭 공정 조성물로부터 플라즈마를 형성하는 단계 및 기판(405)을 플라즈마에 노출시키는 단계를 포함하는 플라즈마 에칭 공정을 포함할 수도 있다. 에칭 공정 조성물은 할로 메탄 가스를 포함할 수도 있다. 할로 메탄 가스는 단일-치환 할로 메탄(예를 들어, CH3F), 이중-치환 할로 메탄(예를 들어, CH2F2), 삼중-치환 할로 메탄(예를 들어, CHF3) 또는 사중-치환 할로 메탄(예를 들어, CF4)을 포함할 수도 있다.
추가예로서, 예를 들어, 에칭 공정 조성물은 하이드로카본(즉, CxHy, 여기서 x와 y는 일 단위와 같거나 이보다 더 크다)를 함유할 수도 있다. 변형예로서, 예를 들어, 에칭 공정 조성물은 플루오로카본(즉, CxFy, x와 y는 일 단위와 같거나 이보다 더 크다)를 포함할 수도 있다. 다른 변형예로서, 예를 들어, 에칭 공정 조성물은 CxHyRz (여기서, R은 할로겐 요소이며, x와 y는 일 단위와 같거나 이보다 더 크고, z는 제로 이상이다)의 화학식을 갖는 가스를 포함할 수도 있다.
에칭 공정 조성물은 불소 함유 가스, 염소 함유 가스, 브롬 함유 가스, 또는 할로겐화물 가스를 포함할 수도 있다. 예를 들어, 에칭 공정 조성물은 HBr, F2, Cl2, Br2, BCl3, NF3 또는 SF6를 포함할 수도 있다.
에칭 공정 조성물은 비활성 가스를 포함할 수도 있다. 에칭 공정 조성물은 산소 함유 가스, 수소 함유 가스, 질소 함유 가스, 또는 탄소 함유 가스, 또는 이들 중 두 가지 이상의 조합 가스를 포함할 수도 있다. 예를 들어, 에칭 공정 조성물은 H2, O2, N2, CO, CO2, NH3, NO, N2O 또는 NO2 또는 이들 중 두 가지 이상의 조합물을 포함할 수도 있다.
플라즈마 에칭 공정으로 플라즈마를 형성하기 위하여, 에칭 공정 조성물의 구성 성분으로는, 대기압 및/또는 진공압에서 캐리어 가스(예를 들어, 비활성 가스 원소 또는 질소)와 조합하여 또는 단독으로 기상 및/또는 증기 위상으로 존재하는 성이 선택되어야 한다.
일 실시예에 따르면, 에칭 공정 조성물이 CH3F 및 Ar을 포함할 수도 있다. 다른 실시예에 따르면, 에칭 공정 조성물이 CH3F, O2 및 Ar을 포함할 수도 있다. 또 다른 실시예에 따르면, 에칭 공정 조성물이 CF4 및 Ar을 포함할 수도 있다.
한 번 이상의 에칭 공정은 에칭 공정 레시피(recipe) 준비 단계를 포함할 수도 있다. 에칭 공정 레시피는 하나 이상의 공정 매개 변수에 의해 정의되는 하나 이상의 공정 조건을 포함할 수도 있다. 하나 이상의 공정 조건은, 공정 조성물 유량 설정, 플라즈마 처리 시스템의 압력 설정, 기판을 지지하며 전기적 바이어싱을 수행하기 위해 기판 홀더의 내부에서 하부 전극에 인가되는 제 1 RF 신호용 제 1 무선 주파수(RF) 전원 레벨의 설정, 기판 위의 하부 전극에 대향하는 공급원 안테나 또는 전극에 인가되는 제 2 RF 신호용 제 2 RF(또는 마이크로파) 전원 레벨의 설정, 플라즈마 처리 시스템의 온도 조건 설정, 기판 또는 기판 홀더용 온도 조건 설정, 에칭 시간 설정, 및/또는 오버 에칭 시간 설정과 같이, 하나 이상의 공정 매개 변수를 설정함으로써 수립될 수도 있다. 에칭 공정 동안, 공정 매개 변수 중 하나가 변할 수도 있다.
일 실시예에 따르면, 플라즈마 에칭 공정은 대략 1000 mtorr(밀리토르)에 이르는 범위(예를 들어, 대략 200 mtorr에 이르는, 또는 대략 3 내지 대략 100 mtorr의 범위)의 챔버 압력, 대략 2000 sccm(분당 표준 입방 센티미터)에 이르는 범위(예를 들어, 대략 1000 sccm에 이르는 또는 대략 1 sccm 내지 대략 200 sccm의 범위)의 공정 가스 유량, 대략 2000 sccm에 이르는 범위(예를 들어, 1000 sccm에 이르는 또는 대략 100 sccm에 이르는 또는 대략 10 sccm에 이르는 범위)의 선택적으로 첨가되는 가스의 유량, 대략 2000 sccm에 이르는 범위(예를 들어, 2000 sccm에 이르는 또는 대략 1000 sccm에 이르는 범위)의 선택적인 비활성 가스(예를 들어, He 또는 Ar)의 유량, 대략 3000 W(와트)에 이르는 범위(예를 들어, 대략 2500 W에 이르는 또는 대략 1500 W 내지 대략 2500 W의 범위)의 플라즈마 공급원 전원, 그리고 대략 1000 W에 이르는 범위(예를 들어, 대략 500 W에 이르는 또는 대략 300 W에 이르는 또는 250 W에 이르는 범위)의 기판을 전기적으로 바이어싱하기 위한 하부 전극(예를 들어, 도 9의 요소(922)) RF 전원 레벨을 포함하는 공정 매개 변수 값을 갖는 공간을 포함할 수도 있다. 또한, 플라즈마 공급원은, 예를 들어, 10 MHz 내지 5 GHz의 RF 또는 마이크로파 주파수에서 작동할 수 있다. 또한, 하부 전극 바이어스 주파수는 대략 0.1 MHz 내지 대략 200 MHz, 예를 들어, 대략 2 MHz 또는 13.56 MHz의 범위일 수 있다.
한 번 이상의 에칭 공정의 수행에 이어, 보호 층의 나머지 부분이 측벽 스페이서로부터 선택적으로 제거될 수도 있다. 일 실시예에 따르면, 보호 층(450)의 나머지 부분의 선택적 제거를 달성하기 위해 습식 세정 공정이 사용된다. 예를 들어, 습식 세정 공정은 희석 HF 수용액과 같은 HF 용액에 보호 층의 나머지 부분을 담그는 단계를 포함할 수도 있다.
도 6a 내지 도 6e 및 도 7a 내지 도 7e의 개략도에는 변형예의 종횡비 성막 공정의 진행 과정이 도시되어 있다. 도 6a에는 제 1 구조체의 게이트(예를 들어, 더미 게이트 및 하드 마스크)가 도시되어 있으며, 도 7a에는 제 2 구조체의 핀(예를 들어, 핀들)이 도시되어 있다. 이러한 시작 구조는 도 4a 및 도 5a의 시작 구조와 유사하다. 도 6a 및 도 7a에서, 제 1 구조체의 위에 그리고 제 2 구조체의 위에 컨포멀 층(430)이 성막된다. 컨포멀 층이 성막된 후, 도 6b 및 도 7b에 도시된 바와 같이, 일차 에칭 공정에 의해 제 1 구조체의 상측으로부터 그리고 제 2 구조체의 상측으로부터 컨포멀 층이 제거된다. 예를 들어, 이방성 에칭이 수행되어 핀(422)의 상면과 하드 마스크(414)가 노출된다.
컨포멀 층의 이러한 부분 제거 이후, 도 6c 및 도 7c에 도시된 바와 같은 보호 층(450)을 성막하는 종횡비 종속 성막 공정이 도 4c 및 도 5c에 설명된 바와 같이 수행된다. 예를 들어, 후속 SiN(컨포멀 층) 스페이서 에칭 공정 이전에, 박형 SiOClx 층이 형성될 수 있다. 예를 들어, SiOClx를 생성하기 위해 SiCl4 + O2가 사용될 수 있다. 변형예로서, CxHyFz 플라즈마가 스페이서 재료 상에서 보호 층 성막을 수행하도록 사용될 수 있다. 이러한 보호 층의 성막을 지원하기 위해 CFx 및 CHx 패시베이션/중합화 종이 사용될 수 있다. 따라서, 컨포멀 층의 성막 이후 보호 층의 성막 이전에, 부분적 에칭 공정이 실행될 수 있다. 특정 용례에서 측벽의 손실 방지가 중요하며 메인 에칭이 어느 정도 등방성으로 이루어지는 경우, 보호 목적으로 어느 정도의 폴리머가 측벽상에 성막되도록 스페이서 에칭 이전에 보호 필름을 먼저 성막시키는 것이 유리할 수 있다.
보호 층의 형성에 이어, 패시베이션 층/폴리머 층의 제거가 상당히 이방성으로 이루어질 수도 있다. 보호 층(450)이 성막된 후, 핀/게이트 사이의 공간을 덮고 있거나 구조체의 가장자리로부터 너무 많이 돌출되어 있는 재료를 제거하기 위해 선택적인 브레이크스루 에칭 단계가 수행될 수 있다. 이후, 메인 에칭 및/또는 오버 에칭이 수행되어 제 2 구조체 또는 핀의 둘레로부터 스페이서 재료를 제거할 수 있다. 스페이서 에칭 화학 물질은 Ar/O2/N2가 첨가된 CxHyFz 화학 물질을 포함할 수도 있다. 이러한 스페이서 에칭 화학 물질로 인해 스페이서 재료 상의 SiOClx 또는 CFx/CHx 층의 에칭이 이루어질 수도 있긴 하지만, SiN 에칭과 비교하여 낮은 비율로만 이루어질 수도 있다. 스페이서 에칭의 결과, 도 6d 및 도 7d에 도시된 바와 같이 제 1 구조체의 둘레에 스페이서가 남게 된다. 제 1 및 제 2 구조체의 상측에 보호 층 재료가 어느 정도 남아 있을 수도 있다. 도 6e 및 도 7e에 도시된 바와 같이, 이러한 나머지 보호 층 재료를 제거함으로써, 스페이서 재료와 더미 게이트(412)를 덮고 있는 하드 마스크가 남게 될 수 있다.
도 8 은 기판 구조체 상에 스페이서를 준비하기 위한 일 예의 공정 흐름을 보여주는 순서도이다. 단계(810)에서, 기판 상에 제 1 구조체가 제공되며, 이러한 제 1 구조체는 제 1 종횡비를 특징으로 한다.
단계(820)에서, 기판 상에 제 2 구조체가 제공되며, 이러한 제 2 구조체는 제 2 종횡비를 특징으로 한다. 예를 들어, 제 1 구조체 및 제 2 구조체는 각각, 임계 치수를 갖는 게이트 구조체와 핀 구조체와 같은, 3D finFET 소자의 일부일 수 있다.
단계(830)에서, 제 1 구조체의 위에 그리고 제 2 구조체의 위에 컨포멀 스페이서 재료 층이 성막된다. 예를 들어, 실리콘 니트라이드 층이 FinFET 구조의 위에 컨포멀하게 도포될 수 있다.
단계(840)에서, 컨포멀 스페이서 재료 층 상에 보호 층을 성막하는 종횡비 종속 성막 공정이 수행된다. 종횡비 종속 성막 공정은 제 2 구조체 상의 제 2 세트의 특성을 갖는 보호 층과 상이한 제 1 세트의 특성을 갖는 보호 층을 제 1 구조 체상에 제공하도록 맞추어져 있다. 예를 들어, 제 1 구조체 상의 제 1 세트의 특성을 갖는 보호 층은 제 2 구조체에서와 비교하여 두께가 더 두꺼운 층일 수 있으며, 또는 제 2 구조체에서와 비교하여 에칭 저항성이 더 큰 층일 수 있다.
종횡비 종속 성막 공정의 수행은 다수 개의 변형예에 따라 이루어지거나 선택적인 공정 단계를 포함할 수 있다. 예를 들어, 종횡비 종속 성막 공정의 수행은 규소(Si), 염소(Cl), 그리고 산소(O)를 함유하는 환경에서 기상 증착 공정을 수행하는 단계를 포함할 수 있으며, 보호 층은 Si, O 및 Cl을 포함한다. 성막 수행이 초기 성분으로서 SiCl4 및 O2를 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함할 수 있다. 이러한 플라즈마 지원 성막 공정은 기판이 위에 배치되는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단할 수 있다. 그외 다른 실시예에 따르면, 종횡비 종속 성막과 이방성 성막 사이의 균형을 조절하도록 RF 바이어스가 추가될 수 있다. 이에 따라, 패시베이션 두께가 특정 요건에 따라 조정될 수 있다.
이러한 종횡비 종속 성막은 플라즈마로부터의 자유기의 점착 계수 및/또는 구조체의 물리적 기하학적 형상의 함수일 수 있다. 보통의 게이트는 핀의 높이보다 상당히 더 높은 40-200 nm의 높이를 갖는다. 게이트 사이의 간격은 대략 40 nm일 수 있는 반면, 핀의 최소 간격은 더 조밀한 30~40 nm 수준일 수 있다. 이러한 예시적인 치수는 어느 한 방향으로 측정된 것일 수 있음에 주목하여야 한다.
점착 계수가 높아질수록, 더 많은 자유기가 그 접촉 제 1 표면에 점착될 것이다. 자유기의 이동성이 등방성이긴 하지만, 공정 가스의 유동으로 인해 자유기는 일반적으로, 플라즈마 공급원으로부터 기판 상의 특징부로 이동하며, 이에 따라, 플라즈마 처리 시스템에 따라서는 수직면보다 수평면에 더 많이 접촉하게 될 수 있다. 따라서, 상부 수평면에 더 많은 양의 폴리머가 수용될 수 있는 반면, 하부 수평면에는 비교적 적은 양의 폴리머가 수용된다. 플라즈마에 더 가깝거나 플라즈마에 가시적인 수직면 상의 지점에, 구조체 사이의 또는 기판에 더 가까운 수직면(플라즈마로부터 상당히 그늘진 표면) 상의 지점에 비해, 더 많은 양의 폴리머가 수용될 수 있다. 점착 계수가 낮으면, 자유기가 주어진 표면으로부터 튕겨나가 그외 다른 표면에 점착될 수 있어, 오히려 컨포멀 성막이 초래된다. C4F6, C4F8 및 CS3F와 같은 가스의 경우, 구조체의 상측에 점착되며 재료가 거의 구조의 바닥으로 이동하지 않는 것이 바람직할 수 있다.
성막 매개 변수가 점착 계수에 영향을 미칠 수 있다. 이러한 매개 변수에는 전원 유형(마이크로파, 유도성, 용량성), 기판 온도, 플라즈마 화학 물질, 그리고 공정 챔버 내부의 압력이 포함될 수 있다. 특히, 압력이 점착 계수에 영향을 미칠 수 있다. 예를 들어, 바이어스 전원 외에, 공정 챔버의 압력에 따라 성막이 종횡비 종속 성막인지 컨포멀 성막인지가 결정될 수 있다. 비교적 낮은 압력에서는 종횡비 종속 성막이 이루어질 수 있는 반면, 비교적 높은 압력에서는 컨포멀 성막이 이루어진다. 비제한적인 일 예로서, 고압은 50~100 밀리토르의 압력을 의미할 수 있는 반면, 저압은 대략 2~20 밀리토르의 압력을 의미할 수 있다. 성막 과정에서, 플라즈마가 성막 및 에칭에 동시에 사용될 수 있음에 주목하여야 한다. 예를 들어, 선택 플라즈마 화학 물질에 따라, 비교적 높은 압력에서는 플라즈마가 어느 정도의 과잉 불소를 구비함으로써, CF2 종의 성막이 동시에 이루어지도록 하면서 에칭이 더 많이 이루어지도록 할 수도 있다. 마찬가지로, 비교적 낮은 압력에서는 CF2 종이 더 많은 양으로 생성될 수 있어, 에칭보다 성막이 더 많이 이루어지도록 할 수 있다. 유리한 점착 계수를 달성하기 위해서는 압력이 대략 1~40 밀리토르에 유지될 수 있다. 기판의 온도는 실시예에 따라 대략 0℃ 내지 대략 100℃의 범위에 유지될 수 있다.
스페이서 보호 층의 형성은, 스페이서 에칭 공정에 대한 보호 층의 에칭 저항을 변경하도록 플라즈마 지원 성막 공정의 적어도 하나의 공정 매개 변수를 조절하는 단계를 포함할 수 있다. 성막 공정은 SiCl4 및 H2O에 기판을 노출시키는 단계 및 기판을 가열하는 단계를 포함할 수 있다.
보호 층은 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 탄소를 포함할 수 있다. 예를 들어, 종횡비 종속 성막 공정의 수행은 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소 및 탄소를 포함하는 환경에서 기상 증착 공정을 수행하는 단계를 포함할 수 있다.
종횡비 종속 성막 공정의 수행은 초기 성분으로서 CxHyFz(여기서, x와 z는 0이 아님)로 나타내어지는 하이드로카본 가스를 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 생성하는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함할 수 있다. 변형예로서, 초기 성분으로서 CxHy(여기서, x와 y는 0이 아님)로 나타내어지는 플루오로카본 가스를 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마가 생성될 수 있다.
플라즈마 지원 성막 공정은 기판이 위에 배치되는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단할 수 있다. 그외 다른 실시예에 따르면, RF 바이어스는 성막 보호 재료의 상대적인 두께를 조정하도록 인가 및/또는 변경될 수 있다. 기판의 온도는 대략 0℃ 내지 대략 100℃의 범위일 수 있다.
단계(850)에서, 제 1 구조체의 적어도 일부 상에 컨포멀 스페이서 재료 층을 유지하면서 제 2 구조체로부터 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정이 수행된다. 스페이서 에칭 공정의 수행은, 초기 성분으로서 CxHyFz(여기서, x와 z는 0이 아님) 함유 가스 및 비활성 가스를 포함하는 에칭 공정 조성물을 사용하여 플라즈마를 셍상히는 단계를 포함하는 플라즈마 에칭 공정의 사용을 포함할 수 있다.
다른 실시예에 따르면, 기판 구조 상에 스페이서를 준비하는 방법이 제공된다. 이러한 방법은 기판으로부터 제 1 높이로 연장되는 제 1 상측 부분을 구비한 제 1 구조체를 기판 상에 제공하는 단계를 포함한다. 기판 상의 제 2 구조체는 제 1 구조체에 인접하여 제공되며, 기판으로부터 제 2 높이로 연장되는 제 2 상측 부분을 구비한다. 제 1 높이는 제 2 높이와 비교하여 기판으로부터 더 멀리까지 연장되는 높이이다. 컨포멀 스페이서 재료 층이 제 1 구조체의 위에 그리고 제 2 구조체의 위에 성막된다.
컨포멀 스페이서 재료 층에 폴리머 보호 층을 성막하는 성막 공정이 수행된다. 성막 공정은 기판 위에 형성된 플라즈마 내부에 단량체 재료를 생성하는 단계를 포함한다. 단량체는 기판을 향해 실질적으로 등방성으로 유동한다. 단량체 재료는 제 1 구조체의 제 1 상측 부분에 형성되는 폴리머 보호 층의 제 1 두께가 제 2 구조체의 제 2 상측 부분에 형성되는 폴리머 보호 층의 제 2 두께보다 커지도록 하기에 충분한 점착 계수를 갖는다. 제 1 구조체의 적어도 일부 상에 컨포멀 스페이서 재료 층을 유지하면서 제 2 구조체로부터 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정이 수행된다.
다른 실시예에 따르면, 스페이서 에칭 공정을 수행하기 전에 브레이크스루 에칭 공정이 수행된다. 브레이크스루 에칭 공정은 이방성이며, 제 2 구조체 상의 폴리머 보호 층의 일부를 제거하도록 사용된다. 성막 공정을 수행하기 전에, 제 1 상측 부분으로부터 그리고 제 2 상측 부분으로부터 컨포멀 스페이서 재료를 제거하는 부분적 스페이서 에칭 공정이 수행된다. 제 1 구조체는 트랜지스터의 게이트 구조체 또는 더미 게이트 구조체일 수 있는 반면, 제 2 구조체는 트랜지스터의 핀 구조체이다.
본 명세서의 공정 단계가 순차적인 단일 단계로서 제공되긴 하지만, 실시예에 따라서는 성막 단계 및 에칭 단계로 이루어진 임상 공정을 포함할 수 있다. 예를 들어, 성막 보호 층이 비교적 짧은 에칭 시간 이후 소멸되면, 이후 성막 단계가 반복될 수 있다. 용례에 따라서는, 임상 공정을 통해 성막이 더 얇게 이루어질 수 있다.
일 실시예에 따르면, 보호 층(450)을 형성하기 위한 성막 공정 및 한 번 이상의 에칭 공정이 동일 플라즈마 처리 시스템에서 수행된다. 변형예로서, 보호 층(450)을 형성하기 위한 성막 공정 및 하나 이상의 에칭 공정이 별개의 플라즈마 처리 시스템에서 수행된다.
다양한 서로 다른 플라즈마 처리 시스템이 성막 및 에칭 공정 단계를 수행하기 위해 사용될 수 있다. 전술한 다양한 실시예에 따른 스페이서 에칭 공정 순서를 수행하기 위한 한 가지 이상의 방법이 다양한 종래 기술의 플라즈마 처리 시스템 중 어느 하나에서 수행될 수도 있다. 도 9 에는 일 예의 플라즈마 처리 시스템(900)이 도시되어 있다. 플라즈마 처리 시스템(900)은 전술한 공정 조건을 수행하도록 구성되며, 플라즈마 처리 챔버(910), 처리될 기판(925)이 위에 부착되는 기판 홀더(920), 그리고 진공 펌핑 시스템(950)을 포함한다. 기판(925)은 반도체 기판, 웨이퍼, 평판 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 처리 챔버(910)는 기판(925)의 표면 부근의 플라즈마 처리 영역(945)에서의 플라즈마의 생성을 촉진하도록 구성될 수 있다. 이온화 가스 또는 공정 가스 혼합물이 가스 분배 시스템(940)을 통해 유입된다. 주어진 공정 가스의 유동을 위해, 진공 펌핑 시스템(950)을 사용하여 공정 압력이 조절된다. 플라즈마는 기설정된 재료 공정용의 특정 재료를 생성하도록 및/또는 기판(925)의 노출면으로부터의 재료 제거를 돕도록 사용될 수 있다. 플라즈마 처리 시스템(900)은 200 mm 기판, 300 mm 기판, 450 mm 또는 이보다 큰 기판과 같은 소망하는 크기의 기판을 처리하도록 구성될 수 있다.
기판(925)은 전기식 클램핑 시스템(예를 들어, 정전 클램핑 시스템) 또는 기계식 클램핑 시스템과 같은 클램핑 시스템(928)을 통해 기판 홀더(920)에 부착될 수 있다. 또한, 기판 홀더(920)는 기판 홀더(920) 및 기판(925)의 온도를 조절 및/또는 제어하도록 구성되는 가열 시스템(도시하지 않음) 또는 냉각 시스템(도시하지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 기판 홀더(920)로부터 전달되는 열을 수용하여 냉각 시에 열 교환기 시스템(도시하지 않음)으로 열을 전달하거나, 가열 시에 열 교환기 시스템으로부터 기판 홀더(920)로 열을 전달하는 열 전달 유체의 재순환 유동을 포함할 수도 있다. 그외 다른 실시예에 따르면, 저항성 가열 요소 또는 열전기식 가열기/냉각기와 같은 가열/냉각 요소가 기판 홀더(920)뿐만 아니라 플라즈마 처리 챔버(910)의 챔버 벽 및 플라즈마 처리 시스템(900) 내부의 그외 다른 구성 요소에 포함될 수 있다.
추가예로서, 기판(925)과 기판 홀더(920)의 사이의 가스 간극의 열 전도도를 개선하기 위하여, 열 전달 가스가 후면 가스 공급 시스템(926)을 통해 기판(925)의 후면으로 운반될 수 있다. 이러한 시스템은 상승 온도 또는 감소 온도에서 기판의 온도 제어가 필요한 경우 사용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 두 개 구역의 가스 분배 시스템을 포함할 수 있으며, 기판(925)의 가장자리와 중심 사이의 헬륨 가스 간극의 압력이 독립적으로 변경될 수 있다.
기판 홀더(920)는 플라즈마 처리 영역(945)에서 RF 전원이 처리 플라즈마에 결합되도록 하는 전극(922)을 포함할 수 있다. 예를 들어, 기판 홀더(920)는 RF 발생기(930)로부터 선택적인 임피던스 매치 네트워크(932)를 통해 기판 홀더(920)로 RF 전원을 전달함으로써 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 전기 바이어스는 전자를 가열하여 플라즈마를 생성하여 유지하는 역할을 할 수 있다. 이러한 구성에서, 시스템은 반응성 이온 에칭(RIE) 반응기로서 작동할 수 있으며, 챔버와 상부 가스 주입 전극은 접지면으로서 역할을 한다. RF 바이어스용의 대표적인 주파수는 대략 0.1 MHz 내지 대략 100 MHz의 범위일 수 있다. 당 업계의 숙련자라면 플라즈마 처리를 위한 RF 시스템에 대해서는 잘 알고 있을 것이다.
또한, RF 전압에서의 전극(922)의 전기 바이어스는 펄스형 바이어스 신호 제어부(931)를 사용하여 펄스화될 수도 있다. 예를 들어, RF 발생기(930)로부터 출력되는 RF 전원은 오프 상태와 온 상태 사이에서 펄스화될 수도 있다. 변형예로서, RF 전원이 복수의 주파수에서 기판 홀더 전극에 인가된다. 또한, 임피던스 매치 네트워크(932)가 반사 전원을 감소시키는 방식으로 플라즈마 처리 챔버(910)의 플라즈마로의 RF 전원의 전달을 개선할 수 있다. 매치 네트워크 지형(예를 들어, L-타입, π-타입, T-타입 등)과 자동 제어 방법은 당 업계의 숙련자에게는 공지 기술이다.
가스 분배 시스템(940)은 공정 가스 혼합물의 유입을 위한 샤워기(showerhead) 디자인을 포함할 수도 있다. 변형예로서, 가스 분배 시스템(940)이 공정 가스 혼합물의 유입 및 기판(925) 위의 공정 가스 혼합물의 분배 조절을 위한 다중 구역 샤워기 디자인을 포함할 수도 있다. 예를 들어, 다중 구역 샤워기 디자인은 기판(925) 위의 실질적으로 중앙 영역으로의 조성물 또는 공정 가스의 유량 대비 기판(925) 위의 실질적으로 주변 영역으로의 조성물 또는 공정 가스의 유량을 조절하도록 구성될 수도 있다.
진공 펌핑 시스템(950)은 챔버 압력의 교축을 위한 게이트 밸브와 초당 대략 5000 리터(및 그 보다 많은 양)에 이르는 펌핑 속도가 가능한 터보 분자 진공 펌프(TMP)를 포함할 수 있다. 건식 플라즈마 에칭을 위해 사용되는 종래 기술의 플라즈마 처리 장치에서, 초당 1000 리터 내지 3000 리터 용량의 TMP가 채용될 수 있다. TMP는 통상, 대략 50 mTorr 미만의 저압 처리에 유용하다. 고압 처리(즉, 대략 100 mTorr보다 높은 압력의 처리)의 경우, 기계적 부스터 펌프(booster pump)와 건식 러핑 펌프(roughing pump)가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 장치(도시하지 않음)가 플라즈마 처리 챔버(910)에 결합될 수 있다.
제어부(955)는 플라즈마 처리 시스템(900)과 통신하여 플라즈마 처리 시스템(900)으로부터 출력을 모니터링할뿐만 아니라 플라즈마 처리 시스템(900)으로의 입력을 활성화하기에 충분한 제어 전압을 발생시킬 수 있는 마이크로프로세서, 메모리 및 디지털 I/O 포트를 포함한다. 또한, 제어부(955)는 RF 발생기(930), 펄스형 바이어스 신호 제어부(931), 임피던스 매치 네트워크(932), 가스 분배 시스템(940), 진공 펌핑 시스템(950)뿐만 아니라 기판 가열/냉각 시스템(도시하지 않음), 후면 가스 공급 시스템(926), 및/또는 정전식 클램핑 시스템(928)에 결합될 수 있으며 이들과 정보를 교환할 수 있다. 예를 들어, 메모리에 저장된 프로그램이 플라즈마 에칭 공정과 같은 플라즈마 지원 공정을 기판(925) 상에서 수행하기 위하여 공정 레시피에 따라 플라즈마 처리 시스템(900)의 전술한 구성 요소로의 입력을 활성화하도록 사용될 수 있다.
제어부(955)는 플라즈마 처리 시스템(900)에 대해 상대적인 국소 위치에 배치될 수 있으며, 또는 플라즈마 처리 시스템(900)에 대해 상대적인 원거리 위치에 배치될 수 있다. 예를 들어, 제어부(955)가 직접적인 연결부, 인트라넷, 및/또는 인터넷을 사용하여 플라즈마 처리 시스템(900)과 데이터를 교환할 수 있다. 제어부(955)는, 예를 들어, 고객 사이트(즉, 소자 제조자 등)에서 인트라넷에 결합될 수 있으며, 또는 예를 들어, 판매자 사이트(즉, 장비 제조자)에서 인트라넷에 결합될 수 있다. 변형예로서 또는 추가적으로, 제어부(955)가 인터넷에 결합될 수 있다. 또한, 다른 컴퓨터(즉, 제어부, 서버 등)가 직접적인 연결부, 인트라넷 및/또는 인터넷을 통해 데이터를 교환하도록 제어부(955)에 접근할 수 있다.
플라즈마 처리 시스템(900)은, 잠재적으로 플라즈마 밀도를 증가시키며 및/또는 플라즈마 처리 균일성을 개선하기 위하여, 고정형의 또는 기계적으로 또는 전기적으로 회전하는 자기장 시스템(도시하지 않음)을 추가로 포함할 수 있다. 또한, 제어부(955)는 회전 속도 및 전계 강도를 조절하도록 자기장 시스템에 결합될 수 있다. 당 업계의 숙련자라면 회전 자기장의 설계 및 실시와 관련하여 잘 알고 있을 것이다.
플라즈마 처리 시스템(900)은 선택적인 임피던스 매치 네트워크(974)를 통해 RF 발생기(972)로부터 RF 전원이 결합될 수 있는 상부 전극(970)을 추가로 포함할 수 있다. 상부 전극으로의 RF 전원의 인가를 위한 주파수는 대략 0.1 MHz 내지 대략 200 MHz의 범위일 수 있다. 추가적으로, 하부 전극으로의 전원 인가를 위한 주파수는 대략 0.1 MHz 내지 대략 100 MHz의 범위일 수 있다. 또한, 상부 전극(970)으로의 RF 전원의 인가를 제어하기 위하여, 제어부(955)가 RF 발생기(972)와 임피던스 매치 네트워크(974)에 결합된다. 상부 전극의 디자인 및 실시 기술은 당 업계의 숙련자에게는 공지의 기술이다. 상부 전극(970)과 가스 분배 시스템(940)은 도시된 바와 같이 동일한 챔버 조립체 내부에 설계될 수 있다. 변형예로서, 상부 전극(970)은 기판(925) 위의 플라즈마에 결합된 RF 전원 분배를 조절하기 위한 다중 구역 전극 디자인을 포함할 수도 있다. 예를 들어, 상부 전극(970)이 중앙 전극과 가장자리 전극으로 세그먼트 형태로 형성될 수도 있다.
플라즈마 처리 시스템(900)은 기판(925)에 대향하는 상부 전극(970)에 결합되는 직류(DC) 전원 공급부(990)를 추가로 포함할 수 있다. 상부 전극(970)은 전극 플레이트를 포함할 수도 있다. 전극 플레이트는 규소 함유 전극 플레이트를 포함할 수도 있다. 또한, 전극 플레이트는 도핑 처리된 규소 전극 플레이트를 포함할 수도 있다. DC 전원 공급부(990)는 가변 DC 전원 공급부를 포함할 수 있다. 추가적으로, DC 전원 공급부(990)가 이극성 DC 전원 공급부를 포함할 수 있다. DC 전원 공급부(990)는 DC 전원 공급부(990)의 극성, 전류, 전압 또는 온/오프 상태를 모니터링하며, 조절하며, 또는 제어하는 작용 중 적어도 하나를 수행하도록 구성된 시스템을 추가로 포함할 수 있다. 플라즈마가 형성되고 나면, DC 전원 공급부(990)는 탄도 전자 빔의 형성을 촉진한다. 전기 필터(도시하지 않음)가 DC 전원 공급부(990)로부터 RF 전원을 결합 해제하도록 사용될 수도 있다.
예를 들어, DC 전원 공급부(990)에 의해 상부 전극(970)에 인가되는 DC 전압은 대략 -2000 볼트(V) 내지 대략 1000 V의 범위일 수도 있다. 바람직하게는, DC 전압의 절대 값은 대략 100 V와 같거나 더 큰 값을 가지며, 보다 바람직하게는, DC 전압의 절대 값은 대략 500 V와 같거나 더 큰 값을 갖는다. 추가적으로, DC 전압이 음극성을 갖는 것이 바람직하다. 또한, DC 전압은 상부 전극(970)의 표면에 발생되는 자체 바이어스 전압보다 큰 절대 값을 갖는 음의 전압인 것이 바람직하다. 기판 홀더(920)에 마주하는 상부 전극(970)의 표면은 규소 함유 재료로 형성될 수도 있다.
공지되어 있는 다른 유형의 플라즈마 처리 시스템이 또한 본 명세서에 개시된 기술을 실행하도록 사용될 수 있다. 예를 들어, 변형예의 플라즈마 처리 시스템(도시하지 않음)은 선택적인 임피던스 매치 네트워크를 통해 RF 발생기에 의해 RF 전원이 결합되는 유도성 코일을 추가로 포함한다. RF 전원은 유도성 코일로부터 유전성 창을 통해 플라즈마 처리 영역으로 유도 가능하게 결합된다. 유도성 코일로의 RF 전원의 인가를 위한 주파수는 대략 10 MHz 내지 대략 100 MHz의 범위일 수 있다. 유사하게, 척 전극으로의 전원의 인가를 위한 주파수는 대략 0.1 MHz 내지 대략 100 MHz의 범위일 수 있다. 또한, 슬롯형 페러데이(Faraday) 차폐부가 유도성 코일과 플라즈마 처리 영역의 플라즈마 사이의 용량성 결합을 감소시키도록 채용될 수 있다. 또한, 제어부는 유도성 코일로의 전원 인가를 제어하기 위하여 RF 발생기 및 임피던스 매치 네트워크에 결합될 수 있다.
일 변형예에 따르면, 플라즈마 처리 시스템은 변압기 결합형 플라즈마(TCP) 반응기에서와 같이 위에서부터 플라즈마 처리 영역과 연통하는 "나선형(spiral)" 코일 또는 "팬케이크(pancake)" 코일과 같은 유도성 코일을 포함할 수 있다. 유도 결합형 플라즈마(ICP) 공급원 또는 변압기 결합형 플라즈마(TCP) 공급원의 설계 및 실시는 당 업계의 숙련자에게 잘 알려져 있다. 변형예로서, 전자 사이클로트론 공진(ECR)을 사용하여 플라즈마가 형성될 수 있다. 또 다른 실시예에 따르면, 플라즈마가 헬리콘파(Helicon wave)의 발사를 통해 형성된다. 또 다른 실시예에 따르면, 플라즈마가 전파 표면파로 형성된다. 그외 다른 플라즈마 처리 시스템이 도 9의 실시예와 유사할 수 있으며, 표면파 플라즈마(SWP) 공급원을 추가로 포함할 수 있다. SWP 공급원은 마이크로파 전원이 전원 결합 시스템을 통해 결합되는 반경 방향 라인 슬롯 안테나(RLSA)와 같은 슬롯 안테나를 포함할 수 있다. 전술한 각각의 플라즈마 공급원은 당 업계의 숙련자에게는 잘 알려져 있다.
본 개시 내용에 포함된 세부 사항은 설명을 목적으로 비제한적인 의미로 서술되었다. 본 명세서에 개시된 실시예는 첨부 도면을 참조하여 설명되어 있다. 설명을 위해, 특정 개수, 재료 및 구성이 다양한 실시예의 완벽한 이해를 제공하도록 서술되어 있다. 그럼에도 불구하고, 본 명세서의 기술은 특정 세부 사항 없이 실시될 수도 있다. 또한, 도면에 도시된 다양한 실시예는 예시를 위한 것으로 실제 크기로 도시될 필요는 없음을 이해하여야 한다. 실질적으로 동일한 기능상 구성을 갖는 구성 요소가 동일한 도면 부호로 지시되어 있으며, 따라서, 중복 설명은 생략될 수도 있다.
다양한 실시예의 이해를 돕기 위해 복수의 별개의 작동으로서 다양한 기술이 설명될 수도 있다. 설명 순서는 이들 작동이 반드시 이러한 순서로 수행되어야 한다는 의미를 부여하는 것으로서 해석되어야 하는 것은 아니다. 사실, 이들 작동은 기재된 순서로 수행되지 않아야 할 수도 있다. 설명된 작동은 예시적인 실시예에 기재된 바와 상이한 순서로 수행될 수도 있다. 다양한 추가의 작동이 수행될 수도 있으며 및/또는 설명된 작동이 추가의 실시예에서는 생략될 수도 있다.
본 명세서에 사용된 바와 같은 "기판" 또는 "목표 기판"은 일반적으로 본 명세서의 기술에 따라 처리되는 대상을 일컫는 것이다. 기판은 소자, 특히, 반도체 또는 그외 다른 전자 소자의 구조 또는 재료 부분을 포함할 수도 있으며, 예를 들어, 반도체 웨이퍼와 같은 기부 기판 구조 또는 박막과 같은 기부 기판 구조체 상에 놓인 층일 수도 있다. 따라서, 기판은 패턴형의 또는 비패턴형의 특정 기부 구조, 하부 층 또는 상부 층으로 제한되는 것이 아니라, 이러한 층 또는 기부 구조를 포함할 수 있으며, 층들 및/또는 기부 구조의 조합을 포함할 수 있다. 전술한 설명은 특정 유형의 기판을 참조할 수도 있지만, 단지 예시를 위해 제공된 것이다.
본 개시 내용의 다수의 실시예가 상세히 전술되어 있긴 하지만, 당 업계의 숙련자라면 전술한 기술의 신규 가르침 및 장점을 실질적으로 벗어나지 않고 이들 실시예의 다수의 수정이 가능함이 즉각적으로 이해될 것이다. 이에 따라, 이러한 모든 수정이 본 개시 내용의 범위 내에 포함된다.
405 : 기판 412 : 더미 게이트
414 : 하드 마스크 422 : 핀
430 : 컨포멀 층 450 : 보호 층
414 : 하드 마스크 422 : 핀
430 : 컨포멀 층 450 : 보호 층
Claims (20)
- 기판 구조체 상에 스페이서를 준비하기 위한 방법에 있어서,
기판 상에 제 1 종횡비를 특징으로 하는 제 1 구조체를 제공하는 단계;
기판 상에 제 2 종횡비를 특징으로 하는 제 2 구조체를 제공하는 단계;
상기 제 1 구조체의 위에 그리고 상기 제 2 구조체의 위에 컨포멀 스페이서 재료 층을 성막하는 단계;
상기 컨포멀 스페이서 재료 층 상에 보호 층을 성막하는 종횡비 종속 성막 공정을 수행하는 단계 ― 상기 종횡비 종속 성막 공정은 경도, 두께, 조성 중 적어도 하나에 관하여 상기 제 2 구조체 상의 제 2 세트의 보호 층 특성들과 상이한 상기 제 1 구조체 상의 제 1 세트의 보호 층 특성들을 제공하도록 맞추어진 것임 ― ; 및
상기 제 1 구조체의 적어도 일부 상에 상기 컨포멀 스페이서 재료 층을 유지하면서 상기 제 2 구조체로부터 상기 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정을 수행하는 단계를 포함하며,
상기 제 1 종횡비는 상기 제 2 종횡비보다 큰 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법.. - 제 1 항에 있어서,
상기 제 1 구조체는 게이트 임계 치수를 특징으로 하는 게이트 구조체를 포함하며, 상기 제 2 구조체는 상기 게이트 구조체와 직교하도록 배열되는 핀 구조체를 포함하고, 상기 게이트 구조체는 상기 핀 구조체의 위에 컨포멀하게 적용되는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 2 항에 있어서,
상기 핀 구조체는 복수의 핀을 포함하며, 각각의 핀은 핀 임계 치수를 특징으로 하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 컨포멀 스페이서 재료 층은 실리콘 니트라이드(SiN), 실리콘 카바이드(SiC), 실리콘 카보니트라이드(SiCN), 실리콘 옥시카보니트라이드(SiOCN), 붕소 도핑 실리콘 니트라이드, 탄소 도핑 실리콘 니트라이드, 산소 도핑 실리콘 니트라이드, 또는 탄소 및 붕소 도핑 실리콘 니트라이드로 구성되며,
상기 컨포멀 스페이서 재료 층은 10 나노미터(nm) 이하의 두께를 갖는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 Si, Cl 및 O를 포함하는 환경에서 기상 증착 공정을 수행하는 단계를 포함하며,
상기 보호 층은 Si, O 및 Cl을 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, 초기 성분(incipient ingredient)으로서 SiCl4 및 O2를 함유하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 6 항에 있어서,
상기 플라즈마 지원 성막 공정은 기판이 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단하며,
상기 기판의 온도가 0℃ 내지 100℃의 범위인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 7 항에 있어서,
상기 보호 층을 형성하는 단계는 상기 스페이서 에칭 공정에 대한 상기 보호 층의 에칭 저항을 변경하도록 상기 플라즈마 지원 성막 공정의 적어도 하나의 공정 매개 변수를 조절하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 SiCl4 및 H2O에 상기 기판을 노출시키는 단계 및 상기 기판을 가열하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 보호 층은 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 탄소를 함유하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 탄소를 함유하는 환경에서 기상 증착 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, CxHyFz ― x와 z는 0이 아님 ― 로서 나타내어지는 플루오로카본 가스를 초기 성분으로서 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, CxHy ― x와 y는 0이 아님 ― 로서 나타내어지는 하이드로카본 가스를 초기 성분으로서 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 12 항에 있어서,
상기 플라즈마 지원 성막 공정은 상기 기판이 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 12 항에 있어서,
상기 기판의 온도는 0℃ 내지 100℃의 범위인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 스페이서 에칭 공정을 수행하는 단계는, 초기 성분으로서 CxHyFz 함유 가스 ― x와 z는 0이 아님 ― 와 비활성 가스를 포함하는 에칭 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 에칭 공정을 사용하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 구조체 및 상기 제 2 구조체는 3D finFET 소자의 일부인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 기판 구조체 상에 스페이서를 준비하기 위한 방법에 있어서,
기판 상에 상기 기판으로부터 제 1 높이로 연장되는 제 1 상측 부분을 구비한 제 1 구조체를 제공하는 단계;
상기 기판 상에 상기 기판으로부터 제 2 높이로 연장되는 제 2 상측 부분을 구비한 제 2 구조체를 상기 제 1 구조체에 인접하여 제공하는 단계 ― 상기 제 1 높이는 상기 제 2 높이와 비교하여 상기 기판으로부터 더 멀리 연장되는 것임 ― ;
상기 제 1 구조체의 위에 그리고 상기 제 2 구조체의 위에 컨포멀 스페이서 재료 층을 성막하는 단계;
상기 컨포멀 스페이서 재료 층 상에 폴리머 보호 층을 성막하는 성막 공정을 수행하는 단계 ― 상기 성막 공정은, 상기 기판을 향해 등방성으로 유동하며 상기 제 1 구조체의 제 1 상측 부분에 형성되는 폴리머 보호 층의 제 1 두께가 상기 제 2 구조체의 제 2 상측 부분에 형성되는 폴리머 보호 층의 제 2 두께와 비교하여 더 두껍도록 하기에 충분한 점착 계수를 갖는 단량체를 상기 기판 위에 형성된 플라즈마 내부에 생성하는 단계를 포함함 ― ; 및
상기 제 1 구조체의 적어도 일부 상에 상기 컨포멀 스페이서 재료 층을 유지하면서 상기 제 2 구조체로부터 상기 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정을 수행하는 단계
를 포함하는, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 18 항에 있어서,
상기 스페이서 에칭 공정을 수행하기 전에, 브레이크스루(breakthrough) 에칭 공정을 수행하는 단계, 및 상기 제 2 구조체 상의 상기 폴리머 보호 층의 일부를 제거하는 단계를 더 포함하며, 상기 브레이크스루 에칭 공정은 이방성인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 19 항에 있어서,
상기 성막 공정을 수행하기 전에, 상기 제 1 상측 부분으로부터 그리고 상기 제 2 상측 부분으로부터 컨포멀 스페이서 재료를 제거하는 부분 스페이서 에칭 공정을 수행하는 단계를 더 포함하며,
상기 제 1 구조체는 트랜지스터의 게이트 구조체 또는 더미 게이트 구조체이고,
상기 제 2 구조체는 트랜지스터의 핀 구조체인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102038569B1 (ko) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트랜지스터 디바이스 게이트 구조 형성 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490365B2 (en) | 2014-06-12 | 2016-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of fin-like field effect transistor |
| US9502538B2 (en) | 2014-06-12 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd | Structure and formation method of fin-like field effect transistor |
| US9490346B2 (en) | 2014-06-12 | 2016-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of fin-like field effect transistor |
| US9691900B2 (en) | 2014-11-24 | 2017-06-27 | International Business Machines Corporation | Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch |
| KR102376481B1 (ko) | 2015-05-22 | 2022-03-21 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법 |
| KR20160143942A (ko) | 2015-06-04 | 2016-12-15 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN106684123B (zh) * | 2015-11-06 | 2019-10-25 | 上海新昇半导体科技有限公司 | 高压无结场效应器件及其形成方法 |
| KR102523125B1 (ko) * | 2015-11-27 | 2023-04-20 | 삼성전자주식회사 | 반도체 소자 |
| US10269814B2 (en) | 2015-11-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
| US9728622B1 (en) | 2016-05-09 | 2017-08-08 | International Business Machines Corporation | Dummy gate formation using spacer pull down hardmask |
| US10453686B2 (en) * | 2016-08-31 | 2019-10-22 | Tokyo Electron Limited | In-situ spacer reshaping for self-aligned multi-patterning methods and systems |
| US10141231B1 (en) | 2017-08-28 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device with wrapped-around epitaxial structure and manufacturing method thereof |
| US11600530B2 (en) * | 2018-07-31 | 2023-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
| DE102020114865A1 (de) | 2019-10-31 | 2021-05-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nicht-konforme verkappungsschicht und verfahren zu deren herstellung |
| US11437491B2 (en) | 2019-10-31 | 2022-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-conformal capping layer and method forming same |
| US11574846B2 (en) | 2019-12-15 | 2023-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate formation of semiconductor devices |
| DE102020128407A1 (de) * | 2019-12-15 | 2021-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-bildung von halbleitervorrichtungen |
| EP3968387A1 (en) * | 2020-09-15 | 2022-03-16 | Imec VZW | Gate spacer patterning |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524685A (ja) | 2001-02-14 | 2004-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチング選択度を制御するための方法と装置 |
| JP2011096788A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011101002A (ja) * | 2009-11-03 | 2011-05-19 | Internatl Business Mach Corp <Ibm> | ｆｉｎＦＥＴ、及びｆｉｎＦＥＴの形成方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700510A (en) * | 1970-03-09 | 1972-10-24 | Hughes Aircraft Co | Masking techniques for use in fabricating microelectronic components |
| US4418095A (en) * | 1982-03-26 | 1983-11-29 | Sperry Corporation | Method of making planarized Josephson junction devices |
| KR100335483B1 (ko) * | 1995-11-28 | 2002-11-20 | 삼성전자 주식회사 | 반도체소자의스페이서형성방법 |
| US6348706B1 (en) * | 2000-03-20 | 2002-02-19 | Micron Technology, Inc. | Method to form etch and/or CMP stop layers |
| US20060154423A1 (en) * | 2002-12-19 | 2006-07-13 | Fried David M | Methods of forming structure and spacer and related finfet |
| US7115947B2 (en) * | 2004-03-18 | 2006-10-03 | International Business Machines Corporation | Multiple dielectric finfet structure and method |
| JPWO2006006438A1 (ja) * | 2004-07-12 | 2008-04-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| EP1646080B1 (en) * | 2004-10-07 | 2014-09-24 | Imec | Etching of structures with high topography |
| US7579252B2 (en) * | 2005-09-30 | 2009-08-25 | Microsemi Corporation | Self aligned process for BJT fabrication |
| US7473593B2 (en) * | 2006-01-11 | 2009-01-06 | International Business Machines Corporation | Semiconductor transistors with expanded top portions of gates |
| US8133797B2 (en) * | 2008-05-16 | 2012-03-13 | Novellus Systems, Inc. | Protective layer to enable damage free gap fill |
| US8357601B2 (en) * | 2010-02-09 | 2013-01-22 | Micron Technology, Inc. | Cross-hair cell wordline formation |
| JP5466756B2 (ja) * | 2010-03-04 | 2014-04-09 | 東京エレクトロン株式会社 | プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 |
-
2013
- 2013-03-28 KR KR1020147031546A patent/KR101644732B1/ko active IP Right Grant
- 2013-03-28 WO PCT/US2013/034418 patent/WO2013154842A1/en active Application Filing
- 2013-04-11 TW TW102112917A patent/TWI518797B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524685A (ja) | 2001-02-14 | 2004-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチング選択度を制御するための方法と装置 |
| JP2011096788A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2011101002A (ja) * | 2009-11-03 | 2011-05-19 | Internatl Business Mach Corp <Ibm> | ｆｉｎＦＥＴ、及びｆｉｎＦＥＴの形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102038569B1 (ko) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트랜지스터 디바이스 게이트 구조 형성 |
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