KR101644732B1 - Finfet 방식용 게이트 스페이서 프로파일, 핀 손실 및 하드 마스크 손실 개선을 위한 종횡비 종속 성막 - Google Patents
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Abstract
Description
도 1은 종래 기술의 비평면형 트랜지스터 소자의 사시도이다.
도 2a 및 도 2b 그리고 도 3a 및 도 3b는 부분 에칭 공정 동안의 스페이서 붕괴를 보여주는 개략도이다.
도 4a 내지 도 4f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 5a 내지 도 5f는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비를 보여주는 개략도이다.
도 6a 내지 도 6e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 7a 내지 도 7e는 본 명세서의 실시예에 따른 기판 상의 게이트 구조체용 측벽 스페이서의 준비 과정을 보여주는 개략도이다.
도 8은 본 명세서의 실시예에 따른 스페이서 에칭 공정을 수행하기 위한 방법을 보여주는 순서도이다.
도 9는 본 명세서의 실시예에 따른 플라즈마 처리 시스템을 보여주는 개략도이다.
414 : 하드 마스크 422 : 핀
430 : 컨포멀 층 450 : 보호 층
Claims (20)
- 기판 구조체 상에 스페이서를 준비하기 위한 방법에 있어서,
기판 상에 제 1 종횡비를 특징으로 하는 제 1 구조체를 제공하는 단계;
기판 상에 제 2 종횡비를 특징으로 하는 제 2 구조체를 제공하는 단계;
상기 제 1 구조체의 위에 그리고 상기 제 2 구조체의 위에 컨포멀 스페이서 재료 층을 성막하는 단계;
상기 컨포멀 스페이서 재료 층 상에 보호 층을 성막하는 종횡비 종속 성막 공정을 수행하는 단계 ― 상기 종횡비 종속 성막 공정은 경도, 두께, 조성 중 적어도 하나에 관하여 상기 제 2 구조체 상의 제 2 세트의 보호 층 특성들과 상이한 상기 제 1 구조체 상의 제 1 세트의 보호 층 특성들을 제공하도록 맞추어진 것임 ― ; 및
상기 제 1 구조체의 적어도 일부 상에 상기 컨포멀 스페이서 재료 층을 유지하면서 상기 제 2 구조체로부터 상기 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정을 수행하는 단계를 포함하며,
상기 제 1 종횡비는 상기 제 2 종횡비보다 큰 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법.. - 제 1 항에 있어서,
상기 제 1 구조체는 게이트 임계 치수를 특징으로 하는 게이트 구조체를 포함하며, 상기 제 2 구조체는 상기 게이트 구조체와 직교하도록 배열되는 핀 구조체를 포함하고, 상기 게이트 구조체는 상기 핀 구조체의 위에 컨포멀하게 적용되는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 2 항에 있어서,
상기 핀 구조체는 복수의 핀을 포함하며, 각각의 핀은 핀 임계 치수를 특징으로 하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 컨포멀 스페이서 재료 층은 실리콘 니트라이드(SiN), 실리콘 카바이드(SiC), 실리콘 카보니트라이드(SiCN), 실리콘 옥시카보니트라이드(SiOCN), 붕소 도핑 실리콘 니트라이드, 탄소 도핑 실리콘 니트라이드, 산소 도핑 실리콘 니트라이드, 또는 탄소 및 붕소 도핑 실리콘 니트라이드로 구성되며,
상기 컨포멀 스페이서 재료 층은 10 나노미터(nm) 이하의 두께를 갖는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 Si, Cl 및 O를 포함하는 환경에서 기상 증착 공정을 수행하는 단계를 포함하며,
상기 보호 층은 Si, O 및 Cl을 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, 초기 성분(incipient ingredient)으로서 SiCl4 및 O2를 함유하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 6 항에 있어서,
상기 플라즈마 지원 성막 공정은 기판이 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단하며,
상기 기판의 온도가 0℃ 내지 100℃의 범위인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 7 항에 있어서,
상기 보호 층을 형성하는 단계는 상기 스페이서 에칭 공정에 대한 상기 보호 층의 에칭 저항을 변경하도록 상기 플라즈마 지원 성막 공정의 적어도 하나의 공정 매개 변수를 조절하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 SiCl4 및 H2O에 상기 기판을 노출시키는 단계 및 상기 기판을 가열하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 보호 층은 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 탄소를 함유하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는 불소와 수소로 이루어진 군으로부터 선택되는 적어도 하나의 원소와 탄소를 함유하는 환경에서 기상 증착 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, CxHyFz ― x와 z는 0이 아님 ― 로서 나타내어지는 플루오로카본 가스를 초기 성분으로서 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 10 항에 있어서,
상기 종횡비 종속 성막 공정을 수행하는 단계는, CxHy ― x와 y는 0이 아님 ― 로서 나타내어지는 하이드로카본 가스를 초기 성분으로서 포함하는 필름 형성 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 지원 성막 공정을 수행하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 12 항에 있어서,
상기 플라즈마 지원 성막 공정은 상기 기판이 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 차단하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 12 항에 있어서,
상기 기판의 온도는 0℃ 내지 100℃의 범위인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 스페이서 에칭 공정을 수행하는 단계는, 초기 성분으로서 CxHyFz 함유 가스 ― x와 z는 0이 아님 ― 와 비활성 가스를 포함하는 에칭 공정 조성물을 사용하여 플라즈마를 발생시키는 단계를 포함하는 플라즈마 에칭 공정을 사용하는 단계를 포함하는 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 1 항에 있어서,
상기 제 1 구조체 및 상기 제 2 구조체는 3D finFET 소자의 일부인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 기판 구조체 상에 스페이서를 준비하기 위한 방법에 있어서,
기판 상에 상기 기판으로부터 제 1 높이로 연장되는 제 1 상측 부분을 구비한 제 1 구조체를 제공하는 단계;
상기 기판 상에 상기 기판으로부터 제 2 높이로 연장되는 제 2 상측 부분을 구비한 제 2 구조체를 상기 제 1 구조체에 인접하여 제공하는 단계 ― 상기 제 1 높이는 상기 제 2 높이와 비교하여 상기 기판으로부터 더 멀리 연장되는 것임 ― ;
상기 제 1 구조체의 위에 그리고 상기 제 2 구조체의 위에 컨포멀 스페이서 재료 층을 성막하는 단계;
상기 컨포멀 스페이서 재료 층 상에 폴리머 보호 층을 성막하는 성막 공정을 수행하는 단계 ― 상기 성막 공정은, 상기 기판을 향해 등방성으로 유동하며 상기 제 1 구조체의 제 1 상측 부분에 형성되는 폴리머 보호 층의 제 1 두께가 상기 제 2 구조체의 제 2 상측 부분에 형성되는 폴리머 보호 층의 제 2 두께와 비교하여 더 두껍도록 하기에 충분한 점착 계수를 갖는 단량체를 상기 기판 위에 형성된 플라즈마 내부에 생성하는 단계를 포함함 ― ; 및
상기 제 1 구조체의 적어도 일부 상에 상기 컨포멀 스페이서 재료 층을 유지하면서 상기 제 2 구조체로부터 상기 컨포멀 스페이서 재료 층을 제거하는 스페이서 에칭 공정을 수행하는 단계
를 포함하는, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 18 항에 있어서,
상기 스페이서 에칭 공정을 수행하기 전에, 브레이크스루(breakthrough) 에칭 공정을 수행하는 단계, 및 상기 제 2 구조체 상의 상기 폴리머 보호 층의 일부를 제거하는 단계를 더 포함하며, 상기 브레이크스루 에칭 공정은 이방성인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법. - 제 19 항에 있어서,
상기 성막 공정을 수행하기 전에, 상기 제 1 상측 부분으로부터 그리고 상기 제 2 상측 부분으로부터 컨포멀 스페이서 재료를 제거하는 부분 스페이서 에칭 공정을 수행하는 단계를 더 포함하며,
상기 제 1 구조체는 트랜지스터의 게이트 구조체 또는 더미 게이트 구조체이고,
상기 제 2 구조체는 트랜지스터의 핀 구조체인 것인, 기판 구조체 상에 스페이서를 준비하기 위한 방법.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102038569B1 (ko) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트랜지스터 디바이스 게이트 구조 형성 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9490346B2 (en) | 2014-06-12 | 2016-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of fin-like field effect transistor |
US9490365B2 (en) | 2014-06-12 | 2016-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of fin-like field effect transistor |
US9502538B2 (en) | 2014-06-12 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd | Structure and formation method of fin-like field effect transistor |
US9691900B2 (en) | 2014-11-24 | 2017-06-27 | International Business Machines Corporation | Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch |
KR102376481B1 (ko) | 2015-05-22 | 2022-03-21 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법 |
KR20160143942A (ko) | 2015-06-04 | 2016-12-15 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
CN106684123B (zh) * | 2015-11-06 | 2019-10-25 | 上海新昇半导体科技有限公司 | 高压无结场效应器件及其形成方法 |
KR102523125B1 (ko) * | 2015-11-27 | 2023-04-20 | 삼성전자주식회사 | 반도체 소자 |
US10269814B2 (en) | 2015-11-30 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
US9728622B1 (en) | 2016-05-09 | 2017-08-08 | International Business Machines Corporation | Dummy gate formation using spacer pull down hardmask |
US10453686B2 (en) * | 2016-08-31 | 2019-10-22 | Tokyo Electron Limited | In-situ spacer reshaping for self-aligned multi-patterning methods and systems |
US10141231B1 (en) | 2017-08-28 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device with wrapped-around epitaxial structure and manufacturing method thereof |
US11600530B2 (en) | 2018-07-31 | 2023-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
US11437491B2 (en) * | 2019-10-31 | 2022-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-conformal capping layer and method forming same |
DE102020114865A1 (de) | 2019-10-31 | 2021-05-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nicht-konforme verkappungsschicht und verfahren zu deren herstellung |
DE102020128407A1 (de) | 2019-12-15 | 2021-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-bildung von halbleitervorrichtungen |
US11574846B2 (en) | 2019-12-15 | 2023-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate formation of semiconductor devices |
EP3968387A1 (en) * | 2020-09-15 | 2022-03-16 | Imec VZW | Gate spacer patterning |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004524685A (ja) | 2001-02-14 | 2004-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチング選択度を制御するための方法と装置 |
JP2011096788A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2011101002A (ja) * | 2009-11-03 | 2011-05-19 | Internatl Business Mach Corp <Ibm> | finFET、及びfinFETの形成方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3700510A (en) * | 1970-03-09 | 1972-10-24 | Hughes Aircraft Co | Masking techniques for use in fabricating microelectronic components |
US4418095A (en) * | 1982-03-26 | 1983-11-29 | Sperry Corporation | Method of making planarized Josephson junction devices |
KR100335483B1 (ko) * | 1995-11-28 | 2002-11-20 | 삼성전자 주식회사 | 반도체소자의스페이서형성방법 |
US6348706B1 (en) * | 2000-03-20 | 2002-02-19 | Micron Technology, Inc. | Method to form etch and/or CMP stop layers |
US20060154423A1 (en) * | 2002-12-19 | 2006-07-13 | Fried David M | Methods of forming structure and spacer and related finfet |
US7115947B2 (en) * | 2004-03-18 | 2006-10-03 | International Business Machines Corporation | Multiple dielectric finfet structure and method |
US7719043B2 (en) * | 2004-07-12 | 2010-05-18 | Nec Corporation | Semiconductor device with fin-type field effect transistor and manufacturing method thereof. |
EP1646080B1 (en) * | 2004-10-07 | 2014-09-24 | Imec | Etching of structures with high topography |
US7579252B2 (en) * | 2005-09-30 | 2009-08-25 | Microsemi Corporation | Self aligned process for BJT fabrication |
US7473593B2 (en) * | 2006-01-11 | 2009-01-06 | International Business Machines Corporation | Semiconductor transistors with expanded top portions of gates |
US8133797B2 (en) * | 2008-05-16 | 2012-03-13 | Novellus Systems, Inc. | Protective layer to enable damage free gap fill |
US8357601B2 (en) * | 2010-02-09 | 2013-01-22 | Micron Technology, Inc. | Cross-hair cell wordline formation |
WO2011108663A1 (ja) * | 2010-03-04 | 2011-09-09 | 東京エレクトロン株式会社 | プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置 |
-
2013
- 2013-03-28 KR KR1020147031546A patent/KR101644732B1/ko active Active
- 2013-03-28 WO PCT/US2013/034418 patent/WO2013154842A1/en active Application Filing
- 2013-04-11 TW TW102112917A patent/TWI518797B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004524685A (ja) | 2001-02-14 | 2004-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | エッチング選択度を制御するための方法と装置 |
JP2011096788A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP2011101002A (ja) * | 2009-11-03 | 2011-05-19 | Internatl Business Mach Corp <Ibm> | finFET、及びfinFETの形成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102038569B1 (ko) * | 2018-05-29 | 2019-10-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트랜지스터 디바이스 게이트 구조 형성 |
Also Published As
Publication number | Publication date |
---|---|
TW201405668A (zh) | 2014-02-01 |
WO2013154842A1 (en) | 2013-10-17 |
TWI518797B (zh) | 2016-01-21 |
KR20140143841A (ko) | 2014-12-17 |
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