KR101600738B1 - 에칭 중에 로우-k 게이트 스페이서로의 손상을 감소시키기 위한 방법 - Google Patents

에칭 중에 로우-k 게이트 스페이서로의 손상을 감소시키기 위한 방법 Download PDF

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KR101600738B1
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알록 란잔
앙겔리크 랄리
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도쿄엘렉트론가부시키가이샤
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Abstract

스페이서 에칭 프로세스를 수행하기 위한 방법이 설명된다. 방법은 게이트 구조체 상에 등각 도포된 로우-k 스페이서 재료를 갖는 기판 상에 게이트 구조체를 제공하는 것과, 게이트 구조체의 측벽을 따라 위치된 상태로 측벽 스페이서를 유지하면서, 게이트 구조체와 기판으로부터 스페이서 재료를 부분적으로 제거하도록 스페이서 에칭 프로세스 시퀀스를 수행하는 것을 포함한다. 스페이서 에칭 프로세스 시퀀스는 상기 스페이서 재료의 노출된 표면 상에 스페이서 보호층을 증착하는 것, 및 스페이서 보호층 및 스페이서 재료를 선택적으로 이방성 제거하여 게이트 구조체의 측벽 상에 측벽 스페이서를 남겨두도록 하나 이상의 에칭 프로세스를 수행하는 것을 포함할 수도 있고, 하나 이상의 에칭 프로세스에 의해 부분적으로 또는 완전히 소비되는 동안, 스페이서 보호층은 감소된 조성의 변동 및/또는 유전 상수를 나타낸다.

Description

에칭 중에 로우-k 게이트 스페이서로의 손상을 감소시키기 위한 방법 {METHOD FOR REDUCING DAMAGE TO LOW-K GATE SPACER DURING ETCHING}
관련 출원의 상호 참조
37 CFR §1.78(a)(4)에 따르면, 본 출원은 그 전체 내용이 본 명세서에 참조로서 합체되어 있는 2012년 3월 22일 출원된 미국 가출원 제61/613,985호의 이익을 청구하고 우선권을 주장한다.
발명의 분야
본 발명은 기판 상의 구조체를 위한 측벽 스페이서를 준비하는 방법에 관한 것이다.
반도체 제조에서 그리고 트랜지스터 게이트의 제조 중에, 스페이서 재료가 트랜지스터 게이트에 등각 도포되고(conformally applied), 이어서 부분적으로 제거되어 트랜지스터 게이트의 측벽 상에 측벽 스페이서를 형성한다. 트랜지스터 게이트 및 기판으로부터 스페이서 재료의 부분 제거 중에, 스페이서 에칭 프로세스의 성공은 무엇보다도, 이하의 성능 메트릭(metric): (a) 측벽 스페이서 푸팅(footing)의 크기, (b) 기판 리세스의 깊이, (c) 측벽 스페이서 임계 치수(critical dimension: CD)의 양, 및 (d) 스페이서 상부 리세스의 깊이를 측정함으로써 결정된다. 종래의 스페이서 에칭 프로세스는 이들 성능 메트릭들 중 적어도 하나에 수용 불가능한 결과를 생성한다.
더욱이, 트랜지스터 게이트의 치수가 계속 축소됨에 따라, 게이트와 접점 사이, 뿐만 아니라 소스/드레인(S/D)의 파셋면(facet)과 게이트 사이의 프린지 캐패시턴스(fringe capacitance)가 증가된다. 이 프린지 캐패시턴스의 증가에 대응하기 위해, 로우-k 유전 재료가 스페이서 재료로서 구현되어 왔다. 따라서, 스페이서 에칭 프로세스의 성공은 또한 스페이서 재료를 위해 사용된 로우-k 유전 재료의 최종적인 유전 상수에 대한 스페이서 에칭 프로세스의 효과를 측정함으로써 결정된다. 종래의 스페이서 에칭 프로세스는 다양한 성분의 스페이서 재료를 고갈시키고,, 이는 이어서 유전 상수의 바람직하지 않은 증가를 야기한다.
본 발명의 실시예는 측벽 스페이서를 준비하는 방법, 특히 게이트 구조체와 같은 구조체를 위한 측벽 스페이서를 기판 상에 준비하는 방법에 관한 것이다. 스페이서 에칭 프로세스 시퀀스를 사용하여 측벽 스페이서의 준비 후에, 스페이서 보호층은 스페이서 에칭 프로세스 시퀀스의 결과로서 감소된 조성 및/또는 유전 상수의 변동을 나타낸다.
일 실시예에 따르면, 스페이서 에칭 프로세스를 수행하기 위한 방법이 설명된다. 방법은 게이트 구조체 상에 등각 도포된 로우-k 스페이서 재료를 갖는 기판 상에 게이트 구조체를 제공하는 것으로서, 로우-k 스페이서 재료는 Si, N, C 및 B를 함유하는 것인 게이트 구조체를 제공하는 것, 및 게이트 구조체의 측벽을 따라 위치된 상태로 측벽 스페이서를 유지하면서, 게이트 구조체와 기판으로부터 스페이서 재료를 부분적으로 제거하도록 스페이서 에칭 프로세스 시퀀스를 수행하는 것을 포함한다. 스페이서 에칭 프로세스 시퀀스는 상기 스페이서 재료의 노출된 표면 상에 스페이서 보호층을 증착하는 것, 및 스페이서 보호층 및 스페이서 재료를 선택적으로 이방성 제거하여 게이트 구조체의 측벽 상에 측벽 스페이서를 남겨두도록 하나 이상의 에칭 프로세스를 수행하는 것을 포함할 수도 있고, 하나 이상의 에칭 프로세스에 의해 부분적으로 또는 완전히 소비되는 동안, 스페이서 보호층은 하나 이상의 에칭 프로세스에서 하나 이상의 화학 성분으로의 측벽 스페이서의 노출을 제한하고 측벽 스페이서 내의 B 또는 C의 고갈을 감소시킨다.
다른 실시예에 따르면, 스페이서 에칭 프로세스를 수행하기 위한 방법이 설명된다. 방법은 게이트 구조체 상에 등각 도포된 로우-k 스페이서 재료를 갖는 기판 상에 게이트 구조체를 제공하는 것으로서, 증착 상태에서 로우-k 스페이서 재료의 유전 상수는 초기값에 의해 특징화되는 것인 게이트 구조체를 제공하는 것, 및 게이트 구조체의 측벽을 따라 위치된 상태로 측벽 스페이서를 유지하면서, 게이트 구조체와 기판으로부터 스페이서 재료를 부분적으로 제거하도록 스페이서 에칭 프로세스 시퀀스를 수행하는 것을 포함한다. 스페이서 에칭 프로세스 시퀀스는 상기 스페이서 재료의 노출된 표면 상에 스페이서 보호층을 증착하는 것, 및 스페이서 보호층 및 스페이서 재료를 선택적으로 이방성 제거하여 게이트 구조체의 측벽 상에 측벽 스페이서를 남겨두도록 하나 이상의 에칭 프로세스를 수행하는 것을 포함할 수도 있고, 하나 이상의 에칭 프로세스에 의해 부분적으로 또는 완전히 소비되는 동안, 스페이서 보호층은 하나 이상의 에칭 프로세스에서 하나 이상의 화학 성분으로의 측벽 스페이서의 노출을 제한하고 측벽 스페이서 내의 B 또는 C의 고갈을 감소시키고, 로우-k 스페이서 재료의 유전 상수는 하나 이상의 에칭 프로세스를 수행한 직후에 최종값에 의해 특징화되고, 최종값과 초기값 사이의 차이는 초기값의 5% 이하이다.
첨부 도면에서:
도 1a 내지 도 1c는 기판 상의 게이트 구조체용 측벽 스페이서의 준비의 개략도를 도시하고 있고;
도 2a 내지 도 2d는 실시예에 따른 스페이서 에칭 프로세스를 수행하기 위한 방법의 개략도를 도시하고 있고;
도 3은 실시예에 따른 스페이서 에칭 프로세스를 수행하기 위한 방법을 도시하는 흐름도를 제공하고 있고;
도 4는 다른 실시예에 따른 스페이서 에칭 프로세스를 수행하기 위한 방법을 도시하고 있는 흐름도를 제공하고 있고;
도 5는 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 6은 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 7은 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 8은 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 9는 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 10은 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있고;
도 11은 다른 실시예에 따른 플라즈마 프로세싱 시스템의 개략도를 도시하고 있다.
이하의 설명에서, 한정이 아니라 설명의 목적으로, 프로세싱 시스템의 특정 기하학적 구조, 거기에 사용된 다양한 구성 요소 및 프로세스의 설명과 같은 특정 상세가 설명된다. 그러나, 본 발명은 이들 특정 상세로부터 벗어나는 다른 실시예에서 구현될 수도 있다는 것이 이해되어야 한다.
유사하게, 설명의 목적으로, 특정 수, 재료 및 구성은 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그럼에도 불구하고, 본 발명은 특정 상세 없이 실시될 수도 있다. 더욱이, 도면에 도시되어 있는 다양한 실시예는 예시적인 표현이고, 반드시 실제 축적대로 도시되어 있는 것은 아니라는 것이 이해되어야 한다.
다양한 동작이 본 발명을 이해하는 데 가장 도움이 되는 방식으로 차례로 다수의 개별 동작들로서 설명될 것이다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서 의존성이 있는 것을 암시하는 것으로서 해석되어서는 안된다. 특히, 이들 동작은 제시의 순서로 수행될 필요는 없다. 설명된 동작은 설명된 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 부가의 동작이 수행될 수도 있고 그리고/또는 설명된 동작들은 부가의 실시예에서 생략될 수도 있다.
"기판"은 본 명세서에 사용될 때, 일반적으로 본 발명에 따라 프로세싱되는 물체를 칭한다. 기판은 디바이스의 임의의 재료 부분 또는 구조체, 특히 반도체 또는 다른 전자 디바이스를 포함할 수도 있고, 예를 들어 박막과 같은 베이스 기판 구조체 상에 또는 위에 있는 층 또는 반도체 웨이퍼와 같은 베이스 기판 구조체일 수도 있다. 따라서, 기판은 패터닝되거나 패터닝되지 않은 임의의 특정 베이스 구조체, 하위층 또는 상위층에 한정되도록 의도된 것은 아니고, 오히려 임의의 이러한 층 또는 베이스 구조체 및 층들 및/또는 베이스 구조체의 임의의 조합을 포함하도록 고려된다. 이하의 설명은 특정 유형의 기판을 참조할 수도 있지만, 이는 한정이 아니라 단지 예시의 목적이다.
전술된 바와 같이 반도체 제조에 있어서, 트랜지스터 게이트를 제조할 때, 스페이서 재료는 트랜지스터 게이트에 등각 도포되고, 이어서 부분적으로 제거되어 트랜지스터 게이트의 측벽 상에 측벽 스페이서를 형성한다. 예를 들어, 도 1a는 기판(110) 상에 형성된 게이트 구조체(100)의 도식도를 제공하고 있고, 여기서 게이트 구조체(100)는 게이트 유전체(120), 게이트 전극(130), 및 게이트 캡핑층(140)을 포함한다. 여기서, 게이트 유전체(120)는 초기 게이트 유전체 두께(121)[예를 들어, 약 10 내지 40 nm(나노미터)]에 의해 특징화될 수도 있고, 게이트 전극(130)은 초기 게이트 전극 두께(131)(예를 들어, 약 30 내지 100 nm)에 의해 특징화될 수도 있다. 또한, 게이트 캡핑층(140)은 초기 게이트 캡핑층 두께(141)(예를 들어, 약 10 내지 20 nm)에 의해 특징화될 수도 있다.
초기 스페이서 재료층 임계 치수(CD)(151)에 의해 특징화되는 스페이서 재료층(150)은 이후에 게이트 구조체(100) 상에 형성된다. 스페이서 재료층(150)은 도 1a에 도시되어 있는 바와 같이, 게이트 구조체(100)의 토포그래피에 순응하도록 기상 증착 프로세스를 통해 도포될 수도 있다. 예를 들어, 스페이서 재료층(150)은 화학 기상 증착(chemical vapor deposition: CVD) 프로세스, 플라즈마-향상 CVD(plasma-enhanced CVD: PECVD) 프로세스, 원자층 증착(atomic layer deposition: ALD) 프로세스, 플라즈마-향상 ALD(plasma-enhanced ALD: PEALD) 프로세스, 물리적 기상 증착(physical vapor deposition: PVD) 프로세스, 스퍼터링 프로세스 등을 사용하여 증착될 수도 있다. 초기 스페이서 재료층 CD(151)는 약 2 nm(나노미터) 내지 약 20 nm, 바람직하게는 약 5 nm 내지 약 15 nm, 또는 더 바람직하게는 약 8 nm 내지 약 12 nm(예를 들어, 약 9 내지 10 nm)의 범위일 수도 있다.
측벽 스페이서(150A, 150B)를 생성하기 위한 게이트 구조체(100) 및 기판(110)으로부터 스페이서 재료층(150)의 부분 제거 중에, 스페이서 에칭 프로세스는 무엇보다도, 이하의 성능 메트릭: (a) 게이트 구조체(100)의 측벽을 따른 스페이서 재료층(150)의 CD 감소 또는 슬림화(slimming)의 양, (b) 측벽 스페이서 푸팅의 존재 및/또는 크기, (c) 기판의 노출된 표면에 나타나는 기판 리세스의 양, (d) 게이트 구조체(100)의 상부에 근접한 스페이서 재료층(150)에 나타나는 스페이서 리세스의 양, (e) 게이트 캡핑층(140)의 상부면으로부터 소비된 캡핑 재료의 양, 및 (f) 스페이서 재료를 위해 사용된 로우-k 유전 재료의 최종 유전 상수에 대한 스페이서 에칭 프로세스의 효과를 측정함으로써 평가된다.
도 1b에 도시되어 있는 바와 같이, 종래의 스페이서 에칭 프로세스는 이들 성능 메트릭들 중 적어도 하나에 수용 불가능한 결과를 생성한다. 예를 들어, 종래의 스페이서 에칭 프로세스 후에, 최종 스페이서 재료층 CD(151A)에 의해 특징화된 측벽 스페이서(150A)를 갖는 게이트 구조체(101)가 생성된다. 최종 스페이서 재료 CD(151A)와 초기 스페이서 재료 CD(151) 사이의 차이는 스페이서 재료층(150)의 CD 감소 또는 슬림화의 양의 척도이다. CD 감소 또는 슬림화의 양은 과도할 수 있고, 종종 20%, 30%, 심지어 50% 초기 스페이서 재료 CD(151)를 초과할 수 있다.
부가적으로, 예를 들어, 게이트 구조체(101)는 측벽 스페이서 푸팅(152A)을 나타낼 수도 있다. 더욱이, 예를 들어, 게이트 구조체(101)는 이하의 것: (i) 기판(110)의 노출된 표면에 형성되고 1 nm, 2 nm, 심지어 5 nm를 초과할 수도 있는 기판 리세스 깊이(112A)에 의해 특징화되는 기판 리세스; (ii) 게이트 구조체(101)의 상부에 근접한 스페이서 재료층(150) 내에 있고 1 nm, 2 nm, 심지어 5 nm를 초과할 수도 있는 스페이서 리세스 깊이(153A)에 의해 특징화되는 스페이서 리세스; 및 (iii) 최종 게이트 캡핑층(140A)을 생성하는 게이트 캡핑층(140)의 상부면으로부터 소비되고 5 nm를 초과할 수도 있는 최종 게이트 캡핑층 두께(141A)와 초기 게이트 캡핑층 두께(141) 사이의 차이에 의해 특징화되는 캡핑 재료의 양 중 임의의 하나를 나타낼 수도 있다.
더욱이, 예를 들어, 측벽 스페이서(150A)는 종래의 스페이서 에칭 프로세스의 프로세스 화학과의 상호 작용에 기인할 수도 있는 유전 상수의 증가 및/또는 조성의 변동을 나타낼 수도 있다. 전술된 바와 같이, 게이트와 접점 사이, 뿐만 아니라 소스/드레인(S/D)의 파셋면과 게이트 사이의 프린지 캐패시턴스는 게이트 구조체(101)의 크기 감소에 따라 증가한다. 프린지 캐패시턴스의 이 증가에 대응하기 위해, 로우-k 유전 재료는 스페이서 재료로서 구현되어 왔다. 그러나, 종래의 스페이서 에칭 프로세스는 다양한 성분의 스페이서 재료를 고갈시키고, 이는 이어서 유전 상수의 바람직하지 않은 증가를 야기한다.
도 1c에 도시되어 있는 바와 같이 그리고 이하에 더 설명되는 바와 같이, 이들 성능 메트릭들 중 적어도 하나에 수용 가능한 결과를 생성하는 스페이서 에칭 프로세스가 제시되어 있다. 예를 들어, 스페이서 에칭 프로세스 후에, 최종 스페이서 재료층 CD(151B)에 의해 특징화되는 측벽 스페이서(150B)를 갖는 게이트 구조체(102)가 생성된다. 최종 스페이서 재료 CD(151B)와 초기 스페이서 재료 CD(151) 사이의 차이는 스페이서 재료층(150)의 CD 감소 또는 슬림화의 양의 척도이다. CD 감소 또는 슬림화의 양은 2 nm 미만, 바람직하게는 1 nm 미만으로 감소될 수도 있다. 대안적으로, CD 감소 또는 슬림화의 양은 초기 스페이서 재료 CD(151)의 20% 미만, 바람직하게는 10% 미만으로 감소될 수도 있다.
부가적으로, 예를 들어, 게이트 구조체(102)는 감소된 측벽 스페이서 푸팅(152B)을 나타내거나 또는 실질적으로 나타내지 않을 수도 있다. 더욱이, 예를 들어, 게이트 구조체(102)는 이하의 것: (i) 기판(110)의 노출된 표면에 형성되고 3 nm, 2 nm, 1.5 nm, 심지어 1 nm 미만일 수도 있는 기판 리세스 깊이(112B)에 의해 특징화되는 감소된 기판 리세스; (ii) 게이트 구조체(102)의 상부에 근접한 스페이서 재료층(150) 내에 있고 5 nm, 2 nm, 심지어 1 nm 미만일 수도 있는 스페이서 리세스 깊이(153B)에 의해 특징화되는 스페이서 리세스; 및 (iii) 최종 게이트 캡핑층(140B)을 생성하는 게이트 캡핑층(140)의 상부면으로부터 소비되고 5 nm 미만일 수도 있는 최종 게이트 캡핑층 두께(141B)와 초기 게이트 캡핑층 두께(141) 사이의 차이에 의해 특징화되는 캡핑 재료의 양 중 임의의 하나를 나타낼 수도 있다.
더욱이, 예를 들어, 게이트 구조체(102)는 측벽 스페이서(150B)의 유전 상수의 감소된 증가를 나타내거나 또는 실질적으로 어떠한 증가도 나타내지 않을 수도 있다. 게이트 구조체(102)는 측벽 스페이서(150B)의 조성의 감소된 변화를 나타내거나 또는 실질적으로 어떠한 변화도 나타내지 않을 수도 있는 데, 이는 이하에 더 상세히 설명될 것이다.
따라서, 다양한 실시예에 따르면, 스페이서 에칭 프로세스를 수행하기 위한 방법이 설명된다. 방법은 도 2a 내지 도 2d에 도식적으로 도시되어 있고, 도 3에 흐름도(300)로 제시되어 있다. 도 3에 제시되어 있는 바와 같이, 흐름도(300)는 게이트 구조체(200)(도 2a 참조) 상에 등각 도포된 로우-k 스페이서 재료(250)를 갖는 기판(210) 상에 게이트 구조체(200)를 제공하는 310에서 시작한다. 게이트 구조체(200)는 2D 게이트 구조체(또는 평면형 게이트 구조체)로 예시되어 있지만, FINFET(fin field-effect transistor: 핀 전계 효과 트랜지스터)와 같은 3D 게이트 구조체, 뿐만 아니라 스페이서층이 그 위에 등각 도포될 수도 있는 다른 구조체가 또한 고려된다. 로우-k 스페이서 재료(250)는 Si, N과, C 및 B로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유할 수도 있다. 부가적으로, 로우-k 스페이서 재료(250)는 Si, N, B 및 C를 함유할 수도 있다. 예를 들어, 로우-k 스페이서 재료(250)는 SiBN, SiCN, SiBCN 또는 SiCBN을 포함할 수도 있다.
부가적으로, 로우-k 스페이서 재료(250)는 증착된 상태에서, 7.5 미만인 초기값을 갖는 유전 상수에 의해 특징화될 수도 있다. 예를 들어, 로우-k 스페이서 재료(250)는 증착된 상태에서, 약 4.0 내지 약 7.0의 범위인 초기값을 갖는 유전 상수에 의해 특징화될 수도 있다. 대안적으로, 예를 들어, 유전 상수는 약 5.0 내지 약 6.0의 범위인 초기값을 가질 수도 있다. 또한 대안적으로, 예를 들어, 유전 상수는 약 5.0 내지 약 5.5의 범위인 초기값을 가질 수도 있다.
더욱이, 로우-k 스페이서 재료(250)는 화학 기상 증착(chemical vapor deposition: CVD), 플라즈마-향상 CVD(plasma-enhanced CVD: PECVD), 필라먼트-보조 CVD(filament-assisted CVD: FACVD), 원자층 증착(atomic layer deposition: ALD), 또는 플라즈마-향상 ALD(plasma-enhanced ALD: PEALD)를 사용하여 형성될 수도 있다. 부가적으로, 게이트 구조체(200) 상에 등각 도포된 로우-k 스페이서 재료(250)는 약 20 nm 이하 또는 약 10 nm 이하의 두께를 가질 수도 있다.
게이트 구조체(200)는 무엇보다도, 게이트 캡핑층, 게이트 전극층, 게이트 유전층, 게이트 계면층 등을 포함할 수도 있는 하나 이상의 층(230)의 패터닝된 필름 스택을 포함한다. 게이트 캡핑층은 SiO2와 같은 산화물을 포함할 수도 있다. 게이트 구조체(200)는 부가의 스페이서 재료를 더 포함할 수도 있다.
게이트 전극층은 다결정질 실리콘(폴리실리콘 또는 폴리-Si)의 층 및/또는 금속-함유층을 포함할 수도 있다. 금속-함유층은 금속, 금속 합금, 금속 질화물 또는 금속 산화물을 포함할 수도 있고, 예를 들어 티타늄, 티타늄 알루미늄 합금, 탄탈, 탄탈 알루미늄 합금, 티타늄 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 탄탈 질화물, 탄탈 실리콘 질화물, 하프늄 질화물, 하프늄 실리콘 질화물, 알루미늄 질화물 또는 알루미늄 산화물을 함유할 수도 있다. 금속-함유층은 전통적인 폴리-Si 게이트 전극층으로 대체되거나 일체화될 수도 있다.
게이트 유전체는 SiO2 또는 고-k(고 유전 상수) 층을 포함할 수도 있고, 예를 들어 란탄 산화물(La2O3)과 같은 란탄-함유층, 또는 하프늄 산화물층(예를 들어, HfOx, HfO2), 하프늄 실리케이트층(예를 들어, HfSiO), 또는 질화 하프늄 실리케이트[예를 들어, HfSiO(N)]와 같은 하프늄 함유층을 포함할 수도 있다. 부가적으로, 예를 들어, 고-k 층은 금속 실리케이트 또는 산화물[예를 들어, Ta2O5(k~26), TiO2(k~80), ZrO2(k~25), Al2O3(k~9)]을 구비할 수도 있다. 더욱이, 예를 들어, 고-k 층은 혼합된 희토류 산화물, 혼합된 희토류 알루미네이트, 혼합된 희토류 질화물, 혼합된 희토류 알루미늄 질화물, 혼합된 희토류 산질화물, 또는 혼합된 희토류 알루미늄 산질화물을 포함할 수도 있다. 게이트 계면층은 고-k 층과 기판(210) 사이에 배치된 이산화실리콘(SiO2)의 얇은 층을 포함할 수도 있다.
기판(210)은 벌크 실리콘 기판, 단결정 실리콘(도핑된 또는 미도핑된) 기판, 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판, 또는 예를 들어 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP, 뿐만 아니라 다른 III/V 또는 II/VI족 화합물 반도체 또는 이들의 임의의 조합(II, III, V, VI족은 원소주기율표의 고전 또는 구형 IUPAC 표기법을 칭하고, 개정된 또는 신규 IUPAC 표기법에 따르면, 이들 족은 2족, 13족, 15족, 16족으로 각각 칭할 수도 있음]을 함유하는 임의의 다른 반도체 기판을 포함할 수도 있다. 기판은 임의의 크기, 예를 들어 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판, 또는 심지어 더 대형 기판일 수 있다.
320에서, 스페이서 에칭 프로세스 시퀀스가 게이트 구조체(200)의 측벽(235)을 따라 위치된 상태로 측벽 스페이서(280)를 유지하면서, 게이트 구조체(200) 및 기판(210)으로부터 로우-k 스페이서 재료(250)를 부분적으로 제거하도록 수행된다. 로우-k 스페이서 재료(250)의 부분 제거는 게이트 구조체(200)의 캡핑 영역(201) 및 게이트 구조체(200)의 베이스(232)에 인접한 기판(210) 상의 기판 영역(202)으로부터 로우-k 스페이서 재료(250)를 제거하는 것을 포함할 수도 있다. 도 4에 도시되어 있는 바와 같이, 스페이서 에칭 프로세스 시퀀스를 수행하기 위한 방법이 설명된다.
방법은 로우-k 스페이서 재료(250)(도 2b 참조)의 노출된 표면(252) 상에 스페이서 보호층(260)을 증착하는 410에서 시작하는 흐름도(400)를 포함한다. 스페이서 보호층(260)은 SiOCl-함유층을 포함할 수도 있다. SiOCl-함유층은 Si, O 및 Cl을 함유한다. 스페이서 보호층(260)은 Si, Cl 및 O를 함유하는 환경에서 기상 증착 프로세스를 수행함으로써 수행될 수도 있다.
일 실시예에서, 스페이서 보호층(260)은 SiCl4 및 O2를 초기 성분으로서 함유하는 필름 형성 프로세스 조성물을 사용하여 플라즈마를 생성하는 것을 포함하는 플라즈마-보조 증착 프로세스를 수행함으로써 형성된다. 필름 형성 프로세스 조성물은 SiCl4 및 O2를 포함하지만, 다른 Cl-함유 및 O-함유 가스 또는 증기가 고려된다. 예를 들어, 필름 형성 프로세스 조성물은 실란(SiH4), Cl-함유 가스(예를 들어, Cl2, HCl 등) 및 산소-함유 가스(예를 들어, O2)를 초기 성분으로서 포함할 수도 있다.
플라즈마-보조 증착 프로세스에서 플라즈마를 형성하기 위해, 대기압 및/또는 진공압에서 단독으로 또는 캐리어 가스(예를 들어, 희가스 원소 또는 질소)와 조합하여 기체 및/또는 기상으로 존재하는 필름 형성 프로세스 조성물의 성분이 선택되어야 한다.
플라즈마-보조 증착 프로세스는 기판(210)이 그 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 제외할 수도 있다. 기판(210)의 온도가 약 0℃ 내지 약 100℃의 범위일 수도 있다. 더욱이, 스페이서 보호층(260)을 형성할 때, 적어도 하나의 프로세스 파라미터는 화학 투과율을 감소시키고 그리고/또는 후속의 에칭 프로세스에 대한 스페이서 보호층(260)의 에칭 저항을 증가시키도록 플라즈마-보조 증착 프로세스에서 조정될 수도 있다.
다른 실시예에서, SiOCl-함유층은 SiCl4 및 H2O에 기판(210)을 노출하고, 기판(210)을 가열함으로써 형성된다. 기판(210)의 온도는 약 30℃ 내지 약 100℃의 범위일 수도 있다.
대안적으로, 스페이서 보호층(260)은 C와, F 및 H로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유할 수도 있다. 스페이서 보호층(260)은 C와, F 및 H로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유하는 환경에서 기상 증착 프로세스를 수행함으로써 형성될 수도 있다.
일 실시예에서, 스페이서 보호층(260)은 CxHyFz로서 표현되는 탄화수소 가스를 초기 성분으로서 함유하는 필름 형성 프로세스 조성물을 사용하여 플라즈마를 생성하는 것을 포함하는 플라즈마-보조 증착 프로세스를 수행함으로써 형성되고, 여기서 x 및 z는 0이 아니다. 예를 들어, 탄화수소 가스는 CF4, C4F6, C4F8, C5F8, CH3F, CHF3, CH2F2 등을 포함할 수도 있다. 예를 들어, 필름 형성 프로세스 조성물은 C4F8 및 Ar을 초기 성분으로서 포함할 수도 있다.
다른 실시예에서, 스페이서 보호층(260)은 CxHy로서 표현되는 탄화수소 가스를 초기 성분으로서 함유하는 필름 형성 프로세스 조성물을 사용하여 플라즈마를 생성하는 것을 포함하는 플라즈마-보조 증착 프로세스를 수행함으로써 형성되고, 여기서 x 및 y는 0이 아니다. 예를 들어, 탄화수소 가스는 CH4, C2H2, C2H4, C2H6, C3H8 등을 포함할 수도 있다.
플라즈마-보조 증착 프로세스에서 플라즈마를 형성하기 위해, 대기압 및/또는 진공압에서 단독으로 또는 캐리어 가스(예를 들어, 희가스 원소 또는 질소)와 조합하여 기체 및/또는 기상으로 존재하는 필름 형성 프로세스 조성물의 성분이 선택되어야 한다.
플라즈마-보조 증착 프로세스는 기판(210)이 그 위에 놓이는 기판 홀더로의 무선 주파수(RF)의 인가를 제외할 수도 있다. 기판(210)의 온도는 약 0℃ 내지 약 100℃의 범위일 수도 있다. 더욱이, 스페이서 보호층(260)을 형성할 때, 적어도 하나의 프로세스 파라미터는 화학 투과율을 감소시키고 후속 에칭 프로세스에 대한 스페이서 보호층(260)의 에칭 저항을 증가시키기 위해 플라즈마-보조 증착 프로세스에서 조정될 수도 있다.
420에서, 하나 이상의 에칭 프로세스가 게이트 구조체(200)의 캡핑 영역(201)으로부터 그리고 게이트 구조체(200)의 베이스(232)에 인접한 기판(210) 상의 기판 영역(202)으로부터 스페이서 보호층(260) 및 로우-k 스페이서 재료를 선택적으로 이방성 제거하여 게이트 구조체(200)(도 2c 참조)의 측벽(235) 상에 측벽 스페이서(280)를 남겨두도록 수행된다. 측벽 스페이서(280)는 로우-k 스페이서 재료(250)의 측벽부(255)와, 가능하게는 스페이서 보호층(260)의 잔여부(270)를 포함할 수도 있다. 하나 이상의 에칭 프로세스에 의해 부분적으로 또는 완전히 소비되는 동안, 스페이서 보호층(260)은 하나 이상의 에칭 프로세스에서 하나 이상의 화학 성분으로의 측벽 스페이서(280)의 노출을 제한하고, 측벽 스페이서 내의 B 또는 C의 고갈을 감소시킨다[종래 접근법에 대해 이는 스페이서 보호층(260)의 형성을 제외함].
부가적으로, 측벽 스페이서(280)는 하나 이상의 에칭 프로세스에 의해 형성된 상태에서, 실질적으로 초기값과 동일한 최종값을 갖는 유전 상수에 의해 특징화된다. 예를 들어, 측벽 스페이서(280)를 위한 유전 상수의 최종값(kf)은 유전 상수의 초기값(ki)의 5% 이내일 수도 있다(즉, ｜kf-ki｜/ki≤0.05). 대안적으로, 예를 들어, 측벽 스페이서(280)를 위한 유전 상수의 최종값(kf)은 유전 상수의 초기값(ki)의 2% 이내일 수도 있다(즉, ｜kf-ki｜/ki≤0.02). 또한 대안적으로, 예를 들어, 측벽 스페이서(280)를 위한 유전 상수의 최종값(kf)은 유전 상수의 초기값(ki)의 1% 이내일 수도 있다(즉, ｜kf-ki｜/ki≤0.01).
하나 이상의 에칭 프로세스는 에칭 프로세스 조성물로부터 프라즈마를 형성하고 기판(210)을 플라즈마에 노출하는 것을 수반하는 플라즈마 에칭 프로세스를 포함할 수도 있다. 에칭 프로세스 조성물은 할로메탄 가스를 함유할 수도 있다. 할로메탄 가스는 모노-치환 할로메탄(예를 들어, CH3F), 디-치환 할로메탄(예를 들어, CH2F2), 트리-치환 할로메탄(예를 들어, CHF3), 또는 테트라-치환 할로메탄(예를 들어, CF4)을 포함할 수도 있다.
부가적으로, 예를 들어, 에칭 프로세스 조성물은 탄화수소(즉, CxHy, 여기서 x 및 y는 1 이상임)를 함유할 수도 있다. 대안적으로, 예를 들어, 에칭 프로세스 조성물은 탄화수소(즉, CxFy, 여기서 x 및 y는 1 이상임)를 함유할 수도 있다. 또한 대안적으로, 예를 들어, 에칭 프로세스 조성물은 화학식 CxHyRz를 갖는 가스를 함유할 수도 있고, 여기서 R은 할로겐 원소이고, x 및 y는 1 이상이고, z는 0 이상이다.
에칭 프로세스 조성물은 불소-함유 가스, 염소-함유 가스, 브롬-함유 가스 또는 할로겐화합물 가스를 함유할 수도 있다. 예를 들어, 에칭 프로세스 조성물은 HBr, F2, Cl2, Br2, BCl3, NF3 또는 SF6를 함유할 수도 있다.
에칭 프로세스 조성물은 희가스를 함유할 수도 있다. 에칭 프로세스 조성물은 산소-함유 가스, 수소-함유 가스, 질소-함유 가스 또는 탄소-함유 가스 또는 이들의 2개 이상의 임의의 조합을 함유할 수도 있다. 예를 들어, 에칭 프로세스 조성물은 H2, O2, N2, CO, CO2, NH3, NO, N2O 또는 NO2 또는 이들의 2개 이상의 임의의 조합을 함유할 수도 있다.
플라즈마 에칭 프로세스에서 플라즈마를 형성하기 위해, 대기압 및/또는 진공압에서 단독으로 또는 캐리어 가스(예를 들어, 희가스 원소 또는 질소)와 조합하여 기체 및/또는 기상으로 존재하는 에칭 프로세스 조성물의 성분이 선택되어야 한다.
일 실시예에서, 에칭 프로세스 조성물은 CH3F 및 Ar을 함유할 수도 있다. 다른 실시예에서, 에칭 프로세스 조성물은 CH3F, O2 및 Ar을 함유할 수도 있다. 또 다른 실시예에서, 에칭 프로세스 조성물은 CF4 및 Ar을 함유할 수도 있다.
전술된 바와 같이, 기판(210)은 플라즈마에 노출되어 게이트 구조체(200)의 캡핑 영역(201)으로부터 그리고 게이트 구조체(200)의 베이스(232)에 인접한 기판(210) 상의 기판 영역(202)으로부터 스페이서 보호층(260) 및 로우-k 스페이서 재료(250)를 선택적으로 그리고 이방성으로 제거한다. 하나 이상의 에칭 프로세스는 에칭 프로세스 레시피(recipe)의 준비를 포함할 수도 있다. 에칭 프로세스 레시피는 하나 이상의 프로세스 파라미터에 의해 규정된 하나 이상의 프로세스 조건을 포함할 수도 있다. 하나 이상의 프로세스 조건은 프로세스 조성물의 유량을 설정하는 것; 플라즈마 프로세싱 시스템 내의 압력을 설정하는 것; 기판을 지지하고 전기적으로 바이어싱하기 위한 기판 홀더 내의 하부 전극에 인가된 제1 RF 신호를 위한 제1 무선 주파수(RF) 파워 레벨을 설정하는 것; 기판 상의 하부 전극에 대향하는 소스 안테나 또는 전극에 인가된 제2 RF 신호를 위한 제2 RF(또는 마이크로파) 파워 레벨을 설정하는 것; 플라즈마 프로세싱 시스템을 위한 온도 조건을 설정하는 것; 기판 또는 기판 홀더를 위한 온도 조건을 설정하는 것; 에칭 시간을 설정하는 것; 및/또는 오버-에칭 시간을 설정하는 것과 같은 하나 이상의 프로세스 파라미터를 설정함으로써 설정될 수도 있다. 에칭 프로세스 중에, 프로세스 파라미터들 중 임의의 하나는 변경될 수도 있다.
일 실시예에서, 플라즈마 에칭 프로세스는 최대 약 1000 mtorr(밀리토르)의 범위(예를 들어, 최대 약 200 mtorr, 또는 약 30 내지 약 100 mtorr의 범위)의 챔버 압력, 최대 약 2000 sccm(standard cubic centimeters per minute: 분당 표준 입방 센티미터)의 범위(예를 들어, 최대 약 1000 sccm, 또는 약 1 sccm 내지 약 200 sccm)의 프로세스 가스 유량, 최대 약 2000 sccm의 범위(예를 들어, 최대 약 1000 sccm, 또는 최대 약 100 sccm, 또는 최대 약 10 sccm)의 선택적 첨가제 가스 유량, 약 2000 sccm의 범위(예를 들어, 최대 약 2000 sccm, 또는 최대 약 1000 sccm)의 선택적 희가스(예를 들어, He 또는 Ar) 유량, 최대 약 3000 W(와트)의 범위(예를 들어, 약 2500 W, 또는 약 1500 W 내지 약 2500 W의 범위)의 플라즈마 소스 전력 및 약 1000 W의 범위(예를 들어, 최대 약 500 W, 또는 최대 약 300 W, 또는 최대 250 W)의 기판을 전기적으로 바이어싱하기 위한 하부 전극[예를 들어, 도 5 내지 도 11의 요소(522)] RF 파워 레벨을 포함하는 프로세스 파라미터 공간을 포함할 수도 있다. 또한, 플라즈마 소스는 예를 들어 10 MHz 내지 5 GHz의 RF 또는 마이크로파 주파수에서 동작할 수 있다. 게다가, 하부 전극 바이어스 주파수는 약 0.1 MHz 내지 약 200 MHz, 예를 들어 약 2 MHz 또는 13.56 MHz의 범위일 수 있다.
도 2d에 도시되어 있는 바와 같이, 하나 이상의 에칭 프로세스의 수행 후에, 스페이서 보호층(260)의 잔여부(270)는 측벽 스페이서(280)로부터 선택적으로 제거될 수도 있다. 일 실시예에서, 스페이서 보호층(260)의 잔여부(270)의 선택적 제거는 습식 세척 프로세스를 수행함으로써 성취된다. 예를 들어, 습식 세척 프로세스는 희석 수성 HF 용액과 같은 HF 용액 내에 스페이서 보호층(260)의 잔여부(270)를 침지하는 것을 포함할 수도 있다.
일 실시예에서, 스페이서 보호층(260)을 형성하기 위한 증착 프로세스와, 하나 이상의 에칭 프로세스가 동일한 플라즈마 프로세싱 시스템에서 수행된다. 대안 실시예에서, 스페이서 보호층(260)을 형성하기 위한 증착 프로세스와, 하나 이상의 에칭 프로세스는 개별 플라즈마 프로세싱 시스템에서 수행된다.
다른 실시예에서, 스페이서 보호층(260)을 형성하기 위한 증착 프로세스와, 하나 이상의 에칭 프로세스는, 로우-k 스페이서 재료(250)가 게이트 구조체(200)의 캡핑 영역(201)으로부터 그리고 기판(210) 상의 기판 영역(202)으로부터 제거되어 측벽 스페이서(280)를 남겨둘 때까지 다수회 사이클, 예를 들어 2회 이상의 사이클 반복된다.
다른 실시예에서, 하나 이상의 에칭 프로세스는 다수의 프로세스 단계를 포함할 수도 있다. 또 다른 실시예에서, 오버-에칭 프로세스가 수행될 수도 있다.
일 예에서, C와 F를 함유하는 스페이서 보호층은 S, B, C 및 N을 함유하는 로우-k 스페이서 재료 상에 C4F8/Ar-기반 증착 화학물을 사용하여 기상 증착되었다. 스페이서 측벽은 CH3F/O2/Ar-기반 에칭 화학물을 포함하는 스페이서 에칭 프로세스 시퀀스를 사용하여 형성되었다. 전자 에너지 손실 분광법(electron energy loss spectroscopy: EELS)을 사용하는 스페이서 측벽 조성물의 측정은 실질적으로 B 및 C의 어떠한 고갈도 스페이서 보호층의 존재에 기인하여 발생하지 않은 것을 확인하였다.
전술된 다양한 실시예에 따른 스페이서 에칭 프로세스 시퀀스를 수행하기 위한 방법들 중 하나 이상은 도 5 내지 도 11에 도시되어 있고 이하에 설명되는 플라즈마 프로세싱 시스템 중 임의의 하나에서 수행될 수도 있다.
일 실시예에 따르면, 플라즈마 프로세싱 챔버(510), 프로세싱될 기판(525)이 그 위에 부착되어 있는 기판 홀더(520), 및 진공 펌핑 시스템(550)을 포함하는, 전술된 프로세스 조건을 수행하도록 구성된 플라즈마 프로세싱 시스템(500)이 도 5에 도시되어 있다. 기판(525)은 반도체 기판, 웨이퍼, 평판 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(510)는 기판(525)의 표면의 부근에서 플라즈마 프로세싱 영역(545)에서의 플라즈마의 생성을 용이하게 하도록 구성될 수 있다. 프로세스 가스의 이온화 가능 가스 또는 혼합물이 가스 분배 시스템(540)을 거쳐 도입된다. 프로세스 가스의 소정의 유동을 위해, 프로세스 압력은 진공 펌핑 시스템(550)을 사용하여 조정된다. 플라즈마는 미리 결정된 재료 프로세스에 특유한 재료를 생성하고 그리고/또는 기판(525)의 노출된 표면으로부터 재료의 제거를 보조하는 데 이용될 수 있다. 플라즈마 프로세싱 시스템(500)은 200 mm 기판, 300 mm 기판 또는 그 이상과 같은 임의의 원하는 크기의 기판을 프로세싱하도록 구성될 수 있다.
기판(525)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예를 들어, 정전 클램핑 시스템)과 같은 클램핑 시스템(528)을 거쳐서 기판 홀더(520)에 부착될 수 있다. 더욱이, 기판 홀더(520)는 기판 홀더(520)와 기판(525)의 온도를 조정하고 그리고/또는 제어하도록 구성된 가열 시스템(도시 생략) 또는 냉각 시스템(도시 생략)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 냉각시에 기판 홀더(520)로부터 열을 수신하여 열교환기 시스템(도시 생략)에 열을 전달하고 가열시에 열교환기 시스템으로부터 기판 홀더(520)로 열을 전달하는 열전달 유체의 재순환 유동을 포함할 수도 있다. 다른 실시예에서, 저항성 가열 요소 또는 열전 히터/냉각기와 같은 가열/냉각 요소가 기판 홀더(520), 뿐만 아니라 플라즈마 프로세싱 챔버(510)의 챔버벽 및 플라즈마 프로세싱 시스템(500) 내의 임의의 다른 구성 요소에 포함될 수 있다.
부가적으로, 열전달 가스는 기판(525)과 기판 홀더(520) 사이의 가스-간극 열 컨덕턴스를 향상시키기 위해 이면 가스 공급 시스템(526)을 거쳐 기판(525)의 이면에 전달될 수 있다. 이러한 시스템은 기판의 온도 제어가 상승된 또는 감소된 온도에서 요구될 때 이용될 수 있다. 예를 들어, 이면 가스 공급 시스템은 2-구역 가스 분배 시스템을 포함할 수 있고, 여기서 헬륨 가스-간극 압력은 기판(525)의 중심과 에지 사이에서 독립적으로 변경될 수 있다.
도 5에 도시되어 있는 실시예에서, 기판 홀더(520)는 RF 파워가 플라즈마 프로세싱 영역(545)의 프로세싱 플라즈마에 결합되는 전극(522)을 포함할 수 있다. 예를 들어, 기판 홀더(520)는 RF 생성기(530)로부터 선택적 임피던스 정합 네트워크(532)를 통해 기판 홀더(520)로의 RF 파워의 전송을 통해 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 전기 바이어스는 전자를 가열하여 플라즈마를 형성하고 유지하는 기능을 할 수 있다. 이 구성에서, 시스템은 반응성 이온 에칭(reactive ion etch: RIE) 반응기로서 동작할 수 있는 데, 여기서 챔버 및 상부 가스 주입 전극은 접지면으로서 기능한다. RF 바이어스를 위한 통상의 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 플라즈마 프로세싱을 위한 RF 시스템은 당 기술 분야의 숙련자들에게 잘 알려져 있다.
더욱이, RF 전압에서 전극(522)의 전기 바이어스는 펄스형 바이어스 신호 제어기(531)를 사용하여 펄스화될 수도 있다. RF 생성기(530)로부터 RF 파워 출력은 예를 들어 오프-상태와 온-상태 사이에서 펄스화될 수도 있다.
대안적으로, RF 파워가 다중 주파수에서 기판 홀더 전극에 인가된다. 더욱이, 임피던스 정합 네트워크(532)는 반사된 파워를 감소시킴으로써 플라즈마 프로세싱 챔버(510) 내의 플라즈마로의 RF 파워의 전달을 향상시킬 수 있다. 정합 네트워크 토폴로지(예를 들어, L-형, π-형, T-형 등) 및 자동 제어 방법이 당 기술 분야의 숙련자들에게 잘 알려져 있다.
가스 분배 시스템(540)은 프로세스 가스의 혼합물을 도입하기 위한 샤워헤드 디자인을 포함할 수도 있다. 대안적으로, 가스 분배 시스템(540)은 프로세스 가스의 혼합물을 도입하고 기판(525) 상의 프로세스 가스의 혼합물의 분배를 조정하기 위한 다중-구역 샤워헤드 디자인을 포함할 수도 있다. 예를 들어, 다중-구역 샤워헤드 디자인은 기판(525) 상의 실질적으로 중앙 영역으로의 프로세스 가스 유동 또는 조성물의 양에 대해 기판(525) 상의 실질적으로 주연 영역으로의 프로세스 가스 유동 또는 조성물을 조정하도록 구성될 수도 있다.
진공 펌핑 시스템(550)은 초당 최대 약 5000 리터(및 그 이상)의 펌핑 속도가 가능한 터보-분자 진공 펌프(turbo-molecular vacuum pump: TMP)와, 챔버 압력을 스로틀링하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 이용되는 종래의 플라즈마 프로세싱 디바이스에서, 초당 1000 내지 3000 리터 TMP가 채용될 수 있다. TMP는 통상적으로 약 50 mTorr 미만인 저압 프로세싱을 위해 유용하다. 고압 프로세싱(즉, 약 100 mTorr 초과)을 위해, 기계적 부스터 펌프 및 건식 러핑 펌프(roughing pump)가 사용될 수 있다. 더욱이, 챔버 압력을 모니터링하기 위한 디바이스(도시 생략)가 플라즈마 프로세싱 챔버(510)에 결합될 수 있다.
제어기(555)는 마이크로프로세서, 메모리, 및 플라즈마 프로세싱 시스템(500)에 입력을 전달하고 활성화할 뿐만 아니라 플라즈마 프로세싱 시스템(500)으로부터 출력을 모니터링하기에 충분한 제어 전압을 생성하는 것이 가능한 디지털 I/O 포트를 포함한다. 더욱이, 제어기(555)는 RF 생성기(530), 펄스형 바이어스 신호 제어기(531), 임피던스 정합 네트워크(532), 가스 분배 시스템(540), 진공 펌핑 시스템(550), 뿐만 아니라 기판 가열/냉각 시스템(도시 생략), 이면 가스 공급 시스템(526), 및/또는 정전 클램핑 시스템(528)에 결합될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 메모리 내에 저장된 프로그램은 기판(525) 상에 플라즈마 에칭 프로세스와 같은 플라즈마 보조 프로세스를 수행하기 위해 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(500)의 전술된 구성 요소들로의 입력을 활성화하는 데 이용될 수 있다.
제어기(555)는 플라즈마 프로세싱 시스템(500)에 대해 로컬에 위치될 수 있고, 또는 플라즈마 프로세싱 시스템(500)에 대해 원격에 위치될 수 있다. 예를 들어, 제어기(555)는 직접 접속, 인트라넷 및/또는 인터넷을 사용하여 플라즈마 프로세싱 시스템(500)과 데이터를 교환할 수 있다. 제어기(555)는 예를 들어 소비자 사이트(즉, 디바이스 메이커 등)에서 인트라넷에 결합될 수 있고, 또는 예를 들어 판매자 사이트(즉, 장비 제조업자)에서 인트라넷에 결합될 수 있다. 대안적으로 또는 부가적으로, 제어기(555)는 인터넷에 결합될 수 있다. 더욱이, 다른 컴퓨터(즉, 제어기, 서버 등)가 직접 접속, 인트라넷 및/또는 인터넷을 통해 데이터를 교환하기 위해 제어기(555)에 액세스할 수 있다.
도 6에 도시되어 있는 실시예에서, 플라즈마 프로세싱 시스템(600)은 도 5의 실시예에 유사할 수 있고, 도 5를 참조하여 설명된 구성 요소들에 추가하여, 플라즈마 밀도를 잠재적으로 증가시키고 그리고/또는 플라즈마 프로세싱 균일성을 향상시키기 위해, 고정, 또는 기계적 또는 전기적으로 회전하는 자기장 시스템(660)을 더 포함할 수 있다. 더욱이, 제어기(555)는 회전 속도 및 필드 강도를 조절하기 위해 자기장 시스템(660)에 결합될 수 있다. 회전 자기장의 디자인 및 구현예는 당 기술 분야의 숙련자들에게 잘 알려져 있다.
도 7에 도시되어 있는 실시예에서, 플라즈마 프로세싱 시스템(700)은 도 5 또는 도 6의 실시예에 유사할 수 있고, RF 파워가 RF 생성기(772)로부터 선택적 임피던스 정합 네트워크(774)를 통해 결합될 수 있는 상부 전극(770)을 더 포함할 수 있다. 상부 전극으로의 RF 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 200 MHz의 범위일 수 있다. 부가적으로, 하부 전극으로의 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 더욱이, 제어기(555)는 상부 전극(770)으로의 RF 파워의 인가를 제어하기 위해 RF 생성기(772) 및 임피던스 정합 네트워크(774)에 결합된다. 상부 전극의 디자인 및 구현예는 당 기술 분야의 숙련자들에게 잘 알려져 있다. 상부 전극(770) 및 가스 분배 시스템(540)은 도시되어 있는 바와 같이, 동일한 챔버 조립체 내에 설계될 수 있다. 대안적으로, 상부 전극(770)은 기판(525) 상의 플라즈마에 결합된 RF 파워 분포를 조정하기 위한 다중-구역 전극 디자인을 포함할 수도 있다. 예를 들어, 상부 전극(770)은 중심 전극 및 에지 전극으로 분할될 수도 있다.
도 8에 도시되어 있는 실시예에서, 플라즈마 프로세싱 시스템(800)은 도 7의 실시예에 유사할 수 있고, 기판(525)에 대향하는 상부 전극(770)에 결합된 직류(direct current: DC) 전원(890)을 더 포함할 수 있다. 상부 전극(770)은 전극 플레이트를 포함할 수도 있다. 전극 플레이트는 실리콘-함유 전극 플레이트를 포함할 수도 있다. 더욱이, 전극 플레이트는 도핑된 실리콘 전극 플레이트를 포함할 수도 있다. DC 전원(890)은 가변 DC 전원을 포함할 수 있다. 부가적으로, DC 전원(890)은 쌍극 DC 전원을 포함할 수 있다. DC 전원(890)은 DC 전원(890)의 극성, 전류, 전압 또는 온/오프 상태의 모니터링, 조정 또는 제어 중 적어도 하나를 수행하도록 구성된 시스템을 더 포함할 수 있다. 일단 플라즈마가 형성되면, DC 전원(890)은 탄도 전자빔(ballistic electron beam)의 형성을 용이하게 한다. 전기 필터(도시 생략)가 DC 전원(890)으로부터 RF 파워를 결합 해제하는 데 이용될 수도 있다.
예를 들어, DC 전원(890)에 의해 상부 전극(770)에 인가된 DC 전압은 대략 -2000 볼트(V) 내지 대략 1000 V의 범위일 수도 있다. 바람직하게는, DC 전압의 절대값은 대략 100 V 이상의 값을 갖고, 더 바람직하게는 DC 전압의 절대값은 대략 500 V 이상의 값을 갖는다. 부가적으로, DC 전압은 네거티브 극성을 갖는 것이 바람직하다. 더욱이, DC 전압은 상부 전극(770)의 표면 상에 생성된 자기-바이어스 전압보다 큰 절대값을 갖는 네거티브 전압이다. 기판 홀더(520)에 대면하는 상부 전극(770)의 표면은 실리콘-함유 재료로 구성될 수도 있다.
도 9에 도시되어 있는 실시예에서, 플라즈마 프로세싱 시스템(900)은 도 5 및 도 6의 실시예에 유사할 수 있고, RF 파워가 선택적 임피던스 정합 네트워크(984)를 통해 RF 생성기(982)를 거쳐 결합되는 유도성 코일(980)을 더 포함할 수 있다. RF 파워는 유도성 코일(980)로부터 유전성 윈도우(도시 생략)를 통해 플라즈마 프로세싱 영역(545)에 유도 결합된다. 유도성 코일(980)로의 RF 파워의 인가를 위한 주파수는 약 10 MHz 내지 약 100 MHz의 범위일 수 있다. 유사하게, 척 전극으로의 파워의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 게다가, 슬롯이 있는 패러데이 실드(slotted Faraday shield)(도시 생략)가 유도성 코일(980)과 플라즈마 프로세싱 영역(545) 내의 플라즈마 사이의 용량성 결합을 감소하도록 채용될 수도 있다. 더욱이, 제어기(555)는 유도성 코일(980)로의 파워의 인가를 제어하기 위해 RF 생성기(982)와 임피던스 정합 네트워크(984)에 결합될 수 있다.
대안 실시예에서, 도 10에 도시되어 있는 바와 같이, 플라즈마 프로세싱 시스템(1000)은 도 9의 실시예에 유사할 수 있고, 변압기 결합 플라즈마(transformer coupled plasma: TCP) 반응기에서와 같이 상부로부터 플라즈마 프로세싱 영역(545)과 통신하여 "나선형" 코일 또는 "팬케이크형" 코일인 유도성 코일(1080)을 더 포함할 수 있다. 유도 결합 플라즈마(inductively coupled plasma: ICP) 소스, 또는 변압기 결합 플라즈마(TCP)의 디자인 및 구현예는 당 기술 분야의 숙련자들에게 잘 알려져 있다.
대안적으로, 플라즈마는 전자 사이클로트론 공진(electron cyclotron resonance: ECR)을 사용하여 형성될 수 있다. 또 다른 실시예에서, 플라즈마는 헬리콘파(Helicon wave)의 런칭으로부터 형성된다. 또 다른 실시예에서, 플라즈마는 전파하는 표면파로부터 형성된다. 전술된 각각의 플라즈마 소스는 당 기술 분야의 숙련자들에게 잘 알려져 있다.
도 11에 도시되어 있는 실시예에서, 플라즈마 프로세싱 시스템(1100)은 도 5의 실시예에 유사할 수 있고, 표면파 플라즈마(surface wave plasma: SWP) 소스(1130)를 더 포함할 수 있다. SWP 소스(1130)는 마이크로파 파워가 파워 결합 시스템(1190)을 거쳐서 결합되는 래디얼 라인 슬롯 안테나(radial line slot antenna: RLSA)와 같은 슬롯 안테나를 포함할 수 있다.
본 발명의 단지 특정 실시예가 상기에 상세히 설명되었지만, 당 기술 분야의 숙련자들은 본 발명의 신규한 교시 및 장점으로부터 사실상 벗어나지 않고 다수의 수정이 실시예에서 가능하다는 것을 즉시 이해할 수 있을 것이다. 이에 따라, 모든 이러한 수정은 본 발명의 범주 내에 포함되도록 의도된다.

Claims (20)

  1. 스페이서 에칭 프로세스를 수행하기 위한 방법에 있어서,
    게이트 구조체 상에 등각 도포된 로우-k 스페이서 재료를 갖는 기판 상에 게이트 구조체를 제공하는 단계로서, 상기 로우-k 스페이서 재료는 Si, N, C 및 B를 함유하는 것인 게이트 구조체를 제공하는 단계; 및
    상기 게이트 구조체의 측벽을 따라 위치된 측벽 스페이서를 유지하면서, 상기 게이트 구조체와 상기 기판으로부터 상기 로우-k 스페이서 재료를 부분적으로 제거하도록 스페이서 에칭 프로세스 시퀀스를 수행하는 단계를 포함하고,
    상기 스페이서 에칭 프로세스 시퀀스는
    상기 로우-k 스페이서 재료의 노출된 표면 상에 스페이서 보호층을 형성하는 단계, 및
    상기 게이트 구조체의 캡핑 영역(capping region)으로부터 그리고 상기 게이트 구조체의 베이스에 인접한 상기 기판 상의 기판 영역으로부터 상기 스페이서 보호층 및 상기 로우-k 스페이서 재료를 선택적으로 이방성 제거하여 상기 게이트 구조체의 상기 측벽 상에 상기 측벽 스페이서를 남겨두도록 하나 이상의 에칭 프로세스를 수행하는 단계를 포함하고,
    상기 하나 이상의 에칭 프로세스에 의해 부분적으로 또는 완전히 소비되는 동안, 상기 스페이서 보호층은 상기 하나 이상의 에칭 프로세스에서 하나 이상의 화학 성분으로의 상기 측벽 스페이서의 노출을 제한하고 상기 측벽 스페이서 내의 B 또는 C의 고갈을 감소시키는 것이고,
    상기 측벽 스페이서가 상기 게이트 구조체 상에 단지 로우-k 스페이서 재료로서 잔류할 때까지 상기 스페이서 보호층을 형성하는 단계와 상기 하나 이상의 에칭 프로세스를 수행하는 단계를 반복하는 단계를 더 포함하는 스페이서 에칭 프로세스를 수행하기 위한 방법.
  2. 제1항에 있어서, 상기 게이트 구조체 상에 등각 도포된 상기 로우-k 스페이서 재료는 10 나노미터(nm) 이하의 두께를 갖는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  3. 제1항에 있어서, 상기 스페이서 보호층은 Si, O 및 Cl을 함유하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  4. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 Si, Cl 및 O를 함유하는 환경에서 기상 증착 프로세스를 수행하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  5. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 초기 성분으로서 SiCl4 및 O2를 함유하는 프로세스 조성물을 사용하여 플라즈마를 생성하는 단계를 포함하는 플라즈마-보조 증착 프로세스를 수행하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  6. 제5항에 있어서, 상기 플라즈마-보조 증착 프로세스는 상기 기판이 위에 놓이는 기판 홀더로의 무선 주파수(radio frequency: RF) 바이어스의 인가를 제외하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  7. 제5항에 있어서, 상기 기판의 온도는 0℃ 내지 100℃의 범위인 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  8. 제5항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 상기 스페이서 보호층의 화학 투과율을 감소시키기 위해 상기 플라즈마-보조 증착 프로세스에서 적어도 하나의 프로세스 파라미터를 조정(adjust)하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  9. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 상기 기판을 SiCl4 및 H2O에 노출시키고 상기 기판을 가열하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  10. 제1항에 있어서, 상기 스페이서 보호층은 C와, F 및 H로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  11. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 C와, F 및 H로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유하는 환경에서 기상 증착 프로세스를 수행하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  12. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 CxHyFz로서 표현된 플루오로카본 가스를 초기 성분으로서 함유하는 필름 형성 프로세스 조성물을 사용하여 플라즈마를 생성하는 단계를 포함하는 플라즈마-보조 증착 프로세스를 수행하는 단계를 포함하고, 여기서 x 및 z는 0이 아닌 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  13. 제1항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 CxHy로서 표현된 탄화수소 가스를 초기 성분으로서 함유하는 필름 형성 프로세스 조성물을 사용하여 플라즈마를 생성하는 단계를 포함하는 플라즈마-보조 증착 프로세스를 수행하는 단계를 포함하고, 여기서 x 및 y는 0이 아닌 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  14. 제12항에 있어서, 상기 플라즈마-보조 증착 프로세스는 상기 기판이 위에 놓이는 기판 홀더로의 무선 주파수(RF) 바이어스의 인가를 제외하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  15. 제12항에 있어서, 상기 기판의 온도는 0℃ 내지 100℃의 범위인 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  16. 제11항에 있어서, 상기 스페이서 보호층을 형성하는 단계는 상기 스페이서 보호층의 화학 투과율을 감소시키기 위해 상기 기상 증착 프로세스에서 적어도 하나의 프로세스 파라미터를 조정하는 단계를 포함하는 것인 스페이서 에칭 프로세스를 수행하기 위한 방법.
  17. 제1항에 있어서, 상기 스페이서 보호층 및 상기 스페이서 재료를 선택적으로 이방성 제거하는 단계는 초기 성분으로서 CxHyFz-함유 가스(여기서 x 및 z는 0이 아님)와 비활성 기체(noble gas)를 함유하는 에칭 프로세스 조성물을 사용하여 플라즈마를 생성하는 단계를 포함하는 플라즈마 에칭 프로세스를 사용하는 단계를 포함하는 스페이서 에칭 프로세스를 수행하기 위한 방법.
  18. 제1항에 있어서,
    하나 이상의 에칭 프로세스를 수행하는 단계 이후에, 상기 게이트 구조체의 상기 측벽으로부터 상기 스페이서 보호층의 임의의 잔여부를 선택적으로 제거하는 단계를 더 포함하는 스페이서 에칭 프로세스를 수행하기 위한 방법.
  19. 삭제
  20. 삭제
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