KR20180056362A - 멀티게이트 디바이스 및 그 제조 방법 - Google Patents

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Abstract

복수의 제1 타입의 에피택셜층과 복수의 제2 타입의 에피택셜층을 갖는 핀을 제공하는 단계를 포함하는, 멀티게이트 반도체 디바이스의 제조 방법이 제공된다. 상기 제2 타입의 에피택셜층 중 제1 층의 제1 부분이 핀의 채널 영역에서 제거되어 상기 제1 타입의 에피택셜층 중 제1 층과 상기 제1 타입의 에피택셜층 중 제2 층 사이에 개구부를 형성한다. 그런 다음 게이트 유전체와 게이트 전극을 갖는 게이트 구조의 일부가 개구부에 형성된다. 상기 게이트 구조의 일부에 인접하는 유전체 재료가 형성된다.

Description

멀티게이트 디바이스 및 그 제조 방법{MULTI-GATE DEVICE AND METHOD OF FABRICATION THEREOF}
전자 산업은 점점 복잡해지고 정교해지는 다수의 기능을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 수요가 증가하고 있다. 따라서, 반도체 산업에서 저비용, 고성능 및 저전력 집적 회로(IC)를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 반도체 IC 치수(예컨대, 최소 피처 크기)를 축소시킴으로써 생산 효율을 향상시키고 관련 비용을 감소시킴으로써 크게 달성되었다. 그러나, 이러한 스케일링은 또한 반도체 제조 공정에 복잡성 증가를 도입하였다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술에서도 비슷한 수준의 발전을 요구한다.
최근에, 게이트 채널 결합을 증가시켜 게이트 제어를 향상하고, 오프 상태 전류를 저감하며, 쇼트 채널 효과(SCE, short-channel effect)를 줄이기 위한 노력으로 멀티게이트 디바이스(multi-gate device)가 도입되고 있다. 이렇게 도입되고 있는 멀티게이트 디바이스 중 하나가 게이트 올 어라운드 트랜지스터(GAA, gate-all around transistor)이다. GAA 디바이스는 채널 영역 주위로 연장되어 2개 또는 4개의 면 상에서 채널에 대한 액세스를 제공할 수 있는 게이트 구조로부터 그 이름을 가져온다. GAA 디바이스는 기존의 CMOS(complementary metal-oxide-semiconductor) 공정과 호환 가능하며, 그러한 구조에 의해 게이트 제어를 유지하고 SCE를 완화시키면서도 적극적으로 스케일링할 수 있다. 종래의 공정에서는, GAA 디바이스가 실리콘 나노와이어 내에 채널을 제공한다. 그러나, 나노와이어 주위에서 GAA 피처의 제조를 통합하는 것은 어려울 수 있다. 예를 들어, 현재의 방법이 많은 면에서 만족스럽지만, 결과적인 디바이스의 성능에 관한 과제는 모든 면에서 만족스럽지 않을 수도 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 하나 이상의 양태에 따라 그리고 게이트 아래에 격리 영역을 포함하여 제공되는 멀티게이트 디바이스 또는 부분을 제조하는 방법의 흐름도이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 7e, 도 8a, 도 9a, 및 도 10a는 도 1의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 등각도이다.
도 2b, 도 2c, 도 3b, 도 3c, 도 3d. 도 4b, 도 4c, 도 4d, 도 5b, 도 5c, 도 5d, 도 6b, 도 6c, 도 6d, 도 7b, 도 7c, 도 7d, 도 8b, 도 8c, 도 8d, 도 9b, 도 9c, 도 9d, 도 10b, 도 10c, 및 도 10d는 도 1의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 단면도이다.
도 11은 본 개시내용의 하나 이상의 양태에 따라 그리고 게이트 아래에 격리 영역을 포함하여 제공되는 멀티게이트 디바이스 또는 부분을 제조하는 또 다른 방법의 흐름도이다.
도 12a, 도 13a, 도 13e, 도 14a, 도 15a, 및 도 16a는 도 11의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 등각도이다.
도 12b, 도 12c, 도 12d, 도 13b, 도 13c, 도 13d, 도 14b, 도 14c, 도 14d, 도 15b, 도 15c, 도 15d, 도 16b, 도 16c, 및 도 16d는 도 11의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 단면도이다.
도 17은 본 개시내용의 하나 이상의 양태에 따라 그리고 게이트 아래에 격리 영역을 포함하여 제공되는 멀티게이트 디바이스 또는 부분을 제조하는 또 다른 방법의 흐름도이다.
도 18a, 도 19a, 도 20a, 도 21a, 도 21e, 도 22a, 도 23a, 및 도 24a는 도 11의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 등각도이다.
도 18b, 도 18c, 도 18d, 도 19b, 도 19c, 도 19d, 도 20b, 도 20c, 도 20d, 도 21b, 도 21c, 도 21d, 도 22b, 도 22c, 도 22d, 도 23b, 도 23c, 도 23d, 도 24b, 도 24c, 및 도 24d는 도 17의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 단면도이다.
도 25는 본 개시내용의 하나 이상의 양태에 따라 그리고 게이트 아래에 격리 영역을 포함하여 제공되는 멀티게이트 디바이스 또는 부분을 제조하는 또 다른 방법의 흐름도이다.
도 26a, 도 27a, 도 28a, 도 28e, 도 29a, 도 30a, 및 도 31a는 도 25의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 등각도이다.
도 26b, 도 26c, 도 26d, 도 27b, 도 27c, 도 27d, 도 28b, 도 28c, 도 28d, 도 29b, 도 29c, 도 29d, 도 30b, 도 30c, 도 30d, 도 31b, 도 31c, 및 도 31d는 도 25의 방법의 양태에 따른 디바이스(200)의 일 실시형태의 단면도이다.
도 32는 스페이서 길이(nm) 대 디바이스 성능(예컨대, 실효 전류 또는 커패시턴스)의 일 실시형태의 그래픽 표현을 도시하고 있다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
또한, 본 개시내용은 멀티게이트 트랜지스터의 형태로 실시형태를 제시함을 알아야 한다. 멀티게이트 트랜지스터는 게이트 구조가 채널 영역의 적어도 2개 면 상에 형성되어 있는 트랜지스터를 포함한다. 이들 멀티게이트 디바이스는 P타입 금속 산화물 반도체 디바이스 또는 N타입 금속 산화물 반도체 멀티게이트 디바이스를 포함할 수 있다. 본 명세서에서는 핀 형태의 구조를 고려해서 특정 예를 FINFET으로서 제시하여 참조할 수 있다. 또한 본 명세서에서는 GAA(gate-all-around) 디바이스라고 지칭되는 한 유형의 멀티게이트 트랜지스터의 실시형태가 제시된다. GAA 디바이스는 게이트 구조 또는 그 일부가 채널 영역의 4개 면(예컨대, 채널 영역의 일부를 둘러쌈) 상에 형성되어 있는 임의의 디바이스를 포함한다. 본 명세서에 제시되는 디바이스는 또한 나노와이어 채널(들), 막대(bar) 형상의 채널(들), 및/또는 다른 적절한 채널 구성으로 배치된 채널 영역을 갖는 실시형태도 포함한다. 본 명세서에는 단일의 인접 게이트 구조와 연관된 하나 이상의 채널 영역(예컨대, 나노와이어)을 가질 수 있는 디바이스의 실시형태가 제시된다. 그러나, 당업자라면 본 교시가 단일 채널(예컨대, 단일 나노와이어) 또는 임의 개의 채널에 적용될 수 있음을 인식할 것이다. 당업자라면 본 개시내용의 양태로부터 효과를 얻을 수 있는 반도체 디바이스의 다른 실시예들을 인식할 수 있다.
도 1에는 멀티게이트 디바이스의 제조를 포함한 반도체 제조 방법(100)이 예시되어 있다. 본 명세서에서 사용되는 "멀티게이트 디바이스(multi-gate device)"라는 용어는 디바이스의 적어도 하나의 채널의 다수의 면에 배치된 적어도 일부 게이트 재료를 갖는 디바이스(예컨대, 반도체 트랜지스터)를 설명하는데 사용된다. 일부 예에서는, 멀티게이트 디바이스가 디바이스의 적어도 하나의 채널의 적어도 4개 면 상에 배치된 게이트 재료를 갖는 GAA 디바이스로 지칭될 수도 있다. 채널 영역은 본 명세서에서 사용될 때에 다양한 기하구조(예컨대, 원통형, 막대 형상) 및 다양한 치수의 채널 영역을 포함하는 "나노와이어(nanowire)"로 지칭될 수도 있다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 7e, 도 8a, 도 9a, 및 도 10a는 도 1의 방법(100)의 다양한 단계에 따른 반도체 디바이스(200)의 일 실시형태의 등각도이다. 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 및 도 10b는 제1 절단선(X-X')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 및 도 10c는 게이트 영역 내에 있는 제2 절단선인, 제2 절단선(Y-Y')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이며, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d, 및 도 10d는 소스/드레인 영역 내에 있는 제3 절단선인, 제3 절단선(Y2-Y2')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이다.
본 명세서에서 설명하는 다른 방법의 실시형태 및 예시적인 디바이스와 마찬가지로, 반도체 디바이스(200)의 부분이 CMOS 기술 공정 흐름으로 제조될 수 있으며, 따라서 본 명세서에는 일부 공정이 간략하게만 설명되는 것이 이해되어야 한다. 또, 예시적인 반도체 디바이스는 예컨대, 추가 트랜지스터, 바이폴라 정션 트랜지스터, 레지스터, 커패시터, 인덕터, 다이오드, 퓨즈, 스태틱 랜덤 액세스 메모리(SRAM) 및/또는 기타 로직 회로 등의 다른 유형의 디바이스와 같은, 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시내용의 발명 개념을 더욱 잘 이해하기 위해 단순화된다. 일부 실시형태에 있어서, 예시적인 디바이스는 상호접속될 수 있는 PFET, NFET 등을 비롯한 복수의 반도체 디바이스(예컨대, 트랜지스터)를 포함한다. 아울러, 본 개시내용에 제공되는 방법 및 예시적인 도면의 나머지 부분에서와 마찬가지로, 도 2 내지 도 10을 참조하여 주어지는 임의의 설명을 포함하는 방법(100)의 공정 단계들은 예시일 뿐이며, 이하의 청구범위에 구체적으로 언급된 것을 넘어서 제한되는 것이 의도되지 않는다.
방법(100)은 기판이 제공되는 블록 102에서 시작된다. 도 2의 예를 참조하면, 블록 102의 실시형태에 있어서, 기판(202)이 제공된다. 일부 실시형태에서는, 기판(202)이 실리콘 기판 등의 반도체 기판일 수 있다. 기판(202)은 반도체 기판 상에 형성된 전도성층 또는 절연층을 비롯한 다양한 층을 포함할 수 있다. 기판(202)은 해당 기술분야에서 알려져 있는 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 예를 들어, 상이한 도핑 프로파일(예컨대, n 웰, p 웰)이, 상이한 디바이스 타입(예컨대, n타입 전계 효과 트랜지스터(NFET), p타입 전계 효과 트랜지스터(PFET))에 맞게 설계된 영역에서 기판(202) 상에 형성될 수 있다. 적절한 도핑은 도펀트의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 기판(202)은 통상적으로 상이한 디바이스 타입을 제공하는 영역들 사이에 개재되는 격리 피처(예컨대, STI(shallow trench isolation) 피처)를 갖는다. 기판(202)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드 등의 다른 반도체도 포함할 수 있다. 한편, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 또한, 기판(202)은 선택사항으로서 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 변형될 수도 있으며, SOI(silicon-on-insulator) 구조를 포함할 수도 있고/있거나 기타 적절한 강화 피처(enhancement feature)를 구비할 수도 있다.
방법(100)의 일 실시형태에 있어서, 블록 102에서, APT(anti-punch through) 주입이 행해진다. APT는 펀치쓰루(punch-through) 또는 원치않은 확산을 막기 위해, 예컨대 디바이스의 채널 영역 하부의 영역에 행해질 수 있다.
도 1을 참조하면, 방법(100)은 이어서 하나 이상의 에피택셜층이 기판 상에 성장하는 블록 104로 진행한다. 도 2의 예를 참조하면, 블록 104의 일 실시형태에 있어서, 기판(202) 위에 에피택셜 스택(204)이 형성된다. 에피택셜 스택(204)은 제2 조성의 에피택셜층(208)이 삽입된 제1 조성의 에피택셜층(206)을 포함한다. 제1 및 제2 조성은 상이할 수 있다. 일 실시형태에 있어서, 에피택셜층(206)은 SiGe이고, 에피택셜층(208)은 실리콘(Si)이다. 그러나, 산화 속도(oxidation rate) 및/또는 에칭 선택비가 상이한 제1 및 제2 조성을 고려한 것을 포함하는 다른 실시형태도 가능하다. 일부 실시형태에 있어서, 에피택셜층(206)은 SiGe를 포함하고, 에피택셜층(208)은 Si를 포함하며, 에피택셜층(208)의 Si 산화 속도는 에피택셜층(206)의 SiGe 산화 속도보다 낮다.
에피택셜층(208) 또는 그 일부가 멀티게이트 디바이스(200)의 채널 영역을 형성할 수 있다. 예를 들어, 에피택셜층(208)은 GAA 디바이스 등의 멀티게이트 디바이스(200)의 채널 영역을 형성하는데 사용되는 "나노와이어"로 지칭될 수도 있다. 이들 "나노와이어"는 후술하는 바와 같이 멀티게이트 디바이스(200)의 소스/드레인 피처의 일부를 형성하는 데에도 사용된다. 이처럼, 이 용어가 본 명세서에서 사용될 때에, "나노와이어"는 원통 형상인 것뿐만 아니라 막대 형상 등의 다른 구성의 반도체층을 지칭한다. 디바이스의 채널 또는 채널들을 규정하기 위한 에피택셜층(208)의 이용에 대해서는 이하에서 더 설명한다.
에피택셜층(206 및 208) 각각의 4개 층이 도 2c에 도시되어 있지만, 이것은 단지 예시적인 목적을 위한 것이며 청구범위에 구체적으로 언급된 것을 넘어서 제한되는 것이 의도되지 않음을 알아야 한다. 임의 개의 에피택셜층이 에피택셜 스택(204)에 형성될 수 있고, 층의 수는 디바이스(200)에 대한 채널 영역의 원하는 수에 종속되는 것임을 알 수 있다. 일부 실시형태에 있어서, 에피택셜층(208)의 수는 2와 10 사이에 있다.
일부 실시형태에 있어서, 에피택셜층(206)은 약 2-6 나노미터(nm)의 두께 범위를 갖는다. 에피택셜층(206)은 실질적으로 두께가 균일할 수 있다. 일부 실시형태에 있어서, 에피택셜층(208)은 약 6-12 nm의 두께 범위를 갖는다. 일부 실시형태에 있어서, 스택의 에피택셜층(208)은 실질적으로 두께가 균일하다. 이하에서 더 상세하게 설명하겠지만, 에피택셜층(208)은 후속으로 형성되는 멀티게이트 디바이스에 대한 채널 영역으로서 기능할 수 있으며, 그 두께는 디바이스 성능 고려사항에 기초하여 선택된다. 에피택셜층(206)은 후속으로 형성되는 멀티게이트 디바이스에 대해 인접한 채널 영역들 사이의 갭 간격을 규정하는 역할을 하며, 그 두께는 디바이스 성능 고려사항에 기초하여 선택된다.
예를 들면, 스택(204)의 층들의 에피택셜 성장은 분자빔 에피택시(MBE, molecular beam epitaxy) 공정, 금속유기 화학적 기상 증착(MOCVD, metal organic chemical vapor deposition) 공정, 및/또는 다른 적절한 에피택셜 성장 공정에 의해 수행될 수 있다. 일부 실시형태에 있어서, 층(208)과 같은 에피택셜 성장층은 기판(202)과 동일한 재료를 포함한다. 일부 실시형태에 있어서, 에피택셜 성장층(206, 208)은 기판(202)과 상이한 재료를 포함한다. 전술한 바와 같이, 적어도 일부 예에 있어서, 에피택셜층(206)은 에피택셜로 성장한 실리콘 게르마늄(SiGe)층을 포함하고, 에피택셜층(208)은 에피택셜로 성장한 실리콘(Si)층을 포함한다. 한편, 일부 실시형태에 있어서, 에피택셜층(206, 208) 중 어느 하나는 게르마늄 등의 다른 재료, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물 등의 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP 등의 합금 반도체, 또는 그 조합 등을 포함할 수도 있다. 설명한 바와 같이, 에피택셜층(206, 208)의 재료는 상이한 산화, 에칭 선택성을 제공하는 것에 기초하여 선택될 수 있다. 다양한 실시형태에 있어서, 에피택셜층(206, 208)은 예컨대 에피택셜 성장 공정 중에 의도적인 도핑이 행해지지 않는다면, 실질적으로 도펀트가 없다(즉, 외인성 도펀트 농도가 약 0 cm-3 내지 약 1x1017 cm- 3임).
그런 다음 방법(100)은 핀 요소가 패터닝되어 형성되는 블록 106으로 진행한다. 도 2의 예를 참조하면, 블록 106의 일 실시형태에 있어서, 기판(202)으로부터 연장되는 복수의 핀 요소(210)가 형성된다. 다양한 실시형태에 있어서, 핀 요소(210) 각각은, 기판(202)으로부터 형성된 기판 부분과, 에피택셜층(206 및 208)을 포함한 에피택셜 스택의 에피택셜층의 각각의 부분을 포함한다.
핀 요소(210)는 포토리소그래피 및 에칭 공정을 포함한 적절한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판(202) 위에(예컨대, 에피 스택(204) 위에) 포토레지스트층을 형성하고, 레지스트를 패턴에 노광시키며, 노광후 베이킹 공정을 수행하고, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 일부 실시형태에 있어서, 마스킹 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 공정을 이용하여 수행될 수 있다. 이어서 마스킹 요소는 기판(202)의 영역 및 그 위에 형성된 층(204)을 보호하는데 사용될 수 있는데, 에칭 공정은 하드 마스크 등의 마스킹층을 통해 비보호 영역에 트렌치를 형성함으로써 복수의 연장형 핀(extending fin)을 남긴다. 트렌치는 건식 에칭(예컨대, 반응성 이온 에칭), 습식 에칭, 및/또는 다른 적절한 공정을 이용하여 에칭될 수 있다. 트렌치는 예컨대, 핀 사이에 개재되는 얕은 트렌치 격리 피처를 형성하는 유전체 재료로 충전될 수 있다.
일부 실시형태에 있어서, 유전체층은 SiO2, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 로우k 유전체, 이들의 조합, 및/또는 해당 업계에 공지된 다른 적절한 재료를 포함할 수 있다. 다양한 예로, 유전체층은 CVD 공정, SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정, ALD 공정, PVD 공정, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다. 일부 실시형태에 있어서, 유전체층의 퇴적 후에, 디바이스(200)는, 예컨대 유전체층의 품질을 향상시키기 위해 어닐링될 수 있다. 일부 실시형태에 있어서, 유전체층(및 후속으로 형성된 STI 피처(302))은, 예컨대 하나 이상의 라이너층을 갖는 다층 구조를 포함할 수 있다.
격리형(STI) 피처를 형성하는 일부 실시형태에 있어서, 유전체층의 퇴적 후에, 퇴적된 유전체 재료는 예컨대 화학적 기계 연마(CMP) 공정에 의해 박막화되어 평탄화된다. CMP 공정이 상면을 평탄화함으로써 STI 피처(302)를 형성한다. 핀 요소 사이에 개재되는 STI 피처(302)는 리세싱된다. 도 3a의 예를 참조하면, STI 피처(302)가 리세싱되어 STI 피처(302) 위에 연장되는 핀(210)을 제공한다. 일부 실시형태에 있어서, 리세싱 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시형태에 있어서, 리세싱 높이는 핀 요소(210)의 노출된 상위 부분의 원하는 높이('H')가 되도록 (예컨대, 에칭 시간을 제어함으로써) 제어된다. 높이('H')는 에피택셜 스택(204)의 각 층을 노출시킨다.
(예를 들어, 마스크 또는 격리 영역에 의해) 핀 영역을 규정하고, 핀 형태로 에피택셜 스택(204)을 에피택셜로 성장시키는 것을 포함해, 기판 상에 핀을 형성하기 위한 방법의 다수의 다른 실시형태도 사용될 수 있다. 일부 실시형태에 있어서, 핀을 형성하는 단계는 핀의 폭을 감소시키는 트림 공정(trim process)을 포함할 수 있다. 트림 공정은 습식 또는 건식 에칭 공정을 포함할 수 있다.
그런 다음, 방법(100)은 희생성 층/피처, 구체적으로 더미 게이트 구조가 형성되는 블록 108로 진행한다. 본 설명은 더미 게이트 구조가 형성된 후에 대체되는 대체 게이트 공정에 관한 것이지만, 다른 구성들이 가능할 수도 있다.
도 3a, 도 3b, 도 3c를 참조하면, 게이트 스택(304)이 형성된다. 일 실시형태에 있어서, 게이트 스택(304)은 방법(100)의 블록 118과 관련하여 설명한 바와 같이, 후속하여 제거되는 더미(희생성) 게이트 스택이다.
따라서, 게이트 라스트 공정(gate-last process)을 이용하는 일부 실시형태에서는, 게이트 스택(304)이 더미 게이트 스택이고, 디바이스(200)의 후속 처리 단계에서 최종 게이트 스택으로 대체될 것이다. 특히, 게이트 스택(304)은 후술하는 바와 같이, 하이k 유전체층(HK) 및 금속 게이트 전극(MG)에 의해 추후 처리 단계에서 대체될 수 있다. 일부 실시형태에서는, 게이트 스택(304)이 기판(202) 위에 형성되고, 적어도 부분적으로 핀 요소(210) 위에 배치된다. 게이트 스택(304) 아래에 있는 핀 요소(210)의 부분은 채널 영역으로 지칭될 수 있다. 게이트 스택(304)은 또한 핀 요소(210)의 소스/드레인 영역, 예컨대 채널 영역의 대향 측면들에 인접하여 대향 측면들 상에 있는 핀 및 에피택셜 스택(204)의 영역을 규정할 수 있다.
일부 실시형태에 있어서, 게이트 스택(304)은 유전체층 및 더미 전극층을 포함한다. 게이트 스택(304)은 또한 하나 이상의 하드 마스크층(예컨대, 산화물, 질화물)을 포함할 수 있다. 일부 실시형태에서는, 게이트 스택(304)이 성막, 패터닝, 에칭, 및 다른 적절한 처리 단계와 같은 다양한 공정 단계에 의해 형성된다. 예시적인 성막 공정은 CVD(저압 CVD 및 플라즈마 강화 CVD 둘 다를 포함), PVD, ALD, 열 산화, 전자빔 증착(e-beam evaporation), 또는 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 예를 들어, 게이트 스택을 형성할 때에, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 전자빔 리소그래피)를 포함하며, 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 린스, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 더 포함할 수도 있다. 일부 실시형태에 있어서, 에칭 공정은 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다.
전술한 바와 같이, 게이트 스택(304)은 추가적인 게이트 유전체층을 포함할 수도 있다. 예를 들어, 게이트 스택(304)은 실리콘 산화물을 포함할 수도 있다. 대안으로 또는 추가로, 게이트 스택(304)의 게이트 유전체층은 실리콘 질화물, 하이k 유전체 재료 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 게이트 스택(304)의 전극층은 다결정 실리콘(폴리실리콘)을 포함할 수도 있다. SiO2, Si3N4, 실리콘 산질화물 등의 하드 마스크층은 대안으로 실리콘 탄화물을 포함하고, 그리고/또는 다른 적절한 조성도 포함될 수 있다.
그런 다음, 방법(100)은 스페이스층 재료가 기판(202) 상에 퇴적되는 블록 110으로 진행한다. 스페이서층은 등각층(예컨대, 도 4 참조)으로서 후속으로 에치백되어 스페이서 요소(예컨대, 도 5 참조)를 형성할 수도 있다.
도 4a, 도 4b, 도 4c, 및 도 4d의 예를 참조하면, 스페이서 재료층(402)이 기판(202) 상에 퇴적된다. 스페이서층(402)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN막, 실리콘 산탄화물, SiOCN막, 및/또는 이들의 조합 등의 유전체 재료를 포함할 수 있다. 일부 실시형태에 있어서, 스페이서 재료층(402)는 메인 스페이서벽, 라이너층 등의 다수의 층을 포함한다. 예를 들면, 스페이서 재료층(402)은 CVD 공정, SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정, ALD 공정, PVD 공정, 또는 다른 적절한 공정 등의 공정을 사용하여 게이트 스택(304) 위에 유전체 재료를 퇴적함으로써 형성될 수 있다. 도 4b에는 스페이서 재료층(402)이 에피택셜 스택(204)을 덮는 것으로서 도시되고 있음을 알아야 한다. 에피택셜 스택(304)을 통과하는 X-X' 절단선에서, 스페이서층(402)은 실제로 오프셋됨을 알아야 한다(즉, 페이지로부터 벗어남)(도 4a 참조).
일부 실시형태에서는, 스페이서 재료층의 퇴적 후에 유전체 스페이서 재료가 (예컨대, 이방성으로)에치백된다. 도 5a, 도 5b, 도 5c 및 도 5d의 예를 참조하면, 스페이서 재료층(402)의 형성 후에, 스페이서 재료층(402)이 에치백되어, 게이트 구조(304)에 의해 덮이지 않으며 게이트 구조(304)에 인접한 핀 요소(210)의 부분(예컨대, 소스/드레인 영역)을 노출시킬 수 있다. 스페이서 재료층은 스페이서 요소를 형성하는 게이트 구조(304)의 측벽 상에 남아 있을 수 있다. 일부 실시형태에 있어서, 스페이서층(402)의 에칭백은 습식 에칭 공정, 건식 에칭 공정, 다단계 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 스페이서층(402)은 도 5a, 도 5b 및 도 5d에 도시하는 바와 같이, 노출된 에피택셜 스택(204)의 상면과 노출된 에피택셜 스택(204)의 측면으로부터 제거될 수 있다. 도 5c에 도시하는 바와 같이, 스페이서층(402)은 게이트 스택(304)의 상면으로부터 제거될 수 있다. 이 경우에도 에피택셜 스택(304)을 통과한 X-X' 절단에 있어서, 스페이서 재료층(402)의 스페이서 요소가 에피택셜 스택(304)을 통과한 절단선으로부터 실제로 오프셋되어 있는데(즉, 도 5b의 페이지에서 벗어남), 다시 말해서 스페이서 요소와, 층(206)과 층(208)이 모두 게이트 구조(304)의 측벽에 접해 있음을 알아야 한다. 또한, 도 6b, 도 7b, 도 8b, 도 9b, 및 도 10b를 참조하면 된다.
그런 다음, 방법(100)은 산화 공정이 수행되는 블록 112로 진행한다. 에피택셜 스택(204)의 층들의 다양한 산화 속도로 인해 산화 공정은 선택적 산화로서 지칭될 수 있고, 특정 층들이 산화된다. 일부 예에 있어서, 산화 공정은 디바이스(200)를 습식 산화 공정, 건식 산화 공정 또는 이들의 조합에 노출시킴으로써 수행될 수 있다. 적어도 일부 실시형태에서는, 디바이스(200)가 약 400℃ 내지 600℃의 온도 범위 내, 약 1 ATM의 압력에서, 산화제로서 수증기나 스팀을 사용하는 습식 산화 공정에 약 0.5-2 시간 동안 노출된다. 본 명세서에 제공되는 산화 공정 조건은 예시적인 것일 뿐이며 제한하려는 의도는 없음을 알아야 한다. 이 산화 공정은 일부 실시형태에서는 스택의 에피택셜층(들)의 산화된 부분이 게이트 구조(304)의 측벽에 인접하도록 확장될 수 있음을 알아야 한다.
도 6a, 도 6b, 및 도 6d의 예를 참조하면, 블록 112의 실시형태에 있어서, 디바이스(200)는 복수의 핀 요소(210) 각각의 에피택셜층(206)을 완전히 산화시키는 산화 공정에 노출된다. 에피택셜층(206)은 산화층(602)으로 변형된다. 산화층(602)은 스페이서 요소(402)의 아래를 포함하여 게이트 구조(304)로 연장된다. 일부 실시형태에 있어서, 산화층(602)은 약 5 내지 약 25 나노미터(nm)의 두께 범위를 갖는다. 일 실시형태에 있어서, 산화층(602)은 실리콘 게르마늄 산화물(SiGeOx)을 포함할 수 있다.
예를 들면, 에피택셜층(206)이 SiGe를 포함하고, 에피택셜층 부분(208)이 Si를 포함하는 실시형태에 있어서, SiGe의 산화 속도가 더 빨라(즉, Si와 비교하여) SiGe층(206)은 완전히 산화되면서 다른 에피택셜층(208)의 산화는 최소화하거나 제거하는 것이 보장된다. 전술한 복수의 재료 중 임의의 것은 제1 및 제2 에피택셜층 부분마다 서로 다른 적절한 산화 속도를 제공하는 것으로서 선택될 수 있음을 이해할 것이다.
그런 다음, 방법(100)은 소스/드레인 피처가 기판 상에 형성되는 블록 114로 진행한다. 소스/드레인 피처는 소스/드레인 영역 내의 핀(210) 상에 에피택시 재료를 제공하는 에피택셜 성장 공정을 수행함으로써 형성될 수 있다. 일 실시형태에 있어서, 소스/드레인의 에피택시 재료는 핀의 소스/드레인 영역 내에 남아 있는 에피택시층의 부분을 클래딩하여 형성된다. 도 7a, 도 7b 및 도 7d의 예를 참조하면, 소스/드레인 피처(702)는 게이트 스택(304)에 인접하며 게이트 스택(304)과 연관된 핀(210) 내/상의 기판(202) 상에 형성된다. 소스/드레인 피처(702)는 노출된 에피택셜층(208) 및/또는 산화층(602) 상에 반도체 재료를 에피택셜로 성장시킴으로써 형성된 재료를 포함한다. 피처(702)의 형상은 예시적인 것일 뿐이며 제한되는 것이 의도되지 않으며, 당업자라면 이해하겠지만, 임의의 에피택셜 성장은 유전체 재료(예컨대, 도면부호 602)와 대향하여 반도체 재료(예컨대, 도면부호 208) 상에 일어날 것이며, 에피택셜 성장은 도시하는 바와 같이 유전체층 위에서(예컨대, 도면부호 602 위에서) 병합되도록 이루어질 수 있지만, 예컨대 도 7c에서 도시하는 곧은 측벽은 설명의 편의를 위한 것이며, 실제 디바이스에는 요구되지 않을 수 있음을 알아야 한다.
다양한 실시형태에 있어서, 소스/드레인(702)의 성장한 반도체 재료는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, 소스/드레인(702)의 재료는 에피 공정 시에 인시츄 도핑될 수 있다. 예를 들어, 일부 실시형태에 있어서, 에피택셜로 성장한 재료는 붕소가 도핑될 수 있다. 일부 실시형태에서, 에피택셜로 성장한 재료는 탄소가 도핑되어 Si:C 소스/드레인 피처를 형성할 수 있거나, 인이 도핑되어 SiC:P 소스/드레인 피처를 형성할 수 있거나, 탄소와 인 둘 다 도핑되어 SiCP 소스/드레인 피처를 형성할 수도 있다. 일 실시형태에 있어서, 소스/드레인(702)의 에피택셜 재료는 실리콘이고, 층(208)도 실리콘이다. 일부 실시형태에 있어서, 층(702 및 208)은 유사한 재료(예컨대, Si)를 포함할 수도 있지만, 상이하게 도핑될 수도 있다. 다른 실시형태에 있어서, 소스/드레인(702)을 위한 에피택시 층은 제1 반도체 재료를 포함하고, 에피택셜 성장 재료(208)는 제1 반도체 재료와는 상이한 제2 반도체 재료를 포함한다. 일부 실시형태에 있어서, 소스/드레인(702)의 에피택셜 성장 재료는 인시츄 도핑되지 않고, 대신에 예컨대 주입 공정이 수행된다.
도 7e는 블록 114에서의 디바이스(200)의 일부를 도시하고 있으며, 디바이스(200)의 소스/드레인 영역은 게이트 구조(304) 아래에 있는 에피택셜층(206)에 인접하게 배치되는 산화층(602)을 포함하는 것을 알아야 한다. 이하에서 더 설명하겠지만, (게이트 구조(304) 아래에 있는) 채널 영역 내의 에피택셜층(206)은 제거될 것이며, 최종 게이트 구조가 거기에 형성될 것이다. 이에, 산화층(602)(예컨대, SiGeO)은 소스/드레인 영역 내의 게이트 구조와 동일 평면 내에 있다.
그런 다음, 방법(100)은 층간 유전체(ILD, inter-layer dielectric)층이 기판 상에 형성되는 블록 116으로 진행한다. 도 8a, 도 8b, 및 도 8d의 예를 참조하면, 블록 116의 일 실시형태에 있어서, ILD층(802)이 기판(202) 위에 형성된다. 일부 실시형태에서는, ILD층(802)을 형성하기 전에 기판(202) 위에 컨택 에칭 정지층(CESL, contact etch stop layer)도 형성된다. 일부 예에서는, CESL은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 및/또는 해당 업계에 알려진 다른 재료를 포함한다. CESL은 플라즈마 강화 화학적 기상 증착(PECVD, plasma-enhanced chemical vapor deposition) 공정, 및/또는 기타 적절한 퇴적 또는 산화 공정에 의해 형성될 수 있다. 일부 실시형태에 있어서, ILD층(802)은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료 등의 재료를 포함할 수 있다. ILD층(802)은 PECVD 공정 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시형태에 있어서, ILD층(802)의 형성 후에, 반도체 디바이스(200)에는 ILD층을 어닐링하기 위해 고온의 서멀 버짓(thermal budget) 공정이 행해질 수 있다.
일부 예에서, ILD(및/또는 CESL 또는 다른 유전체층)를 퇴적한 후에, 게이트 스택(304)의 상면을 노출시키기 위해 평탄화 공정이 수행될 수 있다. 예를 들어, 평탄화 공정은 게이트 스택(304)을 덮는 ILD층(802)(그리고 존재한다면 CESL층)의 부분을 제거하고 반도체 디바이스(200)의 상면을 평탄화하는 화학적 기계 평탄화(CMP) 공정을 포함한다.
그런 다음, 방법(100)은 더미 게이트(블록 108 참조)를 제거하는 블록 118로 진행한다. 게이트 전극 및/또는 게이트 유전체는 적절한 에칭 공정에 의해 제거될 수 있다. 일부 실시형태에 있어서, 블록 118은 디바이스의 채널 영역 내의 에피택셜층의 선택적 제거도 포함한다. 실시형태에 있어서, 선택된 에피택셜층은 더미 게이트 전극의 제거로 마련된 트렌치 내의 핀 요소에서 제거된다(예컨대, 게이트 구조가 위에 형성될 핀의 영역 또는 채널 영역). 도 9a, 도 9b 및 도 9c의 예를 참조하면, 에피택셜층(206)은 기판(202)의 채널 영역 및 트렌치에서 제거된다. 일부 실시형태에 있어서, 에피택셜층(206)은 선택적 습식 에칭 공정에 의해 제거된다. 일부 실시형태에 있어서, 선택적 습식 에칭은 HF를 포함한다. 일 실시형태에 있어서, 에피택셜층(206)은 SiGe이고, 에피택셜층(208)은 SiGe 에피택셜층(206)의 선택적인 제거를 허용하는 실리콘이다. 블록 118의 중간 처리 단계(예컨대, 도 9c) 동안, 갭(902)이 채널 영역 내의 인접한 나노와이어들 사이에 마련되는 것을 알아야 한다(예컨대, 에피택시층(208) 사이의 갭(902)). 갭(902)은 주위 환경 조건(예컨대, 공기, 질소 등)으로 충전될 수 있다.
그런 다음, 방법(100)은 게이트 구조가 형성되는 블록 120으로 진행한다. 게이트 구조는 멀티게이트 트렌지스터의 게이트일 수 있다. 최종 게이트 구조는 하이k/금속 게이트 스택일 수 있지만, 다른 조성도 가능하다. 일부 실시형태에 있어서, 게이트 구조는 채널 영역 내의 복수의 나노와이어(이제 이들 사이에는 갭이 있음)에 의해 제공되는 멀티채널과 연관된 게이트를 형성한다.
도 10a, 도 10b, 및 도 10c의 예를 참조하면, 블록 120의 일 실시형태에 있어서, 블록 118를 참조하여 전술한, 더미 게이트의 제거 및/또는 나노와이어의 분리(release)에 의해 마련된 디바이스(200)의 트렌치 내에 하이k/금속 게이트 스택(1002)이 형성된다. 다양한 실시형태에 있어서, 하이k/금속 게이트 스택(1002)은 계면층과, 계면층 위에 형성된 하이k 게이트 유전체층(1004), 및/또는 하이k 게이트 유전체층(1004) 위에 형성된 금속층(1006)을 포함한다. 본 명세서에서 사용하고 설명하는 하이k 게이트 유전체는 유전 상수가 높은, 예컨대 열 실리콘 산화물의 유전 상수(~3.9)보다 높은 유전 상수를 가진 유전체 재료를 포함한다. 하이k/금속 게이트 스택 내에 사용되는 금속층은 금속, 금속 합금, 또는 금속 실리사이드를 포함할 수 있다. 또한, 하이k/금속 게이트 스택의 형성은, 다양한 금속 재료, 하나 이상의 라이너층을 형성하기 위한 퇴적, 및 과잉 게이트 재료를 제거하고 이로써 반도체 디바이스(200)의 상면을 평탄화하기 위한 하나 이상의 CMP 공정을 포함할 수 있다.
일부 실시형태에 있어서, 게이트 스택(1002)의 계면층은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산질화물(SiON) 등의 유전체 재료를 포함할 수 있다. 계면층은 화학적 산화, 열 산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 및/또는 기타 적절한 방법으로 형성될 수 있다. 게이트 스택(1002)의 게이트 유전체층(1004)은 하프늄 산화물(HfO2) 등의 하이k 유전체층을 포함할 수도 있다. 대안으로, 게이트 스택(1002)의 게이트 유전체층(1004)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합, 또는 다른 적절한 재료 등의 다른 하이k 유전체를 포함할 수도 있다. 하이k 게이트 스택(1002)은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 하이k 금속/게이트 스택(1002)의 금속층은 단일층 구조, 또는 대안으로, 디바이스 성능을 강화시키기 위한 선택된 일함수를 갖는 금속층(일함수 금속층), 라이너층, 습윤층(wetting laye), 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합과 같은 다층 구조를 포함할 수도 있다. 예를 들면, 게이트 스택(1002)의 금속층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적절한 금속 재료 또는 이들의 조합을 포함할 수도 있다. 다양한 실시형태에 있어서, 게이트 스택(1002)의 금속층은 ALD, PVD, CVD, 전자빔 증착, 또는 기타 적절한 공정에 의해 형성될 수 있다. 아울러, 게이트 스택(1002)의 금속층은 상이한 금속층을 이용할 수도 있는 N-FET 및 P-FET 트랜지스터에 대해 따로따로 형성될 수도 있다. 다양한 실시형태에 있어서, 게이트 스택(1002)의 금속층으로부터 과잉 금속을 제거하기 위해 CMP 공정을 수행함으로써, 게이트 스택(1002)의 금속층의 실질적으로 평평한 상면을 제공할 수도 있다. 게이트 스택(1002)의 금속층(1006)은 도 10a, 도 10b, 및 도 10c에 도시되어 있다. 또한, 금속층은 N타입 또는 P타입 일함수를 제공할 수 있고, 트랜지스터(예컨대, FINFET) 게이트 전극으로서 역할할 수도 있으며, 적어도 일부 실시형태에서는, 게이트 스택(1602)의 금속층이 폴리실리콘층을 포함할 수도 있다. 게이트 구조(1002)는 각각이 멀티게이트 디바이스(200)의 채널을 형성하는 에피택셜층(306) 각각의 사이에 개재되는 부분을 포함한다.
일 실시형태에 있어서, 산화층(602)은 x 방향의 길이 t1를 갖는 내부 스페이서를 제공한다. t1은 대략 10 나노미터(nm)와 대략 12 나노미터 사이에 있을 수 있다. 치수(t1)는 소스/드레인 영역의 전체 길이를 연장할 수 있다. 일 실시형태에 있어서, 산화층(602)은 y 방향의 길이 t2를 갖는 내부 스페이서를 제공한다. t2은 대략 5 나노미터(nm)와 대략 7 nm 사이에 있을 수 있다.
반도체 디바이스(200)는 해당 업계에 공지된 다양한 피처 및 영역을 형성하기 위해 추가 처리를 거칠 수 있다. 예를 들어, 후속 처리는, 멀티게이트 디바이스를 포함할 수 있는 기능 회로를 형성하는 다양한 피처를 접속시키도록 구성되는, 컨택 개구부, 컨택 금속뿐만 아니라 다양한 컨택/비아/라인 및 다층 상호접속 피처(예컨대, 금속층 및 층간 유전체)를 기판(202) 상에 형성할 수 있다. 또한, 상기 예에 있어서, 다층 상호접속부는 비아 또는 컨택 등의 수직 상호접속부, 및 금속 라인 등의 수평 상호접속부를 포함할 수도 있다. 다양한 상호접속 피처는 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 도전성 재료를 사용할 수 있다. 일례로, 구리 관련 다층 상호접속 구조를 형성하는 데에 다마신 및/또는 더블 다마신 공정이 사용된다. 아울러, 본 방법(100)의 이전, 동안, 이후에 추가 공정 단계들이 구현될 수 있으며, 전술한 일부 공정의 단계들은 방법(100)의 다양한 실시형태에 따라 대체 또는 삭제될 수도 있다.
이제 도 11을 참조하면, 멀티게이트 디바이스를 제조하는 방법(1100)이 예시되어 있다. 방법(1100)은 여러 면에서 방법(100)과 실질적으로 유사하며, 상기한 방법(100)의 설명이 방법(1100)에도 적용된다. 방법(1100)의 실시형태는 이하에서 더욱 상세하게 설명하겠지만, 소스/드레인 피처를 형성하기 전에, 산화된 에피택셜층의 선택적 에칭을 추가로 포함한다.
방법(1100)의 예시적인 실시형태들이, 방법(1100)의 다양한 단계에 따른 반도체 디바이스(200)의 일 실시형태의 등각도인 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a에 도시된다. 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 제1 절단선(X-X')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 12c, 도 13c, 도 14c, 도 15c, 및 도 16c는 채널(게이트) 영역 내에 있는 제2 절단선(Y-Y')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이며, 도 3d, 도 4d, 도 5d, 도 6d, 도 12d, 도 13d, 도 14d, 도 15d, 및 도 16d는 소스/드레인 영역 내에 있는 제3 절단선(Y2-Y2')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이다.
방법(1100)은 기판이 제공되는 블록 1102에서 시작된다. 블록 1102는 도 1의 방법(100)과 관련하여 전술한 블록 102와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 기판(202)이 제공된다.
그런 다음, 방법(1100)은 에피택셜 스택이 제공되는 블록 1104로 진행한다. 블록 1104는 도 1의 방법(100)과 관련하여 전술한 블록 104와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 에피택셜 스택(204)이 제공된다.
방법(1100)은 하나 이상의 핀 요소가 제공되는 블록 1106으로 진행한다. 블록 1106은 도 1의 방법(100)과 관련하여 전술한 블록 106과 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 핀 요소(210)가 제공된다.
방법(1100)은 더미 게이트 구조가 형성되는 블록 1108로 진행한다. 블록 1108은 도 1의 방법(100)과 관련하여 전술한 블록 108과 실질적으로 유사할 수 있다. 도 3a, 도 3b, 도 3c, 및 도 3d의 예를 참조하면, 전술한 바와 같이 게이트 구조(304)가 제공된다.
방법(1100)은 스페이서 요소가 형성되는 블록 1110으로 진행한다. 블록 1110은 도 1의 방법(100)과 관련하여 전술한 블록 110과 실질적으로 유사할 수 있다. 도 4a, 도 4b, 도 4c, 및 도 4d의 예를 참조하면, 도 5a, 도 5b, 도 5c, 및 도 5d에서 전술하고 예시한 바와 같이 스페이서 재료층(402)이 제공되며, 스페이서 재료층(402)은 에치백될 수 있다.
방법(1100)은 에피택셜 스택의 에피택셜층의 선택적 산화가 행해지는 블록 1112로 진행한다. 블록 1112는 도 1의 방법(100)과 관련하여 전술한 블록 112와 실질적으로 유사할 수 있다. 도 6a, 도 6b, 도 6c, 및 도 6d의 예를 참조하면, 전술한 바와 같이 에피택셜층(306)이 산화되어 산화층(602)을 형성한다. 전술한 바와 같이, 일 실시형태에 있어서, 산화층(602)은 SiGeO이다. 또한 전술한 바와 같이, 형성된 산화층(602)은 연장되어 게이트 구조(304)의 측벽에 인접할 수 있는데, 다시 말해, 스페이서 요소(402) 아래에 있는 에피택셜층(308)을 포함해, 게이트 구조(304) 바로 아래에 있지 않은 에피택셜층(308)이 산화된다.
그런 다음, 방법(1100)은 선택적 에칭 공정이 수행되는 블록 1113으로 진행한다. 선택적 에칭은 블록 1112에서 전술한 산화층을 에칭할 수 있다. 일부 실시형태에 있어서, 산화층은 핀 요소의 소스/드레인 영역(예컨대, 게이트 스택 아래에 있는 채널 영역에 인접한 핀의 영역)으로부터 제거된다. 게이트 스택에 인접한 스페이서 요소 바로 아래에 있는 산화층의 일부는 기판 상에 남아 있는다(예컨대, 에칭 공정 중에 스페이서 요소는 마스킹 요소를 제공한다). 도 12a, 도 12b, 도 12c, 및 도 12d에 도시하는 바와 같이, 산화된 에피택셜층(602)의 부분은 핀(410)의 소스/드레인 영역에서 기판(202)으로부터 제거되었다. 도 12a, 도 12b, 도 12c, 및 도 12d는 산화층(602)의 부분을 대신한 갭(1202)을 도시하고 있으며, 산화층의 일부(602A)(예컨대, SiGeO)는 기판 상에 남아 있는다. 갭(1202)은 주위 환경(예컨대, 공기, N2)으로 충전될 수 있다. 일 실시형태에 있어서, 산화층(602)의 부분은 선택적 습식 에칭 공정에 의해 제거된다.
방법(1100)은 소스/드레인 피처가 형성되는 블록 1114로 진행한다. 블록 1114는 에피택셜층을 성장시켜 소스/드레인 피처를 형성하는 것을 포함할 수 있다. 블록 1114는 도 1의 방법(100)과 관련하여 전술한 블록 114와 실질적으로 유사할 수 있다. 도 13a, 도 13b, 도 13c, 및 도 13d의 예를 참조하면, 전술한 바와 같이 에피택셜 재료 소스/드레인층(702)이 형성된다. 방법(100)의 상기 실시형태와 다르게, 방법(1100)의 실시형태와 도 13a, 도 13b, 도 13d의 실시형태는 소스/드레인 영역에 그리고 갭(1202) 내에 남아 있는 에피택셜층(208) 상에 소스/드레인층(702)의 에피택셜 재료가 성장하는 것을 예시한다. 소스/드레인층(702)은 산화층 부분(602A) 및/또는 스페이서층(402)에 접한다. 이에, 소스/드레인층(702)과 게이트 스택(304) 사이에 산화된 부분(602A)이 개재된다.
도 13e는 블록 1114에서의 디바이스(200)의 일부를 도시하고 있으며, 디바이스(200)의 소스/드레인 영역은 게이트 구조(304) 아래에 있는 에피택셜층(206)에 인접하게 배치되는 산화층(602)을 포함하는 것을 알아야 한다. 이하에서 더 설명하겠지만, (게이트 구조(304) 아래에 있는) 채널 영역 내의 에피택셜층(206)은 제거될 것이며, 최종 게이트 구조가 거기에 형성될 것이다. 따라서, 산화층 부분(602A)은 소스/드레인 영역에 있으며, 형성될 게이트 구조의 일부와 동일 평면에 있다. 산화층 부분(602A)(예컨대, SiGeO)도 소스/드레인 피처(702)와 동일 평면에 있다.
방법(1100)은 층간 유전체층이 형성되는 블록 1116으로 진행한다. 블록 1116은 도 1의 방법(100)과 관련하여 전술한 블록 116과 실질적으로 유사할 수 있다. 도 14a, 도 14b, 도 14c, 및 도 14d의 예를 참조하면, 전술한 바와 같이 ILD층(802)이 형성된다.
방법(1100)은 더미 게이트의 제거가 행해지고/지거나 채널 영역 내의 에피택셜 스택의 나노와이어의 분리가 행해지는 블록 1118로 진행한다. 블록 1118은 도 1의 방법(100)과 관련하여 전술한 블록 118과 실질적으로 유사할 수 있다. 도 15a, 도 15b, 도 15c, 및 도 15d의 예를 참조하면, 더미 게이트 구조(304)가 제거되어 트렌치를 형성한다. 또한, 채널 영역 내(예컨대, 트렌치 아래)의 에피택셜층(208)도 제거되어 채널 영역(예컨대, 에피택셜층(208))에서 나노와이어를 "분리한다".
방법(1100)은 게이트 구조(예컨대, 대체 게이트 구조, 하이k 금속 게이트 구조)가 형성되는 블록 1120으로 진행한다. 블록 1120은 도 1의 방법(100)과 관련하여 전술한 블록 120과 실질적으로 유사할 수 있다. 도 16a, 도 16b, 도 16c, 및 도 16d의 예를 참조하면, 게이트 유전체(1004)와 게이트 전극(1006)을 포함하는 게이트 구조(1002)가 형성된다.
일 실시형태에 있어서, 산화층 부분(602A)은 x 방향의 길이 t3을 갖는 내부 스페이서를 제공한다. t3은 대략 4 나노미터(nm)와 대략 6 nm 사이에 있을 수 있다. 일 실시형태에 있어서, 산화층(602A)은 대략 5 나노미터(nm)와 대략 7 nm 사이에 있을 수 있는, y 방향의 길이를 갖는 내부 스페이서를 제공한다.
이제 도 17을 참조하면, 멀티게이트 디바이스를 제조하는 방법(1700)이 예시되어 있다. 방법(1700)은 여러 면에서 방법(100)과 실질적으로 유사하며, 상기한 방법(100)의 설명이 방법(1700)에도 적용된다. 방법(1700)은 여러 면에서 방법(1100)과 실질적으로 유사하며, 상기한 방법(1100)의 설명이 방법(1700)에도 적용된다. 방법(1700)의 실시형태는 소스/드레인 피처를 형성하기 전에, 에피택셜층의 선택적 에칭을 추가로 포함한다.
방법(1700)의 예시적인 실시형태들이, 방법(1700)의 다양한 단계에 따른 반도체 디바이스(200)의 일 실시형태의 등각도인 도 2a, 도 3a, 도 18a, 도 19a, 도 20a, 도 21a, 도 21e, 도 22a, 도 23a, 및 도 24a에 도시되고 있다. 도 2b, 도 3b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 및 도 24b는 제1 절단선(X-X')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이고, 도 2c, 도 3c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 및 도 24c는 채널(게이트) 영역 내에 있는 제2 절단선(Y-Y')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이며, 도 3d, 도 18d, 도 19d, 도 20d, 도 21d, 도 22d, 도 23d, 및 24d는 소스/드레인 영역 내에 있는 제3 절단선(Y2-Y2')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이다.
방법(1700)은 기판이 제공되는 블록 1702에서 시작된다. 블록 1702은 도 1의 방법(100)과 관련하여 전술한 블록 102와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 기판(202)이 제공된다.
그런 다음, 방법(1700)은 에피택셜 스택이 제공되는 블록 1704로 진행한다. 블록 1704는 도 1의 방법(100)과 관련하여 전술한 블록 104와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 에피택셜 스택(204)이 제공된다.
방법(1700)은 하나 이상의 핀 요소가 제공되는 블록 1706으로 진행한다. 블록 1706은 도 1의 방법(100)과 관련하여 전술한 블록 106과 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 핀 요소(210)가 제공된다.
방법(1700)은 더미 게이트 구조가 형성되는 블록 1708로 진행한다. 블록 1708은 도 1의 방법(100)과 관련하여 전술한 블록 108과 실질적으로 유사할 수 있다. 도 3a, 도 3b, 도 3c, 및 도 3d의 예를 참조하면, 전술한 바와 같이 게이트 구조(304)가 제공된다.
그런 다음, 방법(1700)은 에피택셜층의 선택적 에칭이 수행되는 블록 1709로 진행한다. 일 실시형태에 있어서, 블록 1704에서 제공되는 에피택셜 스택의 제1 조성의 에피택셜 재료가 제거된다. 추가 실시형태에 있어서, 제거된 에피택셜층은 SiGe이다. 도 18a, 도 18b, 도 18c, 및 도 18d의 예를 참조하면, 에피택셜층(206)이 핀(210)의 소스/드레인 영역으로부터 선택적으로 에칭된다. 일 실시형태에 있어서, 게이트 구조(304) 바로 아래를 제외한 에피택셜층(206)이 제거된다. 도 18a, 도 18b, 도 18c, 및 도 18d는 핀(210)의 소스/드레인 영역에서 에피택셜층(206)을 대신한 갭(1802)을 도시하고 있다. 갭(1802)은 게이트 구조(304)로 연장될 수 있다. 갭(1802)은 주위 환경(예컨대, 공기, N2)으로 충전될 수 있다. 일 실시형태에 있어서, 에피택셜층(206)은 선택적 습식 에칭 공정에 의해 제거된다. 일부 실시형태에 있어서, 선택적 습식 에칭은 APM 에칭(예컨대, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시형태에 있어서, 선택적 제거는 SiGeOx 산화에 이어지는 SiGeOx 제거를 포함한다. 예를 들어, 전술한 산화는 O3 세정 및 그 다음에 NH4OH 등의 에칭제를 이용한 SiGeOx 제거에 의해 제공될 수 있다.
그런 다음 방법(1700)은 스페이서 재료 요소가 형성되는 블록 1710으로 진행한다. 블록 1710은 도 1의 방법(100)과 관련하여 전술한, 등각의 스페이서 재료층의 퇴적을 포함하는 블록 110과 실질적으로 유사할 수 있다. 도 19a, 도 19b, 도 19c, 및 도 19d의 예를 참조하면, 스페이서 재료층(402)이 전술한 바와 같이 기판(202) 상에 퇴적되어 제공된다. 갭(1802)의 생성으로, 소스/드레인 영역 내의 에피택셜층들(208) 사이에 스페이서 재료층(402)이 형성된다. 전술한 바와 같이, 스페이서 재료층(402)은 적절한 유전체이다. 예시적인 유전체는 또한 SiN, KN1, RN1, SiCN, SiON, 및/또는 다른 적절한 유전체를 포함하며, 여기서 KN1은 (Si3N4)0.9O0 . 05C0 .05 (5 % 산소, 5 % 탄소로 도핑된 SiN)이고, Rn1은 (Si3N4)0.8O0 . 1C0 .1 (10 % 산소, 10 % 탄소로 도핑된 SiN)이다.
일부 실시형태에 있어서, 블록 1710은 스페이서 재료층의 에치백을 계속하여 스페이서 요소를 형성한다. 에치백은 도 1의 방법(100)의 블록 110과 관련하여 전술한 바와 실질적으로 유사할 수 있다. 도 20a, 도 20b, 도 20c, 및 도 20d의 예를 참조하면, 스페이서 재료층(402)이 에치백되어 게이트 구조(304)의 측벽 상에 스페이서 요소(402)를 형성한다.
방법(1700)은 소스/드레인 피처가 형성되는 블록 1714로 진행한다. 블록 1714는 에피택셜층을 성장시켜 소스/드레인 피처를 형성하는 것을 포함할 수 있다. 블록 1714는 도 1의 방법(100)과 관련하여 전술한 블록 114와 실질적으로 유사할 수 있다. 도 21a, 도 21b, 도 21c, 도 21d, 및 도 21e의 예를 참조하면, 전술한 바와 같이 에피택셜 재료 소스/드레인층(702)이 형성된다. 방법(100)의 상기한 실시형태와 다르게, 방법(1700)의 실시형태와 도 21a, 도 21b, 도 21c, 도 21d, 및 도 21e의 실시형태는 소스/드레인 영역에 그리고 갭(1802) 내에 남아 있는 에피택셜층(208) 상에 소스/드레인층(702)의 에피택셜 재료가 성장하는 것을 예시하고 있다. 에피택셜 재료는 스페이서 요소(402)와 인접할 수 있다.
도 21e는 블록 1714에서의 디바이스(200)의 일부를 도시하고 있으며, 디바이스(200)의 소스/드레인 영역은 게이트 구조(304) 아래에 있는 에피택셜층(206)에 인접하게 배치되는 스페이서 요소(402)를 포함하는 것을 알아야 한다. 이하에서 더 설명하겠지만, (게이트 구조(304) 아래에 있는) 채널 영역 내의 에피택셜층(206)은 제거될 것이며, 최종 게이트 구조가 거기에 형성될 것이다. 따라서, 스페이서 요소(402)는 소스/드레인 영역에 있으며, 게이트 구조의 일부와 동일 평면에 있다. 스페이서 요소(402)는 또한 소스/드레인 피처(702)와 동일 평면에 있다.
방법(1700)은 층간 유전체층이 형성되는 블록 1716으로 진행한다. 블록 1116은 도 1의 방법(100)과 관련하여 전술한 블록 116과 실질적으로 유사할 수 있다. 도 22a, 도 22b, 도 22c, 및 도 22d의 예를 참조하면, 전술한 바와 같이 ILD층(802)이 형성된다.
방법(1700)은 더미 게이트의 제거가 행해지고/지거나 채널 영역 내의 에피택셜 스택의 나노와이어의 분리가 행해지는 블록 1718로 진행한다. 블록 1718은 도 1의 방법(100)과 관련하여 전술한 블록 118과 실질적으로 유사할 수 있다. 도 23a, 도 23b, 도 23c, 및 도 23d의 예를 참조하면, 더미 게이트 구조(304)가 제거되어 트렌치를 형성한다. 또한, 채널 영역 내(예컨대, 트렌치 아래)의 에피택셜층(208)도 제거되어 채널 영역(예컨대, 에피택셜층(208))에서 나노와이어를 "분리한다".
방법(1700)은 게이트 구조(예컨대, 대체 게이트 구조, 하이k 금속 게이트 구조)가 형성되는 블록 1720으로 진행한다. 블록 1720은 도 1의 방법(100)과 관련하여 전술한 블록 120과 실질적으로 유사할 수 있다. 도 24a, 도 24b, 도 24c, 및 도 24d의 예를 참조하면, 게이트 유전체(1004)와 게이트 전극(1006)을 포함하는 게이트 구조(1002)가 형성된다.
일 실시형태에 있어서, 스페이서 요소(402)는 x 방향의 길이 t4를 갖는 내부 스페이서를 제공한다. t4는 대략 4 나노미터(nm)와 대략 6 nm 사이에 있을 수 있다. 일 실시형태에 있어서, 스페이서 요소(402)는 대략 5 나노미터(nm)와 대략 7 nm 사이에 있을 수 있는, y 방향의 길이를 갖는 내부 스페이서를 제공한다.
이제 도 25를 참조하면, 멀티게이트 디바이스를 제조하는 방법(2500)이 예시되어 있다. 방법(2500)은 여러 면에서 방법(100)과 실질적으로 유사하며, 상기한 방법(100)의 설명이 방법(2500)에도 적용된다. 방법(2500)은 여러 면에서 방법(1100) 및 방법(1700)과 실질적으로 유사하며, 상기한 방법(1100 및/또는 1700)의 설명이 방법(2500)에도 적절하게 적용된다. 방법(2500)의 일 실시형태는 선택적 에칭 전에 스페이서층을 형성하는 단계와, 그런 다음 후술하는 바와 같이 에피택셜 스택의 소정의 에피택셜층을 산화하는 단계를 추가로 포함한다.
방법(2500)의 예시적인 실시형태들이, 도 2a, 도 3a, 도 4a, 도 5a, 도 26a, 도 27a, 도 28a, 도 28e, 도 29a, 도 30a, 및 도 31a는 방법(2500)의 다양한 단계에 따른 반도체 디바이스(200)의 일 실시형태의 등각도이다. 도 2b, 도 3b, 도 4b, 도 5b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 및 도 31b는 제1 절단선(X-X')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 및 도 31c는 채널(게이트) 영역 내에 있는 제2 절단선(Y-Y')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이며, 도 3d, 도 4d, 도 5d, 도 26d, 도 27d, 도 28d, 도 29d, 도 30d, 및 도 31d는 소스/드레인 영역 내에 있는 제3 절단선(Y2-Y2')을 따른 반도체 디바이스(200)의 일 실시형태의 대응하는 측단면도이다.
방법(2500)은 기판이 제공되는 블록 2502에서 시작된다. 블록 2502는 도 1의 방법(100)과 관련하여 전술한 블록 102와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 기판(202)이 제공된다.
그런 다음, 방법(2500)은 에피택셜 스택이 제공되는 블록 2504로 진행한다. 블록 2504는 도 1의 방법(100)과 관련하여 전술한 블록 104와 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 에피택셜 스택(204)이 제공된다.
방법(2500)은 하나 이상의 핀 요소가 제공되는 블록 2506으로 진행한다. 블록 2506은 도 1의 방법(100)과 관련하여 전술한 블록 106과 실질적으로 유사할 수 있다. 도 2a, 도 2b, 및 도 2c의 예를 참조하면, 전술한 바와 같이 핀 요소(210)가 제공된다.
방법(2500)은 더미 게이트 구조가 형성되는 블록 2508로 진행한다. 블록 2508은 도 1의 방법(100)과 관련하여 전술한 블록 108과 실질적으로 유사할 수 있다. 도 3a, 도 3b, 도 3c, 및 도 3d의 예를 참조하면, 전술한 바와 같이 게이트 구조(304)가 제공된다.
그런 다음 방법(2500)은 스페이서 요소가 형성되는 블록 2510으로 진행한다. 블록 2510은 도 1의 방법(100)과 관련하여 전술한, 등각의 스페이서 재료층의 퇴적을 포함하는 블록 110과 실질적으로 유사할 수 있다. 도 4a, 도 4b, 도 4c, 및 도 4d의 예를 참조하면, 스페이서 재료층(402)이 기판(202) 상에 퇴적된다. 방법(100)과 관련하여 전술한 바와 같이, 스페이서 재료층(402)은 적절한 유전체이다. 블록 2510은 스페이서 재료를 에치백하는 것을 포함할 수 있다.
스페이서 재료층은 등각층(예컨대, 도 4 참조)으로서 후속으로 에치백되어 스페이서 요소(예컨대, 도 5 참조)를 형성할 수도 있다. 일부 실시형태에서는, 스페이서 재료층의 퇴적 후에 유전체 스페이서 재료가 (예컨대, 이방성으로)에치백된다. 도 5a, 도 5b, 도 5c 및 도 5d의 예를 참조하면, 스페이서 재료층(402)의 형성 후에, 스페이서 재료층(402)이 에치백되어, 게이트 구조(304)에 의해 덮이지 않으며 게이트 구조(304)에 인접한 핀 요소(210)의 부분(예컨대, 소스/드레인 영역)을 노출시킬 수 있다. 스페이서 재료는 스페이서 요소를 형성하는 게이트 구조(304)의 측벽 상에 남아 있을 수 있다. 일부 실시형태에 있어서, 스페이서층(402)의 에칭백은 습식 에칭 공정, 건식 에칭 공정, 다단계 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 스페이서층(402)은 도 5a, 도 5b 및 도 5d에 도시하는 바와 같이, 노출된 에피택셜 스택(204)의 상면과 노출된 에피택셜 스택(204)의 측면으로부터 제거될 수 있다. 도 5c에 도시하는 바와 같이, 스페이서층(402)은 게이트 스택(304)의 상면으로부터 제거될 수 있다.
그런 다음, 방법(2500)은 에피택셜층의 선택적 에칭이 수행되는 블록 2511로 진행한다. 일 실시형태에 있어서, 블록 2504에서 제공되는 에피택셜 스택의 제1 조성의 에피택셜 재료가 제거된다. 추가 실시형태에 있어서, 제거된 에피택셜층은 SiGe이다. 도 26a, 도 26b, 도 26c, 및 도 26d의 예를 참조하면, 에피택셜층(206)이 핀(210)의 소스/드레인 영역으로부터 선택적으로 에칭되었다. 도 26a, 도 26b, 도 26c, 및 도 26d는 핀(210)의 소스/드레인 영역에서 에피택셜층(206)의 부분을 대신한 갭(2602)을 도시하고 있다. 갭(2602)은 주위 환경(예컨대, 공기, N2)으로 충전될 수 있다. 일 실시형태에 있어서, 에피택셜층(206)의 부분은 선택적 습식 에칭 공정에 의해 제거된다. 일부 실시형태에 있어서, 선택적 습식 에칭은 APM 에칭(예컨대, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 따라서, 스페이서 요소(402)가 에피택셜층(206A)을 게이트 구조(304)와 인접해서 제거되는 것을 보호하기 때문에 갭(2602)이 게이트 구조(304)의 측벽과 인접하지 않는 것을 알아야 한다. 이것은 에피택셜층 부분(206A)으로 도시되고 있다.
그런 다음, 방법(2500)은 남아 있는 에피택셜층의 선택적 산화가 수행되는 블록 2512로 진행한다. 이 경우에도, 블록 2511에서의 에피택셜층(206)의 선택적인 에칭 제거 동안, 스페이서 요소(402)가 게이트 구조(304)에 직접 인접한 에피택셜층 부분(206A)을 보호한다는 것을 알아야 한다. 다시 말해, 도 26a 및 도 26b는 에치백된 스페이서(402) 아래에는, 핀(210)의 소스/드레인 영역 상의 스페이서 요소들(402) 사이에 에피택셜층(206)이 배치되도록, 에피택셜층(206A)이 존재하는 것을 도시하고 있다.
에피택셜 스택(204)의 층들의 다양한 산화 속도로 인해 산화 공정은 선택적 산화로서 지칭될 수 있고, 특정 층들이 산화되는데, 예컨대 부분(206A)이 산화되어 산화 부분(2702)을 형성한다. 일부 예에 있어서, 산화 공정은 디바이스(200)를, 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 노출시킴으로써 수행될 수 있다. 적어도 일부 실시형태에서는, 디바이스(200)가 약 400℃ 내지 600℃의 온도 범위 내, 약 1 ATM의 압력에서, 산화제로서 수증기나 스팀을 사용하는 습식 산화 공정에 약 0.5-2 시간 동안 노출된다. 본 명세서에 제공되는 산화 공정 조건은 예시적인 것일 뿐이며 제한하려는 의도는 없음을 알아야 한다. 도 27a 및 도 27b의 예를 참조하면, 산화 부분(2702)은 부분(206A)으로부터 형성된다.
방법(2500)은 소스/드레인 피처가 형성되는 블록 2514로 진행한다. 블록 2514는 에피택셜층을 성장시켜 소스/드레인 피처를 형성하는 것을 포함할 수 있다. 블록 2514는 도 1의 방법(100)과 관련하여 전술한 블록 114와 실질적으로 유사할 수 있다. 도 28a, 도 28b, 도 28c, 도 28d, 및 도 28e의 예를 참조하면, 전술한 바와 같이 에피택셜 재료 소스/드레인층(702)이 형성된다. 방법(100)의 상기한 실시형태와 다르게, 방법(2500)의 실시형태와 도 28a, 도 28b, 도 28c, 및 도 28d의 실시형태는 소스/드레인 영역에 그리고 갭 내 그리고 산화 부분(2702)과 인접하여 남아 있는 에피택셜층(208) 상에 소스/드레인층(702)의 에피택셜 재료가 성장하는 것을 예시하고 있다. 에피택셜 재료는 스페이서 요소(402)와도 인접할 수 있다.
도 28e는 블록 2514에서의 디바이스(200)의 일부를 도시하고 있으며, 디바이스(200)의 소스/드레인 영역은 게이트 구조(304) 아래에 있는 에피택셜층(206)에 인접하게 배치되는 산화층 부분(2702)을 포함하는 것을 알아야 한다. 이하에서 더 설명하겠지만, (게이트 구조(304) 아래에 있는) 채널 영역 내의 에피택셜층(206)은 제거될 것이며, 최종 게이트 구조의 일부가 거기에 형성될 것이다. 이에, 산화층 부분(2702)은 소스/드레인 영역 내의 게이트 구조의 일부와 동일 평면 내에 있다. 산화층 부분(2702)(예컨대, SiGeO)도 소스/드레인 피처(702)와 동일 평면에 있다.
방법(2500)은 층간 유전체층이 형성되는 블록 2516으로 진행한다. 블록 2516은 도 1의 방법(100)과 관련하여 전술한 블록 116과 실질적으로 유사할 수 있다. 도 29a, 도 29b, 도 29c, 및 도 29d의 예를 참조하면, 전술한 바와 같이 ILD층(802)이 형성된다.
방법(2500)은 더미 게이트 제거가 행해지고/지거나 채널 영역 내의 에피택셜 스택의 나노와이어의 분리가 행해지는 블록 2518로 진행한다. 블록 2518은 도 1의 방법(100)과 관련하여 전술한 블록 118과 실질적으로 유사할 수 있다. 도 30a, 도 30b, 도 30c, 및 도 30d의 예를 참조하면, 더미 게이트 구조(304)가 제거되어 트렌치를 형성한다. 또한, 채널 영역 내(예컨대, 트렌치 아래)의 에피택셜층(208)도 제거되어 채널 영역(예컨대, 에피택셜층(208))에서 나노와이어를 "분리한다".
방법(2500)은 게이트 구조(예컨대, 대체 게이트 구조, 하이k 금속 게이트 구조)가 형성되는 블록 2520으로 진행한다. 블록 2520은 도 1의 방법(100)과 관련하여 전술한 블록 120과 실질적으로 유사할 수 있다. 도 31a, 도 31b, 도 31c, 및 도 31d의 예를 참조하면, 게이트 유전체(1004)와 게이트 전극(1006)을 포함하는 게이트 구조(1002)가 형성된다.
일 실시형태에 있어서, 산화층(2702)은 x 방향의 길이 t5를 갖는 내부 스페이서를 제공한다. t5는 대략 4 나노미터(nm)와 대략 6 nm 사이에 있을 수 있다. 일 실시형태에 있어서, 스페이서 부분(2702)은 대략 5 나노미터(nm)와 대략 7 nm 사이에 있을 수 있는, y 방향의 길이를 갖는 내부 스페이서를 제공한다.
따라서, 게이트 구조가 소스/드레인 영역에 직접 접촉 또는 인접하지 않는 디바이스 및 그 제조 방법이 제공된다. 유전체 재료(예컨대, 스페이서 요소(402)) 및/또는 산화된 에피택셜층(예컨대, 도면부호 302)의 구성이 소스/드레인 피처(702)와 게이트 구조(1002) 사이에 개재된다. 일부 실시형태에 있어서, 이것은 디바이스의 Cgd(게이트-드레인 커패시턴스)를 감소시키는 효과를 제공한다. 일부 실시형태에 있어서, 이것은 Ieff에 대한 명백한 불이익 없이 디바이스의 Ceff(실효 커패시턴스)의 저감을 제공한다. 따라서, 일부 실시형태에서는, 회로의 속도가 개선될 수 있다. 도 32는 3개의 예시적인 실험 실시형태에 대한 상대적인 성능을 도시한다.
이에, 일 실시형태에 있어서, 복수의 제1 타입의 에피택셜층과 복수의 제2 타입의 에피택셜층을 갖는 핀을 제공하는 단계를 포함하는, 멀티게이트 반도체 디바이스의 제조 방법이 제공된다. 상기 제2 타입의 에피택셜층 중 제1 층의 제1 부분이 핀의 채널 영역에서 제거되어 상기 제1 타입의 에피택셜층 중 제1 층과 상기 제1 타입의 에피택셜층 중 제2 층 사이에 개구부를 형성한다. 그런 다음 게이트 유전체와 게이트 전극을 갖는 게이트 구조의 일부가 개구부에 형성된다. 상기 게이트 구조의 일부에 인접하는 유전체 재료가 형성된다.
또 다른 더 넓은 범위의 실시형태에 있어서, 제1 실리콘층과 제2 실리콘층을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이 제공된다. 실리콘 게르마늄(SiGe)층이 형성되어 제1 및 제2 실리콘층 사이에 개재된다. SiGe층의 제1 부분이 제거되어 채널 영역에서 제1 및 제2 실리콘층 사이에 개구부를 제공한다. SiGe층의 산화된 제2 부분이 상기 개구부에 인접하여 제공된다. 상기 방법은 제1 및 제2 실리콘층 상에 그리고 SiGe층의 산화된 제2 부분의 측벽과 인접하게 소스/드레인 피처를 에피택셜로 성장시키는 단계를 제공한다. 게이트 구조의 제1 영역이 상기 개구부에 형성되며, 상기 게이트 구조에 인접한 제1 및 제2 실리콘층의 각각이 채널을 제공한다.
또한 멀티게이트 반도체 디바이스가 논의되며, 이 멀티게이트 반도체 디바이스는 핀 요소와, 상기 핀 요소 위의 게이트 구조와, 상기 핀 요소에 인접한 에피택셜 소스/드레인 피처와, 상기 게이트 구조와 상기 에피택셜 소스/드레인 피처 사이에 개재된 유전체 스페이서를 갖는다.
<부기>
1. 멀티게이트 반도체 디바이스(multi-gate semiconductor device)를 제조하는 방법에 있어서,
복수의 제1 타입의 에피택셜층과 복수의 제2 타입의 에피택셜층을 갖는 핀(fin)을 제공하는 단계와,
상기 핀의 채널 영역에서 상기 제2 타입의 에피택셜층 중 제1 층의 제1 부분을 제거하여 상기 제1 타입의 에피택셜층 중 제1 층과 상기 제1 타입의 에피택셜층 중 제2 층 사이에 개구부를 형성하는 단계와,
게이트 유전체와 게이트 전극을 갖는 게이트 구조의 일부를 상기 개구부에 형성하는 단계와,
상기 게이트 구조의 일부에 인접하는 유전체 재료를 형성하는 단계
를 포함하는 멀티게이트 반도체 디바이스 제조 방법.
2. 제1항에 있어서,
상기 유전체 재료 근처에 인접하여 소스/드레인 피처를 형성하는 단계를 더 포함하고, 상기 유전체 재료는 상기 소스/드레인 피처와 상기 게이트 구조 사이에 개재되는 것인 멀티게이트 반도체 디바이스 제조 방법.
3. 제1항에 있어서, 상기 핀을 제공하는 단계는,
실리콘층을 성장시킴으로써 상기 제1 타입의 에피택셜층을 에피택셜로 성장시키는 단계와,
실리콘 게르마늄층을 성장시킴으로써 상기 제2 타입의 에피택셜층을 에피택셜로 성장시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
4. 제1항에 있어서, 상기 핀의 소스/드레인 영역에 상기 유전체 재료를 형성하는 단계는, 상기 핀의 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 산화시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 핀의 소스/드레인 영역에 상기 유전체 재료를 형성하는 단계는, 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 산화시키고, 상기 게이트 구조를 형성하기 전에, 산화된 제2 부분을 에칭하는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
6. 제1항에 있어서, 상기 핀의 소스/드레인 영역에 상기 유전체 재료를 형성하는 단계는, 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 에칭한 다음에, 상기 제2 부분을 산화시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
7. 제1항에 있어서, 상기 핀의 소스/드레인 영역에 상기 유전체 재료를 형성하는 단계는, 등각의 스페이서 재료층을 퇴적하고 상기 등각의 스페이서 재료층을 에치백하는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
8. 반도체 디바이스를 제조하는 방법에 있어서,
제1 실리콘층과 제2 실리콘층을 형성하는 단계와,
상기 제1 및 제2 실리콘층 사이에 개재되는 실리콘 게르마늄(SiGe)층을 형성하는 단계와,
상기 SiGe층의 제1 부분을 제거하여 채널 영역에서 상기 제1 및 제2 실리콘층 사이에 개구부를 제공하는 단계와,
상기 개구부에 인접한 상기 SiGe층의 산화된 제2 부분을 제공하는 단계와,
상기 제1 및 제2 실리콘층 상에 그리고 상기 SiGe층의 산화된 제2 부분의 측벽과 인접하게 소스/드레인 피처를 에피택셜로 성장시키는 단계와,
상기 개구부에 게이트 구조의 제1 영역을 형성하는 단계
를 포함하고, 상기 게이트 구조에 인접한 상기 제1 및 제2 실리콘층 각각은 채널을 제공하는 것인 반도체 디바이스 제조 방법.
9. 제8항에 있어서, 상기 게이트 구조의 제1 영역을 형성하는 단계는 상기 개구부에 게이트 유전체와 게이트 전극을 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
10. 제8항에 있어서,
상기 소스/드레인 피처를 성장시키기 전에, 상기 SiGe층의 산화된 제2 부분의 적어도 일부를 에칭하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
11. 제10항에 있어서, 상기 소스/드레인 피처를 성장시키는 단계는 상기 제1 실리콘층의 상면(top surface) 및 하면(bottom surface)과 접하는(inferfacing) 재료를 에피택셜로 성장시키는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
12. 제8항에 있어서, 상기 개구부에 인접한 SiGe층의 산화된 제2 부분을 제공하는 단계는,
소스/드레인 영역에서 상기 SiGe층의 영역을 에칭하는 단계로서, 상기 영역을 에칭한 후에, 상기 SiGe층의 상기 제2 부분이 남아 있는 것인, 상기 에칭하는 단계와,
상기 소스/드레인 영역에서 상기 SiGe층의 영역을 에칭한 후에, 상기 제2 부분의 산화를 수행하는 단계에 의해 이루어지는 것인 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제2 부분은 상기 게이트 구조와 인접한 스페이서 요소 아래에 있는 것인 반도체 디바이스 제조 방법.
14. 제8항에 있어서, 상기 제1 및 제2 실리콘층 상에 소스/드레인 피처를 에피택셜로 성장시키는 단계는, 상기 실리콘층의 상면 상에 반도체 재료를 성장시키는 단계를 포함하고, 상기 제2 실리콘층의 상면은 상기 소스/드레인 피처를 에피택셜로 성장시키는 동안에, 상기 산화된 제2 부분과 접하는 것인 반도체 디바이스 제조 방법.
15. 제14항에 있어서,
상기 제1 및 제2 실리콘층과 상기 SiGe층 위에 더미 게이트 구조를 형성하는 단계를 포함하고, 상기 SiGe층의 산화된 제2 부분을 제공하는 단계는 상기 더미 게이트 구조가 상기 SiGe층 위에 배치되는 동안에 상기 SiGe층을 산화시키는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
16. 멀티게이트 반도체 디바이스에 있어서,
핀 요소와,
상기 핀 요소 위의 게이트 구조와,
상기 핀 요소에 인접한 에피택셜 소스/드레인 피처와,
상기 게이트 구조와 상기 에피택셜 소스/드레인 피처 사이에 개재되는 유전체 스페이서
를 포함하는 멀티게이트 반도체 디바이스.
17. 제16항에 있어서, 상기 유전체 스페이서는 상기 핀의 길이를 따라 연장되는 평면을 따라 상기 게이트 구조와 상기 에피택셜 소스/드레인 피처 사이에 개재되고, 상기 핀의 길이는 상기 핀의 폭보다 큰 것인 멀티게이트 반도체 디바이스.
18. 제16항에 있어서, 상기 유전체 스페이서는 상기 핀의 길이를 따라 연장되는 평면을 따라 상기 핀의 길이를 연장시키고, 상기 핀의 길이는 상기 핀의 폭보다 큰 것인 멀티게이트 반도체 디바이스.
19. 제16항에 있어서, 상기 유전체 스페이서는 실리콘 게르마늄 산화물을 포함하는 것인 멀티게이트 반도체 디바이스.
20. 제16항에 있어서,
상기 핀 요소를 덮는 상기 게이트 구조에 인접한 스페이서 요소를 더 포함하며, 상기 스페이스 요소는 제1 조성이고, 상기 유전체 스페이서는 상기 제1 조성과는 상이한 제2 조성인 것인 멀티게이트 반도체 디바이스.

Claims (10)

  1. 멀티게이트 반도체 디바이스(multi-gate semiconductor device)를 제조하는 방법에 있어서,
    복수의 제1 타입의 에피택셜층과 복수의 제2 타입의 에피택셜층을 갖는 핀(fin)을 제공하는 단계와,
    상기 핀의 채널 영역에서 상기 제2 타입의 에피택셜층 중 제1 층의 제1 부분을 제거하여 상기 제1 타입의 에피택셜층 중 제1 층과 상기 제1 타입의 에피택셜층 중 제2 층 사이에 개구부를 형성하는 단계와,
    게이트 유전체와 게이트 전극을 갖는 게이트 구조의 일부를 상기 개구부에 형성하는 단계와,
    상기 게이트 구조의 일부에 인접하는 유전체 재료를 형성하는 단계
    를 포함하는 멀티게이트 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 유전체 재료 근처에 인접하는 소스/드레인 피처를 형성하는 단계를 더 포함하고, 상기 유전체 재료는 상기 소스/드레인 피처와 상기 게이트 구조 사이에 개재되는 것인 멀티게이트 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 핀을 제공하는 단계는,
    실리콘층을 성장시킴으로써 상기 제1 타입의 에피택셜층을 에피택셜로 성장시키는 단계와,
    실리콘 게르마늄층을 성장시킴으로써 상기 제2 타입의 에피택셜층을 에피택셜로 성장시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 유전체 재료를 형성하는 단계는, 상기 핀의 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 산화시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 유전체 재료를 형성하는 단계는, 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 산화시키고, 상기 게이트 구조를 형성하기 전에, 산화된 제2 부분을 에칭하는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 유전체 재료를 형성하는 단계는, 상기 제2 타입의 에피택셜층 중 상기 제1 층의 제2 부분을 에칭한 다음에, 상기 제2 부분을 산화시키는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 유전체 재료를 형성하는 단계는, 등각의 스페이서 재료층을 퇴적하고 상기 등각의 스페이서 재료층을 에치백하는 단계를 포함하는 것인 멀티게이트 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 실리콘층과 제2 실리콘층을 형성하는 단계와,
    상기 제1 및 제2 실리콘층 사이에 개재되는 실리콘 게르마늄(SiGe)층을 형성하는 단계와,
    상기 SiGe층의 제1 부분을 제거하여 채널 영역에서 상기 제1 및 제2 실리콘층 사이에 개구부를 제공하는 단계와,
    상기 개구부에 인접한 상기 SiGe층의 산화된 제2 부분을 제공하는 단계와,
    상기 제1 및 제2 실리콘층 상에 그리고 상기 SiGe층의 산화된 제2 부분의 측벽과 인접하게 소스/드레인 피처를 에피택셜로 성장시키는 단계와,
    상기 개구부에 게이트 구조의 제1 영역을 형성하는 단계
    를 포함하고, 상기 게이트 구조에 인접한 상기 제1 및 제2 실리콘층 각각은 채널을 제공하는 것인 반도체 디바이스 제조 방법.
  9. 멀티게이트 반도체 디바이스에 있어서,
    핀 요소와,
    상기 핀 요소 위의 게이트 구조와,
    상기 핀 요소에 인접한 에피택셜 소스/드레인 피처와,
    상기 게이트 구조와 상기 에피택셜 소스/드레인 피처 사이에 개재되는 유전체 스페이서
    를 포함하는 멀티게이트 반도체 디바이스.
  10. 제9항에 있어서, 상기 유전체 스페이서는 상기 핀의 길이를 따라 연장되는 평면을 따라 상기 게이트 구조와 상기 에피택셜 소스/드레인 피처 사이에 개재되고, 상기 핀의 길이는 상기 핀의 폭보다 큰 것인 멀티게이트 반도체 디바이스.
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