CN108074983A - 多栅极半导体器件及其制造方法 - Google Patents

多栅极半导体器件及其制造方法 Download PDF

Info

Publication number
CN108074983A
CN108074983A CN201711020362.7A CN201711020362A CN108074983A CN 108074983 A CN108074983 A CN 108074983A CN 201711020362 A CN201711020362 A CN 201711020362A CN 108074983 A CN108074983 A CN 108074983A
Authority
CN
China
Prior art keywords
layer
fin
gate
epitaxial
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711020362.7A
Other languages
English (en)
Other versions
CN108074983B (zh
Inventor
魏焕昇
江宏礼
刘佳雯
许义明
吴志强
吴忠政
梁英强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108074983A publication Critical patent/CN108074983A/zh
Application granted granted Critical
Publication of CN108074983B publication Critical patent/CN108074983B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造多栅极半导体器件的方法，该方法包括提供具有多个第一类型外延层和多个第二类型外延层的鳍。在鳍的沟道区中去除第二类型外延层的第一层的第一部分，以在第一类型外延层的第一层和第一类型外延层的第二层之间形成开口。然后在开口中形成具有栅极电介质和栅电极的栅极结构的部分。介电材料形成为邻接栅极结构的该部分。本发明还提供了多栅极半导体器件。

Description

多栅极半导体器件及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地涉及多栅极半导体器件及其制造方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的日益增长的需求，更小和更快的电子器件能够同时支持更多的日益复杂和高级的功能。因此，半导体产业中持续的趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。
最近，实际上已经引入多栅极器件以通过增加栅极-沟道耦合改进栅极控制、减小截止电流和降低短沟道效应(SCE)。已经引入的一种这样的多栅极器件是全环栅晶体管(GAA)。GAA器件从可以围绕沟道区延伸的栅极结构而获得其名称，以提供在两侧或四侧上对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。在传统工艺中，GAA器件在硅纳米线中提供沟道。然而，在纳米线周围的GAA部件的制造的集成可能是具有挑战性的。例如，虽然当前方法已经在许多方面是令人满意的，但是相对于所得到的器件的性能的挑战还不能在所有方面都令人满意。
发明内容
根据本发明的一方面，提供了一种制造多栅极半导体器件的方法，包括：提供具有多个第一类型外延层和多个第二类型外延层的鳍；去除所述鳍的沟道区中的所述第二类型外延层的第一层的第一部分，以在所述第一类型外延层的第一层和所述第一类型外延层的第二层之间形成开口；在所述开口中形成具有栅极电介质和栅电极的栅极结构的部分；形成邻接所述栅极结构的部分的介电材料。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：形成第一硅层和第二硅层；形成介于所述第一硅层和所述第二硅层的硅锗SiGe层；去除所述SiGe层的第一部分以在沟道区中的所述第一硅层和所述第二硅层之间提供开口；提供与所述开口相邻的所述SiGe层的氧化的第二部分；在所述第一硅层和所述第二硅层上外延生长源极/漏极部件并且邻接所述SiGe层的所述氧化的第二部分的侧壁；以及在所述开口中形成栅极结构的第一区域，其中，与所述栅极结构相邻的所述第一硅层和所述第二硅层的每个提供沟道。
根据本发明的又一方面，提供了一种多栅极半导体器件，包括：鳍元件；栅极结构，位于所述鳍元件上方；外延源极/漏极部件，与所述鳍元件相邻；以及介电间隔件，介于所述栅极结构和所述外延源极/漏极部件之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个或多个方面提供的制造多栅极器件或其部分的方法的流程图，并且该多栅极器件或其部分包括位于栅极下方的隔离区；
图2A、图3A、图4A、图5A、图6A、图7A、图7E、图8A、图9A和图10A是根据图1的方法的各个方面的器件200的实施例的等轴视图；
图2B、图2C、图3B、图3C、图3D、图4B、图4C、图4D、图5B、图5C、图5D、图6B、图6C、图6D、图7B、图7C、图7D、图8B、图8C、图8D、图9B、图9C、图9D、图10B、图10C和图10D是根据图1的方法的各个方面的器件200的实施例的截面图；
图11是制造根据本发明的一个或多个方面提供的多栅极器件或其部分并且包括位于栅极下方的隔离区的另一种方法的流程图；
图12A、图13A、图13E、图14A、图15A、图16A是根据图11的方法的各个方面的器件200的实施例的等轴视图；
图12B、图12C、图12D、图13B、图13C、图13D、图14B、图14C、图14D、图15B、图15C、图15D、图16B、图16C、图16D是根据图11的方法的各个方面的器件200的实施例的截面图；
图17是制造根据本发明的一个或多个方面提供的多栅极器件或其部分并且包括位于栅极下方的隔离区的另一种方法的流程图；
图18A、图19A、图20A、图21A、图21E、图22A、图23A和图24A是根据图17的方法的各个方面的器件200的实施例的等轴视图；
图18B、图18C、图18D、图19B、图19C、图19D、图20B、图20C、图20D、图21B、图21C、图21D、图22B、图22C、图22D、图23B、图23C、图23D、图24B、图24C和图24D是根据图17的方法的各个方面的器件200的实施例的截面图；
图25是制造根据本发明的一个或多个方面提供的多栅极器件或其部分并且包括位于栅极下方的隔离区的另一种方法的流程图；
图26A、图27A、图28A、图28E、图29A、图30A、图31A是根据图25的方法的各个方面的器件200的实施例的等轴视图；
图26B、图26C、图26D、图27B、图27C、图27D、图28B、图28C、图28D、图29B、图29C、图29D、图30B、图30C、图30D、图31B、图31C、图31D是根据图25的方法的各个方面的器件200的实施例的截面图；以及
图32示出间隔件长度(nm)与器件性能(例如，有效电流或电容)的图形表示的实施例。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
还应注意，本发明以多栅极晶体管的形式提出实施例。多栅极晶体管包括其栅极结构形成在沟道区的至少两侧上的那些晶体管。这些多栅极器件可以包括P型金属氧化物半导体器件或N型金属氧化物半导体多栅极器件。由于它们的鳍状结构，特定实例可以被提出并且在本文中被称为FINFET。本文中还提出了被称为全环栅(GAA)器件的多栅极晶体管类型的实施例。GAA器件包括具有形成在沟道区的4侧上(例如，围绕沟道区的部分)的栅极结构或其部分的任何器件。本文中所提出的器件还包括具有设置为纳米线沟道、条形沟道和/或其他合适的沟道配置的沟道区的实施例。本文中提出了可以具有与单个连续栅极结构相关联的一个或多个沟道区(例如，纳米线)的器件的实施例。然而，本领域的普通技术人员将意识到，该教导可以应用于单个沟道(例如，单个纳米线)或任何数量的沟道。本领域普通技术人员可以意识到受益于本发明的各方面的半导体器件的其他实例。
图1示出的是包括制造多栅极器件的半导体制造的方法100。如本文所使用的，术语“多栅极器件”可用于描述具有设置在器件的至少一个沟道的多侧上的至少一些栅极材料的器件(例如，半导体晶体管)。在一些实例中，多栅极器件可以称为具有设置在器件的至少一个沟道的至少四侧上的栅极材料的GAA器件。沟道区可以称为“纳米线”，如本文所使用的沟道区包括各种几何形状(例如，圆柱形、条形)和各种尺寸的沟道区。
图2A、图3A、图4A、图5A、图6A、图7A、图7E、图8A、图9A和图10A是根据图1的方法100的各个阶段的半导体器件200的实施例的等轴视图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是沿着第一切割线X-X’的半导体器件200的实施例的对应的截面侧视图；图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C是沿着第二切割线Y-Y’的半导体器件200的实施例的对应的截面侧视图，第二切割线位于栅极区中；图3D、图4D、图5D、图6D、图7D、图8D、图9D和图10D是沿着第三切割线Y2-Y2’的半导体器件200的实施例的对应的截面侧视图，第三切割线位于源极/漏极区中。
与本文所讨论的其他方法实施例和示例性器件一样，应当理解，可以通过CMOS技术工艺流程制造半导体器件200的部分，并且因此本文仅简要描述一些工艺。此外，示例性半导体器件可以包括各种其他器件和部件，诸如附加的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等的其他类型的器件，但是，对其进行简化以更好地理解本发明的发明构思。在一些实施例中，示例性器件包括可以互连的包括PFET、NFET等的多个半导体器件(例如，晶体管)。此外，应注意，方法100的工艺步骤包括参考图2A-图10D给出的任何描述，与本发明中提供的方法的其余部分和示例性附图一样，仅仅是示例性的，并且不旨在限制超出所附权利要求中明确列出的内容。
方法100开始于框102，其中，提供衬底。参考图2A-2C的实例，在框102的实施例中，提供衬底202。在一些实施例中，衬底202可以是诸如硅衬底的半导体衬底。衬底202可以包括各种层，包括形成在半导体衬底上的导电层或绝缘层。取决于本领域已知的设计要求，衬底202可以包括各种掺杂配置。例如，可以在衬底202上的设计为用于不同器件类型(例如，n型场效应晶体管(NFET)、p型场效应晶体管(PFET))的区域中形成不同的掺杂分布(例如，n阱、p阱)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202通常具有介于提供不同器件类型的区域之间的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，可以产生应变衬底202以用于性能增强，该衬底202可以包括绝缘体上硅(SOI)结构和/或具有其他合适的增强部件。
在方法100的实施例中，在框102中，实施抗遂穿(APT，anti-punch through)注入。例如，可以在器件的沟道区下方的区域中实施APT注入以防止遂穿或不必要的扩散。
再次参考图1，然后方法100进行至框104，其中，在衬底上生长一个或多个外延层。参考图2A-2C的实例，在框104的实施例中，在衬底202上方形成外延堆叠件204。外延堆叠件204包括由第二组分的外延层208插入其中的第一组分的外延层206。第一和第二组分可以不同。在实施例中，外延层206是SiGe，并且外延层208是硅(Si)。然而，其他实施例可能包括提供用于具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些实施例。在一些实施例中，外延层206包括SiGe，并且外延层208包括Si，外延层208的Si氧化速率小于外延层206的SiGe氧化速率。
外延层208或其部分可以形成多栅极器件200的沟道区。例如，外延层208可以称为“纳米线”，以用于形成诸如GAA器件的多栅极器件200的沟道区。这些“纳米线”还用于形成如下所述的多栅极器件200的源极/漏极部件的部分。再次，如本文所使用的术语，“纳米线”是指半导体层，其中，该半导体层为圆柱形以及诸如条状的其他配置。下面进一步讨论外延层208的使用以限定沟道或器件的沟道。
应当注意，图2A-2C中示出外延层206和208中的每个的四(4)层，这仅仅是为了说明的目的，并且不旨在限制超出权利要求中明确列出的内容。可以理解，可以在外延堆叠件204中形成任何数量的外延层；层的数量取决于器件200的期望数量的沟道区。在一些实施例中，外延层208的数量介于2和10之间。
在一些实施例中，外延层206具有在约2nm-约6nm的范围内的厚度。外延层206的厚度可以是大致均匀的。在一些实施例中，外延层208具有在约6nm-约12nm的范围内的厚度。在一些实施例中，堆叠件的外延层208的厚度是大致均匀的。如下文更详细描述的，外延层208可用作后续形成的多栅极器件的沟道区，并且基于器件性能考虑来选择外延层的208厚度。外延层206可以用于限定用于后续形成的多栅极器件的相邻沟道区之间的间隙距离并且基于器件性能考虑来选择的外延层206厚度。
举例来说，可以通过分子束外延(MBE)工艺、金属有机化学汽相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来实施堆叠件层204的外延生长。在一些实施例中，诸如层208的外延生长层包括与衬底202相同的材料。在一些实施例中，外延生长层206、208包括与衬底202不同的材料。如上所述，在至少一些实例中，外延层206包括外延生长的硅锗(SiGe)层，并且外延层208包括外延生长的硅(Si)层。可选地，在一些实施例中，外延层206或外延层208可以包括诸如锗的其他材料；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体，或它们的组合。如所讨论的，可以基于所提供的不同的氧化、蚀刻选择性性质来选择外延层206、208的材料。在各个实施例中，外延层206、208大致不含掺杂剂(即，具有在约0cm-3至约1x1017cm-3的非本征掺杂剂浓度)，其中，例如，在外延生长工艺期间不实施故意掺杂。
然后，方法100进行至框106，其中，图案化并形成鳍元件。参考图2A-2C的实例，在框106的实施例中，形成从衬底202延伸的多个鳍元件210。在各个实施例中，鳍元件210的每个包括从衬底202形成的衬底部分，外延堆叠件的每个外延层的部分包括外延层206和208。
可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍元件210。光刻工艺可以包括在衬底202上方(例如，在外延堆叠件204上方)形成光刻胶层，将抗蚀剂暴露于图案，实施曝光后烘焙工艺，以及显影抗蚀剂，以形成包括抗蚀剂的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化抗蚀剂，以形成掩蔽元件。然后，掩蔽元件可以用于保护衬底202的区域，和在其上形成的层204，而蚀刻工艺通过诸如硬掩模的掩蔽层在未保护区域中形成沟槽，从而留下多个延伸的鳍。可以使用干蚀刻(例如，反应离子蚀刻)、湿蚀刻和/或其他合适的工艺来蚀刻沟槽。可以用介电材料填充沟槽，以形成例如插入鳍的浅沟槽隔离部件。
在一些实施例中，介电层包括SiO2、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适的材料。在各个实例中，可以通过CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积介电层。在一些实施例中，例如，在沉积介电层之后，对器件200进行退火，以改进介电层的质量。在一些实施例中，介电层(以及后续形成的STI部件302)可以包括多层结构，例如具有一个或多个衬垫层。
在形成隔离(STI)部件的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺减薄和平坦化沉积的介电材料。CMP工艺可平坦化顶面，从而形成STI部件302。使插入鳍元件的STI部件302凹进。参考图3A的实例，使STI部件302凹进，以提供在STI部件302之上延伸的鳍210。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制(例如，通过控制蚀刻时间)凹进的深度，从而导致鳍元件210的暴露的上部的期望的高度‘H’。高度‘H’暴露外延堆叠件204的每个层。
还可以使用在衬底上形成鳍的方法的许多其他实施例，例如包括限定鳍区(例如，通过掩模或隔离区)和外延生长鳍形式的外延堆叠件204。在一些实施例中，形成鳍可以包括修整工艺以减小鳍的宽度。修整工艺可以包括湿蚀刻或干蚀刻工艺。
然后，方法100进行至框108，其中，形成牺牲层/部件，并且特别地，形成伪栅极结构。尽管本讨论涉及替换栅极工艺，由此形成伪栅极结构并且随后被替换，但是其他配置也是可能的。
参考图3A、图3B、图3C，形成栅极堆叠件304。在实施例中，如参考方法100的框118所讨论的，栅极堆叠件304是随后去除的伪(牺牲)栅极堆叠件。
因此，在使用后栅极工艺的一些实施例中，栅极堆叠件304是伪栅极堆叠件并且将在器件200的后续处理阶段由最终的栅极堆叠件替代。特别地，如下面所讨论的，可以在稍后的处理阶段由高k介电层(HK)和金属栅电极(MG)替换栅极堆叠件304。在一些实施例中，栅极堆叠件304形成在衬底202上方并且至少部分地设置在鳍元件210上方。鳍元件210的位于栅极堆叠件304下方的部分可称为沟道区。栅极堆叠件304还可以限定鳍元件210的源极/漏极区，例如，鳍和外延堆叠件204的与沟道区相邻并且位于沟道区的相对侧上的区域。
在一些实施例中，栅极堆叠件304包括介电层和伪电极层。栅极堆叠件304还可以包括一个或多个硬掩模层(例如，氧化物、氮化物)。在一些实施例中，通过各种工艺步骤(诸如层沉积、图案化、蚀刻以及其他合适的处理步骤)来形成栅极堆叠件304。示例性层沉积工艺包括CVD(包括低压CVD和等离子体增强的CVD这两者)、PVD、ALD、热氧化、电子束蒸发、其他合适的沉积技术或它们的组合。例如，在形成栅极堆叠件中，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，图案化工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他的蚀刻方法。
如上所述，栅极堆叠件304可以包括附加的栅极介电层。例如，栅极堆叠件304可以包括氧化硅。可选地或另外地，栅极堆叠件304的栅极介电层可包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，栅极堆叠件304的电极层可以包括多晶体硅(多晶硅)。诸如SiO2、Si3N4、氮氧化硅的硬掩模层可选地包括碳化硅，和/或还可以包括其他合适的组分。
然后，方法100进行至框110，其中，在衬底上沉积间隔件材料层。间隔件材料层可以是共形层(例如，参见图4A)，随后回蚀间隔件材料层以形成间隔元件(例如，参见图5A)。
参考图4A、图4B、图4C和图4D的实例，在衬底202上设置间隔件材料层402。间隔件层402可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或它们的组合的介电材料。在一些实施例中，间隔件材料层402包括诸如主间隔件壁、衬垫层等的多个层。举例来说，可以通过使用诸如CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺的工艺在栅极堆叠件304上方沉积介电材料来形成间隔件材料层402。应当注意，在图4B中示出覆盖外延堆叠件204的间隔件共形层402。应当注意，在穿过外延堆叠件304的X-X’切割线中，间隔件层402实际上被偏移(即从页面出来)(参见图4A)。
在一些实施例中，在沉积间隔件材料层之后，回蚀(例如，各向异性地)介电间隔件材料。参考实例，参考图5A、图5B、图5C和图5D的实例，在形成间隔件材料层402之后，可以回蚀间隔件材料层402以暴露鳍元件210的与栅极结构304相邻并且未被栅极结构304覆盖的部分(例如，源极/漏极区)。间隔件材料层可以保留在栅极结构304的侧壁上，以形成间隔元件。在一些实施例中，间隔件层402的回蚀可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。如图5A、图5B和图5D所示，可以从暴露的外延堆叠件204的顶面和暴露的外延堆叠件204的侧面去除间隔件层402。如图5C所示，可以从栅极堆叠件304的顶面去除间隔件层402。再次注意，在穿过外延堆叠件304的切割线X-X’中，间隔件材料层402的间隔元件实际上从穿过外延堆叠件304的切割线偏移(即，从图5B的页面出来)(参见图5A)；换言之，还参见图6B、图7B、图8B、图9B和图10B，间隔元件、层206和层208都邻接栅极结构304的侧壁。
然后，方法100进行至框112，其中，实施氧化工艺。由于外延堆叠件204的层的变化的氧化速率，氧化工艺可以称为选择性氧化，氧化特定的层。在一些实例中，可以通过将器件200暴露于湿氧化工艺、干氧化工艺或它们的组合来实施氧化工艺。在至少一些实施例中，将器件200暴露于湿氧化工艺，其中，该湿氧化工艺在约1ATM的压力下，在约400℃-约600℃的温度范围内，并且在从约0.5小时-约2小时的持续时间段内使用水蒸汽或蒸汽作为氧化剂。应当注意，本文中提供的氧化工艺条件仅是示例性的，并且不旨在限制本发明。应当注意，在一些实施例中，该氧化工艺可以延伸，从而使得堆叠件的外延层的氧化部分邻接栅极结构304的侧壁。
参考图6A、图6B和图6D的实例，在框112的实施例中，器件200暴露于氧化工艺，该氧化工艺完全氧化多个鳍元件210中的每个的外延层206。外延层206转变为氧化层602。氧化层602延伸至栅极结构304，包括延伸至间隔元件402下方。在一些实施例中，氧化层602具有在约5nm至约25nm的范围内的厚度。在实施例中，氧化层602可以包括硅锗的氧化物(SiGeOx)。
举例来说，在外延层206包括SiGe并且外延层部分208包括Si的实施例中，较快的SiGe氧化速率(即，与Si相比)确保SiGe层206完全氧化，同时最小化或消除其他外延层208的氧化。应当理解，可以选择上述多种材料中的任何材料，从而用于提供不同的合适的氧化速率的第一外延层部分和第二外延层部分中的每个。
然后，方法100进行至框114，其中，在衬底上形成源极/漏极部件。可以通过实施在源极/漏极区中的鳍210上提供外延材料的外延生长工艺来形成源极/漏极部件。在实施例中，源极/漏极的外延材料形成为覆盖外延层的保留在鳍的源极/漏极区中的部分。参考图7A、图7B和图7D的实例，衬底202上的与栅极堆叠件304相邻且相关联的鳍210中/上形成源极/漏极部件702。源极/漏极部件702包括通过在暴露的外延层208和/或氧化层602上外延生长半导体材料而形成的材料。应当注意，部件702的形状仅是说明性的，而不旨在限制本发明；如本领域的普通技术人员所理解的，任何外延生长将发生在与介电材料(例如，602)相对的半导体材料(例如，208)上，可以进行外延生长，使得其在如图所示的介电层上方(例如，在602上方)合并，然而，例如图7C示出的垂直侧壁是为了便于说明，并且在实际的器件中可能不需要该垂直侧壁。
在各个实施例中，源极/漏极702的生长的半导体材料可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，可以在外延工艺期间原位掺杂源极/漏极702的材料。例如，在一些实施例中，外延生长的材料可以掺杂硼。在一些实施例中，外延生长的材料可以掺杂碳，以形成Si：C源极/漏极部件；掺杂磷，以形成Si：P源极/漏极部件；或掺杂碳和磷两者，以形成SiCP源极/漏极部件。在实施例中，源极/漏极702的外延材料是硅，并且层208也是硅。在一些实施例中，层702和208可以包括类似的材料(例如，Si)，但是被不同地掺杂。在其他实施例中，用于源极/漏极702的外延层包括第一半导体材料，外延生长的材料208包括不同于第一半导体材料的第二半导体材料。在一些实施例中，源极/漏极702的外延生长材料不是原位掺杂的，并且例如代以实施注入工艺。
图7E示出在框114处的器件200的部分，应当注意，器件200的源极/漏极区包括设置为邻接位于栅极结构304下方的外延层206的氧化层602。如下面进一步讨论的，沟道区中的外延层206(位于栅极结构304下方，将被去除，并且在其中形成最终的栅极结构)。因此，氧化层602(例如，SiGeO)与源极/漏极区中的栅极结构共面。
然后，方法100进行至框116，其中，在衬底上形成层间介电(ILD)层。参考图8A、图8B和图8D的实例，在框116的实施例中，在衬底202上方形成ILD层802。在一些实施例中，在形成ILD层802之前，在衬底202上方还形成接触蚀刻停止层(CESL)。在一些实例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成CESL。在一些实施例中，ILD层802包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG))的材料和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层802。在一些实施例中，在形成ILD层802之后，半导体器件200可以经受高热预算工艺以对ILD层进行退火。
在一些实例中，在沉积ILD(和/或CESL或其他介电层)之后，可实施平坦化工艺以暴露栅极堆叠件304的顶面。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该化学机械平坦化(CMP)工艺去除ILD层802(以及CESL层，如果存在的话)的位于栅极堆叠件304上方的部分并且平坦化半导体器件200的顶面。
然后，方法100进行至框118，其中，去除伪栅极(参见框108)。可以通过合适的蚀刻工艺去除栅电极和/或栅极电介质。在一些实施例中，框118还包括提供了器件的沟道区中的外延层的选择性去除。在实施例中，在通过去除伪栅电极提供的沟槽内的鳍元件(例如，在其上或其上方形成栅极结构的鳍的区域，或沟道区)中去除选择的外延层。参考图9A、图9B和图9C的实例，从衬底202的沟道区和沟槽内去除外延层206。在一些实施例中，通过选择性湿蚀刻工艺去除外延层206。在一些实施例中，选择性湿蚀刻包括HF。在实施例中，外延层206是SiGe，并且外延层208是硅，从而允许选择性去除SiGe外延层206。应当注意，在框118的中间处理阶段期间(例如，图9A-9D)，在沟道区中的相邻纳米线之间提供间隙902(例如，外延层208之间的间隙902)。可以用周围环境条件(例如，空气、氮气等)填充间隙902。
然后，方法100进行至框120，其中，形成栅极堆叠件。栅极结构可以是多栅极晶体管的栅极。最终栅极结构可以是高K/金属栅极堆叠件，然而其他组成是可能的。在一些实施例中，栅极结构形成与由沟道区中的多个纳米线(现在，具有在其之间的间隙)提供的多沟道相关联的栅极。
参考图10A、图10B和图10C的实例，在框120的实施例中，如上参考框118所述，在通过去除伪栅极和/或释放纳米线提供的器件200的沟槽内形成高K/金属栅极堆叠件1002。在各个实施例中，高K/金属栅极堆叠件1002包括界面层、形成在界面层上方的高K栅极介电层1004和/或形成在高K栅极介电层1004上方的金属层1006。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(～3.9)的介电常数)的介电材料。在高K/金属栅极堆叠件内使用的金属层可以包括金属、金属合金或金属硅化物。另外地，高K/金属栅极堆叠件的形成包括沉积以形成各种栅极材料、一个或多个衬垫层，以及一次或多次CMP工艺以去除多余的栅极材料，从而平坦化半导体器件200的顶面。
在一些实施例中，栅极堆叠件1002的界面层可以包括诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层。栅极堆叠件1002的栅极介电层1004可以包括诸如氧化铪(HfO2)的高K介电层。可选地，栅极堆叠件1002的栅极介电层1004可包括诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)、它们的组合或其他合适的材料的其他高K电介质。可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成高K栅极介电层1002。高K/金属栅极堆叠件1002的金属层可以包括单层或可选的多层结构，诸如具有增强器件性能的选择的功函数的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，栅极堆叠件1002的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在各个实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成栅极堆叠件1002的金属层。此外，栅极堆叠件1002的金属层可以形成为分别用于使用不同的金属层的N-FET和P-FET晶体管。在各个实施例中，可以实施CMP工艺，以从栅极堆叠件1002的金属层去除多余的金属，并且因此提供栅极堆叠件1002的金属层的大致平坦的顶面。在图10A、图10B和图10C中示出栅极堆叠件1002的金属层1006。此外，金属层可以提供N型或P型功函数，其可以用作晶体管(例如，FINFET)栅电极，并且在至少一些实施例中，栅极堆叠件1002的金属层可以包括多晶硅层。栅极结构1002包括插入每个外延层206的部分，从而均形成多栅极器件200的沟道。
在实施例中，氧化层602提供在x方向上具有长度t1的内部间隔件。t1可以介于约10纳米(nm)和约12nm之间。尺寸t1可以延伸源极/漏极区的整个长度。在实施例中，氧化层602提供在y方向上具有长度t2的内部间隔件。t2可以介于约5纳米(nm)和约7nm之间。
半导体器件200可以经受进一步的处理以形成本领域已知的各种部件和区域。例如，后续处理可以在衬底202上形成接触开口、接触金属以及各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，被配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路。在又一实例中，多层互连件可以包括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各个互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施附加的工艺步骤，并且根据方法100的各个实施例，可以替代或去除以上描述的一些工艺步骤。
现在参考图11，示出制造多栅极器件的方法1100。方法1100在许多方面大致类似于方法100，并且上述方法100的描述也适用于方法1100。如下面进一步详细讨论的，方法1100的实施例另外地包括在形成源极/漏极部件之前对氧化的外延层的选择性蚀刻。
方法1100的示例性实施例在图2A、图3A、图4A、图5A、图6A、图12A、图13A、图14A、图15A和图16A中被示出作为根据图1100的各个阶段的半导体器件200的实施例的等轴视图。图2B、图3B、图4B、图5B、图6B、图12B、图13B、图14B、图15B和图16B是沿着第一切割线X-X’的半导体器件200的实施例的对应的截面侧视图；图2C、图3C、图4C、图5C、图6C、图12C、图13C、图14C、图15C和图16C是沿着沟道(栅极)区中的第二切割线Y-Y’的半导体器件200的实施例的对应的截面侧视图；图3D、图4D、图5D、图6D、图12D、图13D、图14D、图15D和图16D是沿着源极/漏极区中的第三切割线Y2-Y2’的半导体器件200的实施例的对应的截面侧视图。
方法1100开始于框1102，其中，提供衬底。框1102可以大致类似于上面参考图1的方法100讨论的框102。参考图2A、图2B和图2C的实例，如上所述提供衬底202。
方法1100进行至框1104，其中，提供外延堆叠件。框1104可以大致类似于上面参照图1的方法100讨论的框104。参考图2A、图2B和图2C的实例，如上所述提供外延堆叠件204。
方法1100进行至框1106，其中，提供一个或多个鳍元件。框1106可以大致类似于上面参照图1的方法100讨论的框106。参考图2A、图2B和图2C的实例，如上所述提供鳍元件210。
方法1100进行至框1108，其中，形成伪栅极结构。框1108可以大致类似于上面参照图1的方法100讨论的框108。参考图3A、图3B、图3C和图3D的实例，如上所述提供栅极结构304。
方法1100进行至框1110，其中，形成间隔元件。框1110可以大致类似于上面参照图1的方法100讨论的框110。参考图4A、图4B、图4C和图4D的实例，如上所述提供间隔件材料层402并且如图5A、图5B、图5C和图5D所示，可以回蚀刻间隔件材料层402。
方法1100进行至框1112，其中，实施外延堆叠件的外延层的选择氧化。框1112可以大致类似于上面参照图1的方法100讨论的框112。参考图6A、图6B、图6C和图6D的实例，如上所述，氧化外延层206以形成氧化层602。如上所述，在实施例中，氧化层602是SiGeO。还如上所述，形成的氧化层602可以延伸至邻接栅极结构304的侧壁；换言之，氧化不直接位于栅极结构304下方的外延层206，以包括位于间隔元件402下方的外延层206。
然后，方法1100进行至框1113，其中，实施选择性蚀刻工艺。如上文在框1112中所讨论的，选择性蚀刻可蚀刻氧化层。在一些实施例中，从鳍元件的源极/漏极区(例如，鳍的与栅极堆叠件下方的沟道区相邻的区域)去除氧化层。氧化层的直接位于与栅极堆叠件相邻的间隔元件下方的部分保留在衬底上(例如，在蚀刻工艺期间，间隔元件提供掩蔽元件)。如图12A、图12B、图12C和图12D所示，已经从衬底202上的鳍410的源极/漏极区中去除氧化的外延层602的部分。图12A、图12B和图12D示出了间隙1202来替代氧化层602的部分，而氧化层(例如，SiGeO)的部分602A保留在衬底上。可以用周围环境(例如，空气、N2)填充间隙1202。在实施例中，通过选择性湿蚀刻工艺去除氧化层602的部分。
方法1100进行至框1114，其中，形成源极/漏极部件。框1114可以包括生长外延层以形成源极/漏极部件。框1114可以大致类似于上面参照图1的方法100讨论的框114。参考图13A、图13B、图13C和图13D的实例，如上所述形成外延材料源极/漏极层702。与方法100的上述实施例相比，方法1100的实施例和图13A、图13B、图13D的实施例示出生长在外延层208上的源极/漏极层702的外延材料，该外延材料保留在源极/漏极区中和间隙1202内。源极/漏极层702邻接氧化层部分602A和/或间隔件层402。因此，氧化部分602A介于源极/漏极层702和栅极堆叠件304之间。
图13E示出在框1114处的器件200的部分，应当注意，器件200的源极/漏极区包括氧化层部分602A，该氧化层部分设置为邻接位于栅极结构304下方的外延层206。如下面进一步讨论的，沟道区中的外延层206(位于栅极结构304下方)将被去除，并且在其中形成最终的栅极结构。因此，氧化层部分602A位于源极/漏极区中并且与将形成的栅极结构的部分共面。氧化层部分602A(例如，SiGeO)还与源极/漏极部件702共面。
方法1100进行至框1116，其中，形成层间介电层。框1116可以大致类似于上面参照图1的方法100讨论的框116。参考图14A、图14B、图14C和图14D的实例，如上所述形成ILD层802。
方法1100进行至框1118，其中，实施伪栅极去除和/或实施沟道区中的外延堆叠件的纳米线的释放。框1118可以大致类似于上面参照图1的方法100讨论的框118。参考图15A、图15B、图15C和图15D的实例，去除伪栅极结构304以形成沟槽。此外，还去除沟道区中(例如，沟槽下方)的外延层208，以“释放”沟道区(例如，外延层208)中的纳米线。
方法1100进行至框1120，其中，形成栅极结构(例如，替换栅极结构、高k金属栅极结构)。框1120可以大致类似于上面参照图1的方法100讨论的框120。参考图16A、图16B、图16C和图16D的实例，形成包括栅极电介质1004和栅电极1006的栅极结构1002。
在实施例中，氧化层部分602A提供具有在x方向上的长度t3的内部间隔件。t3可以介于约4纳米(nm)和约6nm之间。在实施例中，氧化层602A提供具有在y方向上的长度的内部间隔件，其可以介于约5纳米(nm)和约7nm之间。
现在参考图17，示出制造多栅极器件的方法1700。方法1700在许多方面大致类似于方法100，并且上述方法100的描述也适用于方法1100。方法1700在许多方面大致类似于方法1100，并且上述方法1100的描述也适用于方法1700。方法1700的实施例另外地包括在形成间隔件材料层之前选择性蚀刻外延层。
在图2A、图3A、图18A、图19A、图20A、图21A、图21E、图22A、图23A和图24A中示出的方法1700的示例性实施例为根据图1700的各个阶段的半导体器件200的实施例的等轴视图。图2B、图3B、图18B、图19B、图20B、图21B、图22B、图23B和图24B是沿着第一切割线X-X’的半导体器件200的实施例的对应的截面侧视图；图2C、图3C、图18C、图19C、图20C、图21C、图22C、图23C和图24C是沿着沟道(栅极)区中的第二切割线Y-Y’的半导体器件200的实施例的对应的截面侧视图；图3D、图18D、图19D、图20D、图21D、图22D、图23D和图24D是沿着源极/漏极区中的第三切割线Y2-Y2’的半导体器件200的实施例的对应的截面侧视图。
方法1700开始于框1702，其中，提供衬底。框1702可以大致类似于上面参照图1的方法100讨论的框102。参考图2A、图2B和图2C的实例，如上所述提供衬底202。
方法1700进行至框1704，其中，提供外延堆叠件。框1704可以大致类似于上面参照图1的方法100讨论的框104。参考图2A、图2B和图2C的实例，如上所述提供外延堆叠件204。
方法1700进行至框1706，其中，提供一个或多个鳍元件。框1706可以大致类似于上面参照图1的方法100讨论的框106。参考图2A、图2B和图2C的实例，如上所述提供鳍元件210。
方法1700进行至框1708，其中，形成伪栅极结构。框1708可以大致类似于上面参照图1的方法100讨论的框108。参考图3A、图3B、图3C和图3D的实例，如上所述提供栅极结构304。
然后，方法1700进行至框1709，其中，实施外延层的选择性蚀刻。在实施例中，去除在框1704中提供的外延堆叠件的外延材料的第一组分。在又一实施例中，去除的外延层是SiGe。参考图18A、图18B、图18C和图18D的实例，已经从鳍210的源极/漏极区选择性地蚀刻外延层206。在实施例中，去除除了直接位于栅极结构304下方之外的外延层206。图18A、图18B、图18C和图18D示出间隙1802来替换鳍210的源极/漏极区中的外延层206。间隙1802可以延伸至栅极结构304。可以用周围环境(例如，空气、N2)填充间隙1802。在实施例中，通过选择性湿蚀刻工艺去除外延层206。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化铵-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化，然后去除SiGeOx。例如，可以通过O3清洁来提供上述氧化，然后通过诸如NH4OH的蚀刻剂去除SiGeOx。
然后，方法1700进行至框1710，其中，形成间隔件材料元件。框1710可以大致类似于上面参照图1的方法100所讨论的框110，其包括沉积共形间隔件材料层。参考图19A、图19B、图19C和图19D的实例，如上所述提供沉积在衬底202上的间隔件材料层402。由于间隙1802的创建，在源极/漏极区中的外延层208之间形成间隔件材料层402。如上所述，间隔件材料层402是合适的电介质。示例性电介质还包括SiN、KN1、RN1、SiCN、SiON和/或其他合适的电介质，其中，KN1是(Si3N4)0.9O0.05C0.05(SiN掺杂有5％的氧，5％的碳)，以及RN1是(Si3N4)0.81O0.1C0.1(SiN掺杂有10％的氧，10％的碳)。
在一些实施例中，框1710继续包括回蚀间隔件材料层以形成间隔元件。回蚀可大致类似于上面参考图1的方法100的框110所讨论的回蚀。参考图20A、图20B、图20C和图20D的实例，回蚀间隔件材料层402以在栅极结构304的侧壁上形成间隔元件402。
方法1700进行至框1714，其中，形成源极/漏极部件。框1714可以包括生长外延层以形成源极/漏极部件。框1714可以大致类似于上面参考图1的方法100讨论的框114。参考图21A、图21B、图21C、图21D和图21E的实例，如上所述形成外延材料源极/漏极层702。与方法100的上述实施例相比，方法1700的实施例和图21A、图21B、图21C、图21D和图21E的实施例示出生长在外延层208上的源极/漏极层702的外延材料，该外延材料保留在源极/漏极区中和间隙1802内。外延材料可邻接间隔元件402。
图21E示出在框1714处的器件200的部分，应当注意，器件200的源极/漏极区包括间隔元件402，该间隔元件设置为邻接位于栅极结构304下方的外延层206。如下面进一步讨论的，将去除沟道区中的外延层206(位于栅极结构304下方)，并且在其中形成最终的栅极结构。因此，间隔元件402位于源极/漏极区中并且与栅极结构的部分共面。间隔元件402还与源极/漏极部件702共面。
方法1700进行至框1716，其中，形成层间介电层。框1116可以大致类似于上面参照图1的方法100所讨论的框116。参考图22A、图22B、图22C和图22D的实例，如上所述形成ILD层802。
方法1700进行至框1718，其中，实施伪栅极去除和/或实施沟道区中的外延堆叠件的纳米线的释放。框1718可以大致类似于上面参照图1的方法100所讨论的框118。参考图23A、图23B、图23C和图23D的实例，去除伪栅极结构304以形成沟槽。此外，还去除沟道区中(例如，沟槽下方)的外延层208，以“释放”沟道区(例如，外延层208)中的纳米线。
方法1700进行至框1720，其中，形成栅极结构(例如，替代栅极结构、高k金属栅极结构)。框1720可以大致类似于上面参照图1的方法100所讨论的框120。参考图24A、图24B、图24C和图24D的实例，形成包括栅极电介质1004和栅电极1006的栅极结构1002。
在实施例中，间隔元件402提供具有在x方向上的长度t4的内部间隔件。t4可以介于约4纳米(nm)和约6nm之间。在实施例中，间隔元件402提供长度在y方向上介于约5纳米(nm)和约7nm之间的内部间隔件。
现在参考图25，示出制造多栅极器件的方法2500。方法2500在许多方面大致类似于方法100，并且上述方法100的描述也适用于方法1100。方法2500在许多方面大致类似于方法1100和/或方法1700，并且上述方法1100和/或1700的描述也适用于方法2500。方法2500的实施例另外地包括在选择性蚀刻并然后氧化如下所述的外延堆叠件的特定外延层之前形成间隔件层。
方法2500的示例性实施例在图2A、图3A、图4A、图5A、图26A、图27A、图28A、图28E、图29A、图30A和图31A中示出为根据方法2500的各个阶段的半导体器件200的实施例的等轴视图。图2B、图3B、图4B、图5B、图26B、图27B、图28B、图29B、图30B和图31B是沿着第一切割线X-X’的半导体器件200的实施例的对应的截面侧视图；图2C、图3C、图4C、图5C、图26C、图27C、图28C、图29C、图30C和图31C是沿沟道(栅极)区中的第二切割线Y-Y’的半导体器件200的实施例的对应的截面侧视图；图3D、图4D、图5D、图26D、图27D、图28D、图29D、图30D和图31D是沿着源极/漏极区中的第三切割线Y2-Y2’的半导体器件200的实施例的对应的截面侧视图。
方法2500开始于框2502，其中，提供衬底。框2502可以大致类似于上面参照图1的方法100所讨论的框102。参考图2A、图2B和图2C的实例，如上所述提供衬底202。
方法2500进行至框2504，其中，提供外延堆叠件。框2504可以大致类似于上面参照图1的方法100所讨论的框104。参考图2A、图2B和图2C的实例，如上所述提供外延堆叠件204。
方法2500进行至框2506，其中，提供一个或多个鳍元件。框2506可以大致类似于上面参照图1的方法100所讨论的框106。参考图2A、图2B和图2C的实例，如上所述提供鳍元件210。
方法2500进行至框2508，其中，形成伪栅极结构。框2508可以大致类似于上面参照图1的方法100所讨论的框108。参考图3A、图3B、图3C和图3D的实例，如上所述提供栅极结构304。
然后，方法2500进行至框2510，其中，形成间隔元件。框2510可以大致类似于上面参照图1的方法100所讨论的框110，其包括沉积共形间隔件材料层。参考图4A、图4B、图4C和图4D的实例，在衬底202上沉积间隔件材料层402。如上参考方法100所讨论的，间隔件材料层402是合适的电介质。框2510可以包括回蚀间隔件材料。
间隔件材料层可以是共形层(例如，参见图4A)，后续回蚀共形层以形成间隔元件(例如，参见图5A)。在一些实施例中，在间隔件材料层的沉积之后，回蚀(例如，各向异性地)介电间隔件材料。参考实例，参考图5A、图5B、图5C和图5D的实例，在形成间隔件材料层402之后，可以回蚀间隔件材料层402以暴露鳍元件210的与栅极结构304相邻并且未被栅极结构304覆盖的部分(例如，源极/漏极区)。间隔件层材料可以保留在形成间隔元件的栅极结构304的侧壁上。在一些实施例中，间隔件层402的回蚀可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。如图5A、图5B和图5D所示，可以从暴露的外延堆叠件204的顶面和暴露的外延堆叠件204的侧面去除间隔件层402。如图5C所示，可以从栅极堆叠件304的顶面去除间隔件层402。
然后，方法2500进行至框2511，其中，实施外延层的选择性蚀刻。在实施例中，去除在框2504中提供的外延堆叠件的外延材料的第一组分。在另一实施例中，去除的外延层是SiGe。参考图26A、图26B、图26C和图26D的实例，已经从鳍210的源极/漏极区选择性地蚀刻外延层206。图26A、图26B、图26C和图26D示出间隙2602替代鳍210的源极/漏极区中的外延层206的部分。可以用周围环境(例如，空气、N2)填充间隙2602。在实施例中，通过选择性湿蚀刻工艺去除外延层206的部分。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化铵-过氧化氢-水混合物)。因此，应当注意，由于间隔元件402保护外延层206A不去除邻接的栅极结构304，间隙2602不邻接栅极结构304的侧壁。这示出为外延层部分206A。
然后，方法2500进行至框2512，其中，实施剩余的外延层的选择性氧化。再次，应当注意，在框2511中的选择性蚀刻去除外延层206期间，间隔元件402保护直接邻接栅极结构304的外延层部分206A。换言之，图26A和26B示出在回蚀的间隔件402下方存在外延层206A，从而使得在鳍210的源极/漏极区和栅极结构之间设置外延层206A。
由于外延堆叠件204的层的变化的氧化速率，氧化工艺可以称为选择性氧化，氧化特定的层，例如氧化部分206A以形成氧化的部分2702。在一些实例中，可以通过将器件200暴露于湿氧化工艺、干氧化工艺或它们的组合来实施氧化工艺。在至少一些实施例中，将器件200暴露于湿氧化工艺，该湿氧化工艺在约1ATM的压力下，在约400℃-约600℃的温度范围内，并且在从约0.5小时-约2小时的持续时间段内使用水蒸汽或蒸汽作为氧化剂。应当注意，本文中提供的氧化工艺条件仅是示例性的，并且不旨在限制本发明。参考27A和27B的实例，从部分206A形成氧化的部分2702。
方法2500进行至框2514，其中，形成源极/漏极部件。框2514可以包括生长外延层以形成源极/漏极部件。框2514可以大致类似于上面参考图1的方法100所讨论的框114。参考图28A、图28B、图28C、图28D和图28E的实例，如上所述形成外延材料源极/漏极层702。与方法100的上述实施例相比，方法2500的实施例和图28A、图28B、图28C、图28D和图28E的实施例示出生长在外延层208上的源极/漏极层702的外延材料，该外延材料保留在源极/漏极区中和间隙内并且邻近氧化部分2702。外延材料还可邻接间隔元件402。
图28E示出在框2514处的器件200的部分，应当注意，器件200的源极/漏极区包括设置为邻接位于栅极结构304下方的外延层206的氧化层部分2702。如下面进一步讨论的，将去除沟道区中的外延层206(位于栅极结构304下方)，并且在其中形成最终的栅极结构的部分。因此，氧化层部分2702与源极/漏极区中的栅极结构的部分共面。氧化层部分2702(例如，SiGeO)还与源极/漏极部件702共面。
方法2500进行至框2516，其中，形成层间介电层。框1116可以大致类似于上面参照图1的方法100所讨论的框116。参考图29A、图29B、图29C和图29D的实例，如上所述形成ILD层802。
方法2500进行至框2518，其中，实施伪栅极去除和/或实施沟道区中的外延堆叠件的纳米线的释放。框2518可以大致类似于上面参考图1的方法100所讨论的框118。参考图30A、图30B、图30C和图30D的实例，去除伪栅极结构304以形成沟槽。此外，还去除沟道区中(例如，沟槽下方)的外延层208，以“释放”沟道区(例如，外延层208)中的纳米线。
方法2500进行至框2520，其中，形成栅极结构(例如，替代栅极结构、高k金属栅极结构)。框2520可以大致类似于上面参照图1的方法100所讨论的框120。参考图31A、图31B、图31C和图31D的实例，形成包括栅极电介质1004和栅电极1006的栅极结构1002。
在实施例中，氧化的部分2702提供在x方向上具有长度t5的内部间隔件。t5可以介于约4纳米(nm)和约6nm之间。在实施例中，氧化部分2702提供具有在y方向上的介于约5纳米(nm)和约7nm之间的长度的内部间隔件。
因此，提供了栅极结构不直接接触或邻接源极/漏极区的方法和器件。介电材料(例如，间隔元件(402)和/或氧化的外延层(例如，2702))的配置插入源极/漏极部件702和栅极结构1002。在一些实施例中，这提供了减小器件的Cdg(栅极与漏极电容)的益处。在一些实施例中，这提供了减小器件的Ceff(有效电容)的益处，而没有明显惩罚(penalty，又称损害)Ieff。因此，在一些实施例中，可以改进电路的速度。图32示出三个示例性实验实施例的相对性能。
因此，在实施例中，提供的是一种制造多栅极半导体器件的方法，该方法包括提供具有多个第一类型外延层和多个第二类型外延层的鳍。在鳍的沟道区中去除第二类型外延层的第一层的第一部分，以在第一类型外延层的第一层和第一类型外延层的第二层之间形成开口。然后在开口中形成栅极结构的部分，其中，该栅极结构具有栅极电介质和栅电极。介电材料形成为邻接栅极结构的该部分。
在实施例中，制造多栅极半导体器件的方法，还包括：形成与邻接的所述介电材料相邻的源极/漏极部件，其中，所述介电材料介于所述源极/漏极部件和所述栅极结构之间。
在实施例中，提供所述鳍包括：通过生长硅层来外延生长所述第一类型外延层；以及通过生长硅锗层来外延生长所述第二类型外延层。
在实施例中，在所述鳍的所述源极/漏极区中形成所述介电材料包括氧化所述鳍的所述第二类型外延层的第一层的第二部分。
在实施例中，在所述鳍的所述源极/漏极区中形成所述介电材料包括：在形成所述栅极结构之前氧化所述第二类型外延层的第一层的第二部分并且蚀刻氧化的第二部分。
在实施例中，在所述鳍的所述源极/漏极区中形成所述介电材料包括蚀刻所述第二类型外延层的第一层的第二部分，并且之后氧化所述第二部分。
在实施例中，在所述鳍的所述源极/漏极区中形成所述介电材料包括沉积共形间隔件材料层并且回蚀所述共形间隔件材料层。
在另一更广泛的实施例中，提供了一种制造半导体器件的方法，该方法包括形成第一硅层和第二硅层。硅锗(SiGe)层形成为介于第一硅层和第二硅层之间。去除SiGe层的第一部分以在沟道区中的第一硅层和第二硅层之间提供开口。SiGe层的氧化的第二部分设置为与开口相邻。该方法提供了用于在第一硅层和第二硅层上外延生长并且邻接SiGe层的氧化的第二部分的侧壁的源极/漏极部件。在开口中形成栅极结构的第一区域，其中与栅极结构相邻的第一硅层和第二硅层的每个提供了沟道。
在实施例中，形成所述栅极结构的所述第一区域包括在所述开口中形成栅极电介质和栅电极层。
在实施例中，制造半导体器件的方法还包括：在生长所述源极/漏极部件之前，蚀刻所述SiGe层的所述氧化的第二部分的至少一部分。
在实施例中，生长所述源极/漏极部件包括外延生长与所述第一硅层的顶面和底面界面连接的材料。
在实施例中，通过以下步骤来提供与所述开口相邻的所述SiGe层的所述氧化的第二部分：蚀刻源极/漏极区中的所述SiGe层的区域，其中，在蚀刻所述区域之后，保留所述SiGe层的所述第二部分；以及在蚀刻所述SiGe层的位于所述源极/漏极区中的所述区域之后，实施所述第二部分的氧化。
在实施例中，所述第二部分位于邻接所述栅极结构的间隔元件下方。
在实施例中，在所述第一硅层和所述第二硅层上外延生长所述源极/漏极部件包括在所述硅层的顶面上生长半导体材料，并且在外延生长所述源极/漏极部件期间，所述第二硅层的顶面界面连接所述氧化的第二部分。
在实施例中，制造半导体器件的方法还包括：在所述第一硅层和所述第二硅层以及所述SiGe层上方形成伪栅极结构，并且提供所述SiGe层的所述氧化的第二部分包括氧化所述SiGe层，同时所述伪栅极结构设置在所述SiGe层上方。
还讨论了多栅极半导体器件，其具有鳍元件、位于鳍元件上方的栅极结构、与鳍元件相邻的外延源极/漏极部件；介于栅极结构和外延源极/漏极部件之间的介电间隔件。
在实施例中，所述介电间隔件沿着所述鳍的长度延伸的平面介于所述栅极结构和所述外延源极/漏极，其中，所述鳍的长度大于所述鳍的宽度。
在实施例中，所述介电间隔件沿着所述鳍的长度延伸的平面延伸所述鳍的长度，其中，所述鳍的长度大于所述鳍的宽度。
在实施例中，所述介电间隔件包括硅锗氧化物。
在实施例中，多栅极半导体器件还包括：间隔元件，邻近位于所述鳍元件上方的所述栅极结构，其中，所述间隔元件是第一组分，并且所述介电间隔件是不同于所述第一组分的第二组分。

Claims (10)

1.一种制造多栅极半导体器件的方法，包括：
提供具有多个第一类型外延层和多个第二类型外延层的鳍；
去除所述鳍的沟道区中的所述第二类型外延层的第一层的第一部分，以在所述第一类型外延层的第一层和所述第一类型外延层的第二层之间形成开口；
在所述开口中形成具有栅极电介质和栅电极的栅极结构的部分；
形成邻接所述栅极结构的部分的介电材料。
2.根据权利要求1所述的制造多栅极半导体器件的方法，还包括：
形成与邻接的所述介电材料相邻的源极/漏极部件，其中，所述介电材料介于所述源极/漏极部件和所述栅极结构之间。
3.根据权利要求1所述的制造多栅极半导体器件的方法，其中，提供所述鳍包括：
通过生长硅层来外延生长所述第一类型外延层；以及
通过生长硅锗层来外延生长所述第二类型外延层。
4.根据权利要求1所述的制造多栅极半导体器件的方法，其中，在所述鳍的所述源极/漏极区中形成所述介电材料包括氧化所述鳍的所述第二类型外延层的第一层的第二部分。
5.根据权利要求1所述的制造多栅极半导体器件的方法，其中，在所述鳍的所述源极/漏极区中形成所述介电材料包括：在形成所述栅极结构之前氧化所述第二类型外延层的第一层的第二部分并且蚀刻氧化的第二部分。
6.根据权利要求1所述的制造多栅极半导体器件的方法，其中，在所述鳍的所述源极/漏极区中形成所述介电材料包括蚀刻所述第二类型外延层的第一层的第二部分，并且之后氧化所述第二部分。
7.根据权利要求1所述的制造多栅极半导体器件的方法，其中，在所述鳍的所述源极/漏极区中形成所述介电材料包括沉积共形间隔件材料层并且回蚀所述共形间隔件材料层。
8.一种制造半导体器件的方法，包括：
形成第一硅层和第二硅层；
形成介于所述第一硅层和所述第二硅层的硅锗SiGe层；
去除所述SiGe层的第一部分以在沟道区中的所述第一硅层和所述第二硅层之间提供开口；
提供与所述开口相邻的所述SiGe层的氧化的第二部分；
在所述第一硅层和所述第二硅层上外延生长源极/漏极部件并且邻接所述SiGe层的所述氧化的第二部分的侧壁；以及
在所述开口中形成栅极结构的第一区域，其中，与所述栅极结构相邻的所述第一硅层和所述第二硅层的每个提供沟道。
9.根据权利要求8所述的制造半导体器件的方法，其中，形成所述栅极结构的所述第一区域包括在所述开口中形成栅极电介质和栅电极层。
10.一种多栅极半导体器件，包括：
鳍元件；
栅极结构，位于所述鳍元件上方；
外延源极/漏极部件，与所述鳍元件相邻；以及
介电间隔件，介于所述栅极结构和所述外延源极/漏极部件之间。
CN201711020362.7A 2016-11-18 2017-10-27 多栅极半导体器件及其制造方法 Active CN108074983B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/355,844 2016-11-18
US15/355,844 US10008603B2 (en) 2016-11-18 2016-11-18 Multi-gate device and method of fabrication thereof

Publications (2)

Publication Number Publication Date
CN108074983A true CN108074983A (zh) 2018-05-25
CN108074983B CN108074983B (zh) 2020-10-02

Family

ID=62068746

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711020362.7A Active CN108074983B (zh) 2016-11-18 2017-10-27 多栅极半导体器件及其制造方法

Country Status (5)

Country Link
US (4) US10008603B2 (zh)
KR (1) KR102082443B1 (zh)
CN (1) CN108074983B (zh)
DE (1) DE102017117942A1 (zh)
TW (1) TWI647852B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904234A (zh) * 2019-03-01 2019-06-18 中国科学院微电子研究所 一种纳米线围栅器件及其制造方法
CN110957273A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管
CN111244038A (zh) * 2018-11-28 2020-06-05 台湾积体电路制造股份有限公司 半导体装置的制造方法及半导体装置
CN112018178A (zh) * 2019-05-30 2020-12-01 台湾积体电路制造股份有限公司 制造半导体器件的方法、多栅极半导体器件及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756174B2 (en) 2017-04-26 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-stacked semiconductor nanowires and source/drain spacers
US11367783B2 (en) * 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
WO2020042254A1 (zh) * 2018-08-28 2020-03-05 中国科学院微电子研究所 一种高精度的刻蚀方法
US10868162B1 (en) * 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors
US11335604B2 (en) 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20210000815A (ko) 2019-06-26 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11165032B2 (en) 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
DE102020126080A1 (de) * 2020-04-28 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben
US11532626B2 (en) * 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US20220199773A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Condensed source or drain structures with high germanium content
US20220223743A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Overhanging source/drain contact

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646624A (zh) * 2012-03-31 2012-08-22 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
TW201607039A (zh) * 2014-06-11 2016-02-16 三星電子股份有限公司 結晶多奈米片應變通道場效電晶體
US20160049516A1 (en) * 2014-08-15 2016-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D Contact and Method of Making Same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646624A (zh) * 2012-03-31 2012-08-22 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
TW201607039A (zh) * 2014-06-11 2016-02-16 三星電子股份有限公司 結晶多奈米片應變通道場效電晶體
US20160049516A1 (en) * 2014-08-15 2016-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D Contact and Method of Making Same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957273A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管
US11289580B2 (en) 2018-09-26 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN110957273B (zh) * 2018-09-26 2023-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管
CN111244038A (zh) * 2018-11-28 2020-06-05 台湾积体电路制造股份有限公司 半导体装置的制造方法及半导体装置
CN109904234A (zh) * 2019-03-01 2019-06-18 中国科学院微电子研究所 一种纳米线围栅器件及其制造方法
CN112018178A (zh) * 2019-05-30 2020-12-01 台湾积体电路制造股份有限公司 制造半导体器件的方法、多栅极半导体器件及其制造方法
CN112018178B (zh) * 2019-05-30 2024-05-07 台湾积体电路制造股份有限公司 制造半导体器件的方法、多栅极半导体器件及其制造方法

Also Published As

Publication number Publication date
KR102082443B1 (ko) 2020-02-28
KR20180056362A (ko) 2018-05-28
US20200098923A1 (en) 2020-03-26
US20180301560A1 (en) 2018-10-18
US11145762B2 (en) 2021-10-12
DE102017117942A1 (de) 2018-05-24
CN108074983B (zh) 2020-10-02
US10008603B2 (en) 2018-06-26
US20220359754A1 (en) 2022-11-10
US11955554B2 (en) 2024-04-09
US11393926B2 (en) 2022-07-19
TW201820634A (zh) 2018-06-01
US20180145176A1 (en) 2018-05-24
TWI647852B (zh) 2019-01-11

Similar Documents

Publication Publication Date Title
CN108074983A (zh) 多栅极半导体器件及其制造方法
US11942548B2 (en) Multi-gate device and method of fabrication thereof
US11735650B2 (en) Structure and method for FinFET device with buried sige oxide
US10157799B2 (en) Multi-gate device and method of fabrication thereof
CN106469654B (zh) 半导体装置及其制造方法
US9899387B2 (en) Multi-gate device and method of fabrication thereof
US9698058B2 (en) Structure and method for FinFET device
CN112018178B (zh) 制造半导体器件的方法、多栅极半导体器件及其制造方法
CN109427776A (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
CN108269850A (zh) 半导体器件及其制造方法
CN106941096B (zh) 具有金属栅电极的半导体器件及其制造方法
US11031292B2 (en) Multi-gate device and related methods
CN109427896A (zh) 半导体装置的形成方法
CN107689395A (zh) 半导体器件和方法
CN111128892A (zh) 半导体装置的制造方法
CN113809015B (zh) 用于功函数工程的三层高k栅极介电堆叠
CN114512443A (zh) 半导体结构的制造方法
JP2022022165A (ja) 半導体構造及びその関連方法
US20230262950A1 (en) Multi-gate device and related methods

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant