CN114512443A - 半导体结构的制造方法 - Google Patents

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CN114512443A CN202210005216.1A CN202210005216A CN114512443A CN 114512443 A CN114512443 A CN 114512443A CN 202210005216 A CN202210005216 A CN 202210005216A CN 114512443 A CN114512443 A CN 114512443A
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黄思维
萧智仁
庄媖涓
黄咏骞
刘冠廷
沈泽民
吴忠纬
吴志强
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Abstract

一种半导体装置的制造方法，包括提供一种结构，此结构具有一基底和在前述基底上方的一通道层；在前述通道层上方形成一高介电常数栅极介质层；在前述高介电常数栅极介质层上形成一功函数金属层；在前述功函数金属层上形成一硅化物层；对此结构进行退火，使得与前述高介电常数栅极介电层相接的前述功函数金属层的第一部分可掺杂有来自前述硅化物层的硅元素；去除前述硅化物层；以及在前述功函数金属层的上方形成一块体金属层。

Description

半导体结构的制造方法
技术领域
本发明实施例内容涉及一种半导体结构的制造方法，特别涉及一种在功函数金属层掺杂硅，以调整有效功函数(eWF)的半导体结构及其制造方法，以增进所制得的半导体装置的性能。
背景技术
电子工业对于尺寸越来越小且速度越来越快的电子装置的需求不断增加，这些电子装置能够同时支持越来越多的越来越复杂的各种功能。为了满足这些需求，在集成电路(IC)工业中存在着一种制造低成本、高性能和低功率的集成电路(ICs)的持续性的趋势。迄今为止，通过缩小半导体集成电路(IC)的尺寸(例如，最小的集成电路部件尺寸)，从而提高了生产效率和降低相关成本，在很大程度上已经实现了这些目标。然而，这种尺寸缩减也增加了集成电路(IC)工艺步骤的复杂性。因此，要实现集成电路装置及其性能的持续进步，就需要集成电路工艺和技术方面类似的进步。其中一个先进的领域是如何提供具有合适的临界电压(threshold voltages，Vt)互补式金属氧化物半导体(CMOS)装置给n型通道金属氧化物半导体(NMOS)晶体管和p型通道金属氧化物半导体(PMOS)晶体管，以在降低功率的同时也能提高性能。特别是，随着装置持续按比例缩小尺寸到多栅极装置，例如鳍式场效晶体管(FinFET)、包括纳米线装置和纳米片装置的全绕式栅极(GAA) 装置、以及其他类型的多栅极装置，临界电压工程(Vt)一直是具有挑战性的。原因之一是这些装置的尺寸非常小，并且没有能像传统上那样使用厚的功函数金属来调整其临界电压的空间。
发明内容
本发明的一些实施例提供一种半导体结构的制造方法。此半导体结构的制造方法包括提供具有一基底和在前述基底上方的一通道层(channel layer)的一种结构。此方法还包括在前述通道层上方形成一高介电常数(k)栅极介质层(high-k gate dielectriclayer)，以及在前述高介电常数(k)栅极介质层上形成一功函数金属层(work functionmetal layer)。此半导体结构的制造方法还包括在前述功函数金属层上形成一硅化物层(silicide layer)；以及对此结构进行退火，使得与前述高介电常数(k)栅极介电层相接的前述功函数金属层的第一部分(first portion)掺杂有来自前述硅化物层的硅元素。此半导体结构的制造方法还包括去除前述硅化物层，以及在前述功函数金属层的上方形成一块体金属层(bulk metal layer)。
本发明的一些实施例又提供一种半导体结构的制造方法。此半导体结构的制造方法包括提供一种结构，此结构具有一基底以及在前述基底上方的第一半导体通道层(firstsemiconductor channel layers)和第二半导体通道层(second semiconductor channellayers)。此半导体结构的制造方法还包括在前述第一半导体通道层和第二半导体通道层的两者上方沉积一高介电常数 (k)栅极介电层。此半导体结构的制造方法亦包括在前述高介电常数(k)栅极介电层上以及前述第一半导体通道层和第二半导体通道层的两者上方形成一功函数金属层(work function metal layer)。此半导体结构的制造方法还包括在功函数金属层的上方以及第一半导体通道层和第二半导体通道层的上方形成一硅化物层(silicide layer)。此半导体结构的制造方法还包括图案化前述硅化物层，使得前述硅化物层的第一部分(first portion)留在前述第一半导体通道层的上方，并且去除位于第二半导体通道的上方的前述硅化物层的第二部分(second portion)。此半导体结构的制造方法还包括对前述结构进行退火，以使得来自硅化物层的硅元素被驱入到与高介电常数(k)栅极介电层相接的功函数金属层的部分之中。此半导体结构的制造方法还包括去除硅化物层的第一部分。
本发明的一些实施例还提供一种半导体结构。此半导体结构包括一基底，以及在前述基底上方的一第一半导体通道层(first semiconductor channel layer)。此半导体结构还包括在前述第一半导体通道层上方的一高介电常数 (k)栅极介电层(high-k gatedielectric layer)。此半导体结构还包括在前述高介电常数栅极介电层上的一功函数金属层(work function metal layer)，其中与前述高介电常数栅极介电层相接的前述功函数金属层的第一部分(first portion)掺杂有第一掺杂浓度的硅。此半导体结构还包括在前述功函数金属层上方的一块体金属层(bulk metal layer)，块体金属层与前述功函数金属层的第二部分(second portion)相接，且此第二部分并未掺杂硅或者是具有第二掺杂浓度的硅掺杂，第二掺杂浓度低于前述第一掺杂浓度，其中，前述块体金属层以及前述功函数金属层的第一部分和第二部分形成第一栅极电极 (first gate electrode)的至少一部分。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1示出了根据本公开的一半导体装置的一部分的示意图。
图2是根据本公开的各个方面的用于制造一半导体装置的方法的流程图。
图3A是根据本公开的各个方面的一个半导体装置的一部分的俯视示意图。图3B和图3C是根据本公开的一个实施例在图3A中的一个半导体装置的一部分的剖面示意图。图3D和图3E是根据本公开的另一个实施例在图3A中的一个半导体装置的一部分的剖面示意图。
图4、5、6、7、8、9、10、11、12、13、14、15A以及图15B是根据本公开的各个方面在各个制造阶段(例如与图2的方法100相关)的图3A中的半导体装置的一部分的剖面示意图。
图16示出了根据本公开的方面的实验数据，此实验数据示出了在不同的退火温度(annealing temperature)下和时间变化对于硅掺杂的影响。
附图标记说明：
100：方法
102,104,106,108,110,112,114,116,118,120：步骤 200：装置(/多栅极装置)
200A,200B：(全绕式栅极场效晶体管/场效晶体管)晶体管
202：基底
204A,204B：主动区域
206A,206B：栅极区域
215,215A,215B：通道层(/通道区/鳍片)
230：隔离部件
240A,240B：栅极堆叠
247：栅极间隔物
255：内部间隔物
260：源极/漏极部件
268：接触蚀刻停止层
270：层间介电层
275：栅极沟槽
277：间隙
280：界面层(/界面栅极介电层)
282：高介电常数栅极介电层(/高介电常数介电层)
284,284A,284B：功函数金属层
284',284″：功函数金属层的部分
286：块体金属层
290：掩膜(/蚀刻掩膜)
420：硅化物层
500：退火工艺
602,604,606：曲线
A1-A1,A2-A2,B1-B1,B2-B2：线
T1,T2,T3退火温度
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及一第一特征部件形成于一第二特征部件的上方或位于其上，可能包含上述第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成于上述第一特征和上述第二特征部件之间，使得第一和第二特征部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/ 或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
再者，文中可能使用空间上的相关用语，例如“在…之下”、“在…下方”、“下方的”、“在…上方”、“上方的”及其他类似的用语，以便描述如图所示的一个元件或部件与其他的元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。装置可以被转至其他方位(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。更进一步，当使用“约”、“大约”、或类似的用语来描述一个数值或一个数值范围时，除非有另外指明，否则可根据本领域技术人员的知识以及参照本文公开的具体技术，此用语是用于涵盖在该数值的某些变化(例如+/-10％或其他变化)范围内的数值。例如，用语“约5nm”可包含了4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本公开大致上涉及半导体结构及其工艺，并且更具体地涉及具有高介电常数(k)金属栅极(high-k metal gates，HKMG)的半导体装置，此高介电常数(k)金属栅极的功函数金属(work function metal，WFM)层掺杂有硅，以调整(降低)高介电常数金属栅极的有效功函数(effective work function，eWF)。由于装置尺寸和装置间距的持续缩小，有效功函数(eWF)的调整变得越来越具有挑战性。一些方法使用一具有高铝浓度的功函数金属(WFM)层进行有效功函数(eWF)调整。为了使有效功函数(eWF)接近4eV，功函数金属(WFM) 层必须很厚，例如几纳米厚。然而在小型装置(例如小型的鳍式场效晶体管 (FinFET)或是全绕式栅极(GAA)装置)中，填充如此厚的功函金属变得越来越困难。与那些方法不同，本公开是将硅化物层设置在薄的功函数金属 (WFM)层上(例如，约1nm至约1.5nm厚，比其他方法要薄几倍)，并且对结构进行退火，以使硅元素掺杂到功函数金属层的一部分中，此功函数金属层的一部分是与下方的一高介电常数栅极介电层(HK gate dielectric layer) 形成界面。硅元素产生偶极效应(dipole effects)，从而降低了高介电常数金属栅极(HKMG)的有效功函数(eWF)。根据来自实验和模拟的数据，在功函数金属层和高介电常数层的界面处，每1％的硅掺杂浓度可以使有效功函数(eWF)降低约55mV，而在功函数金属层和高介电常数层的界面处，每1％的铝掺杂浓度只能使有效功函数(eWF)降低约26mV。因此，所公开的用硅掺杂功函数金属层的方法，在减少高介电常数金属栅极(HKMG)的有效功函数(eWF)方面非常有效。在一些实验中，即使具有非常薄的功函数金属层(例如约1nm至约1.5nm厚)，有效功函数(eWF)也可以降低至接近4.0eV。
图1示出了根据本公开的应用有效功函数(eWF)调整的装置200的一部分的示意图。装置200包括一个晶体管(例如，一场效晶体管或FET)200A 和另一个晶体管(FET)200B。为了说明的目的，场效晶体管(FET)200A中的功函数金属(WFM)层284A掺有硅，以进行有效功函数(eWF)调节，而场效晶体管200B中的功函数金属(WFM)层284B则不掺有硅。结果，当场效晶体管200A和场效晶体管200B之间的其他所有状况都相同时，场效晶体管 200A的有效功函数(eWF)低于场效晶体管200B的有效功函数(eWF)。在一个实施例中，装置200是一互补式金属氧化物半导体(CMOS)装置，场效晶体管200A是一n型场效晶体管(NFET)，并且场效晶体管200B是p型场效晶体管(PFET)。在另一个实施例中，场效晶体管200A和场效晶体管200B都是n型场效晶体管(NFET)。在又一个实施例中，场效晶体管200A和场效晶体管200B都是p型场效晶体管(PFET)。因此，本公开可以为n型场效晶体管(NFET)和p型场效晶体管(PFET)提供不同的有效功函数(eWF)(以及不同的临界电压(threshold voltages))。
上述的场效晶体管200A包括在一通道层(channel layer)215A上方的一栅极堆叠(gate stack)240A。上述的场效晶体管200B包括在另一通道层215B 上方的一栅极堆叠240B。在实施例中，通道层215A和通道层215B可各自包括硅(例如结晶硅(crystallinesilicon)或本质硅(intrinsic silicon))、锗、硅锗、或其他合适的半导体材料。在各种实施例中，通道层215A和通道层215B 可以包括相同的材料或是不同的材料。
栅极堆叠240A包括一界面层280、一高介电常数(k)栅极介电层282、功函数金属层(WFMlayer)284A以及一块体金属层(bulk metal layer)286。栅极堆叠240B包括界面层280、高介电常数(k)栅极介电层282、功函数金属层284B以及块体金属层286。在一个实施例中，界面层280包括SiO2或 SiON，高介电常数栅极介电层282包括二氧化铪(HfO2)、或是其他铪系的高介电常数介电质(Hf-based high-k dielectric)，功函数金属层284A包括TiN、或是其他氮化物系的金属材料(nitride-based metallic material)，以及块体金属层286包括钨。功函数金属(WFM)层284A和块体金属层286形成用于场效晶体管200A的一栅极电极(或至少一部分的栅极电极)。功函数金属层284B 和块体金属层286形成用于场效晶体管200B的一栅极电极(或至少一部分的栅极电极)。
功函数金属层284A具有两个部分284'和284″。功函数金属层的部分 284′与高介电常数栅极介电层282形成接面。功函数金属层的部分284″与块体金属层286形成接面。功函数金属层284A掺杂有硅。功函数金属层 284B则不掺杂有硅。如将要讨论的，由于根据本公开的退火工艺(和其他因素)，掺杂到功函数金属层284A中的硅元素倾向于累积或分布在靠近高介电常数栅极介电层282的功函数金属层的部分284'之中。在一些实施例中，功函数金属层的部分284'的厚度(沿着“z”方向)可以在大约
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到
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的范围内。在一个实施例中，功函数金属层的部分284'掺杂有硅，且硅掺杂浓度在大约1％至大约10％的范围内。在一些实施例中，这种硅掺杂浓度可以将场效晶体管200A的有效功函数(eWF)降低一数值，此数值在约55mV至约550mV的范围。实验结果已显示，这样的有效功函数(eWF)调整范围是足够的，而不会增加太多的制造成本。当硅掺杂浓度太低(例如低于1％)时，有效功函数(eWF)的调节效果可能太小而无法在实际上使用(但可以肯定的是，使用本公开的确可以达到有效功函数的调节)。另一方面，将硅掺杂浓度提高到远高于10％会延长制造过程，从而导致成本增加，这将在下面进行讨论。在一个实施例中，功函数金属层的部分284″不掺杂有硅。在另一个实施例中，功函数金属层的部分284″则掺杂有硅，但硅掺杂浓度远低于功函数金属层的部分284'中的硅掺杂浓度。例如，在一个实施例中，功函数金属层的部分284″中的硅掺杂浓度可以比功函数金属层的部分284'中的硅掺杂浓度低10倍。在一个实施例中，在功函数金属层的部分284″中的硅掺杂浓度为0.1％或更低、0.01％或更低、或是0.001％或更低。在一些实施例中，功函数金属层的部分284″中的硅掺杂浓度在大约0.001％至大约0.1％的范围内。
本公开可以用于灵活的调整互补式金属氧化物半导体(CMOS)装置的有效功函数(eWF)和临界电压。此外，具有用于n型场效晶体管(NFET)和p 型场效晶体管(PFET)两者的一功函数金属层的薄层(例如图1中的功函数金属层284A和284B)，可使得栅极堆叠240A和栅极堆叠240B能被制作用在非常小尺寸的装置中，例如可以制作在通道长度只有仅几纳米的鳍式场效晶体管(FinFET)装置和全绕式栅极(GAA)装置中。本公开可以应用在例如鳍式场效晶体管(FinFET)装置和全绕式栅极(GAA)装置的多栅极互补式金属氧化物半导体(CMOS)装置，以及应用在平面式的互补式金属氧化物半导体 (CMOS)装置。
下面结合附图以描述本公开的结构和制造方法的细节，附图示出了根据一些实施例的制造全绕式栅极(GAA)装置的工艺。全绕式栅极(GAA)装置是指一种具有竖直堆叠的水平定向的多通道晶体管(vertically-stacked horizontally-oriented multi-channeltransistors)的装置，例如纳米线(nanowire) 晶体管和纳米片(nanosheet)晶体管。全绕式栅极(GAA)装置具有更好的栅极控制能力、更低的漏电流以及完全的鳍式场效晶体管(FinFET)装置布局兼容性，因此这些装置成为有望将互补式金属氧化物半导体(CMOS)装置推向下一个阶段的一种候选装置者。本公开还简要地讨论了在鳍式场效晶体管 (FinFET)装置中的有效功函数(eWF)调整的实现。本领域普通技术人员应可理解，可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本公开介绍的实施例相同的目的以及/或达到相同的优点。
图2是根据本公开的各个方面的用于制造一半导体装置的方法100的流程图。在一些实施例中，方法100用以制造包括一全绕式栅极(GAA)晶体管(或称全绕式栅极场效晶体管FET)200A和一全绕式栅极(GAA)晶体管(或称全绕式栅极场效晶体管FET)200B的多栅极装置200。在一个实施例中，全绕式栅极(GAA)场效晶体管200A是一n型场效晶体管(NFET)，并且全绕式栅极(GAA)场效晶体管200B是一p型场效晶体管(PFET)。在另一实施例中，全绕式栅极(GAA)场效晶体管200A和全绕式栅极(GAA)场效晶体管 200B都是n型场效晶体管(NFET)。在又一个实施例中，全绕式栅极(GAA) 场效晶体管200A和全绕式栅极(GAA)场效晶体管200B都是p型场效晶体管(PFET)。本公开考虑了附加的工艺步骤。在方法100之前、之间和之后，可以提供一些附加的步骤，并且可以替换、消除或者移动所描述的某些步骤。下面参照图3A至图16描述方法100。图3A是根据本公开的各个方面在与图2中的方法100相关的一个制造阶段的一个半导体装置200的局部俯视示意图。图3B至图15B是根据本公开的各个方面在与图2中的方法 100相关的制造阶段的半导体装置200的局部剖面示意图。图16示出了关于在方法100的某些步骤下的一退火工艺(annealing process)的影响的一些实验数据。
在本实施例中，装置200是多栅极(或多重栅极)装置，并且可以被设置在一微处理器、一存储器以及/或其他集成电路装置中。在一些实施例中，装置(或称多栅极装置)200是一集成电路芯片的一部分、芯片系统(system on chip，SoC)、或前述的一部分，其包括各种被动和主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(PFETs)、n型场效晶体管 (NFETs)、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性接面晶体管(bipolar junction transistors，BJTs)、侧向扩散金属氧化物半导体(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件、或前述的组合。在一些实施例中，多栅极装置200被设置在一个非易失性存储器中，例如非挥发随机存取存储器(non-volatile random-access memory，NVRAM)、一快闪存储器(flash memory)、电子抹除式可复写只读存储器(electrically erasable programmable read only memory，EEPROM)、电子可编程序只读存储器(electrically programmable read-only memory，EPROM)、其他合适的存储器类型、或前述的组合。为了清楚起见，已经简化了图3A-图15B，以可以更好地理解本公开的发明构思。可以在装置200中设置其他部件，并且在其他实施例的装置200中可以替换、修改或删除以下描述的一些部件。
在步骤102处，方法100(图2)提供了装置200的一个初始结构，其一部分在图3A-图3C中示出。特别地，图3A示出了在某些制造阶段，多栅极装置200包括场效晶体管200A和场效晶体管200B。场效晶体管200A包括一主动区域204A和通常垂直于主动区域204A的一栅极区域206A。主动区域204A包括一对源极/漏极区域和位于此对源极/漏极区域之间的一通道区(channel region)，并且栅极区206A与主动区204A中的通道区接合。类似地，场效晶体管200B包括主动区域204B和栅极区206B。主动区204B 包括一对源极/漏极区域(source/drain region)和位于此对源极/漏极区域之间的一通道区，并且栅极区域206B与主动区域204B中的通道区接合。
图3B示出了根据一实施例的装置200的剖面示意图，其可以是沿着图 3A的线A1-A1的场效晶体管200A或沿着图3A的线B1-B1的场效晶体管 200B的剖面示意图。图3C示出了根据一实施例的装置200的剖面示意图，其可以是沿着图3A的线A2-A2的场效晶体管200A或沿着图3A的线B2-B2 的场效晶体管200B的剖面示意图。图3B和图3C中所例示的实施方式是纳米线场效晶体管(nanowire FETs)，其中它们的通道层215是纳米线的形状。为了清楚起见，场效晶体管200A和200B被示出为具有相同的结构配置(例如，相同数量的通道层215)，以更好地理解本公开的发明构思。在各种实施例中，场效晶体管200A和场效晶体管200B可以具有不同的结构配置。例如，它们可以具有不同数量的通道层215，以及/或它们的通道层215可以具有不同的形状或尺寸。在另一个示例中，场效晶体管200A和场效晶体管200B中的其中一个或两者可以是鳍式场效晶体管(FinFET)、纳米线场效晶体管(nanowire FET)，纳米片场效晶体管(nanosheet FET)或一平面式场效晶体管(planar FET)。
参照第3B-3C图所示，多栅极装置200包括一基底(例如，一晶圆)202。在所描绘的实施例中，基底202包括硅。替代地或附加地，基底202包括另一种元素半导体，例如锗；一化合物半导体，例如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及/或锑化铟(indium antimonide)；一合金半导体，例如硅锗(SiGe)、磷化砷化镓(galliumarsenide phosphide， GaAsP)、砷化铝铟(aluminum indium arsenide，AlInAs)、砷化铝镓(aluminum gallium arsenide，AlGaAs)、磷化铟镓(gallium indium phosphide，GaInP)以及/或磷化砷化铟镓(gallium indium arsenide phosphide，GaInAsP)；或前述的组合。替代性的实施例中，基底202是一绝缘体上覆半导体 (semiconductor-on-insulator，SOI)基底，例如绝缘体上覆硅 (silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicongermanium-on-insulator，SGOI)基底、或一绝缘体上覆锗 (germanium-on-insulator，GOI)基底。
场效晶体管200A和场效晶体管200B中的各个晶体管还包括一对源极/ 漏极部件260。对于n型场效晶体管(NFET)，源极/漏极部件260是n型的。对于p型场效晶体管(PFET)，源极/漏极部件260是p型的。源极/漏极部件 260可以通过外延生长半导体材料(例如，硅或硅锗)以填充装置200中的沟槽(trenches)来形成，例如，使用化学气相沉积(chemicalvapor deposition， CVD)的技术(例如，气相外延)、分子束外延(molecular beamepitaxy)，其他合适的外延生长工艺、前述的组合。源极/漏极部件260掺杂有适当的n型掺杂物以及/或p型掺杂物。例如，对于n型场效晶体管(NFET)，源极/漏极部件260可以包括硅，并且掺杂有碳、磷、砷、其他n型掺杂物、或前述的组合。对于p型场效晶体管(PFET)，源极/漏极部件260可以包括硅锗或锗，并且掺杂有硼、其他p型掺杂物、或前述的组合。
场效晶体管200A和场效200B中的每个还包括堆叠在基底202上方并连接一对源极/漏极部件260的半导体层215的堆叠。此半导体层215的堆叠是作为各个晶体管的晶体管通道。因此，这些半导体层215也称为通道层(channel layers)215。通道层215暴露在一栅极沟槽(gate trench)275中，这是由于从其中的各个栅极区域206A和206B(图3A)去除了虚置栅极(dummy gate)而导致的。通道层215可以包括结晶硅、锗、硅锗、或其他合适的半导体材料。最初，通道层215形成为一半导体层堆叠(semiconductor layer stack)的一部分，此半导体层堆叠包括通道层215和不同材料的其他半导体层。使用一种或多种光刻工艺对半导体层堆叠进行图案化，以在基底202 上方形成突出的鳍片形状，所述光刻工艺包括双重图案(double-patterning) 工艺或多重图案(multi-patterning)工艺。在形成栅极沟槽275之后，选择性地蚀刻半导体层堆叠以去除其他半导体层，使得通道层215悬置在基底202上方并且位于相对应的源极/漏极部件260之间。各个通道层215以间隙 (gaps)277相互分隔开来，并且通道层215与基底202之间也以间隙277分隔开来。
在一些实施例中，每个通道层215具有纳米尺寸。例如，在一些实施例中，每个通道层215可以具有大约10nm至大约300nm的长度(沿着“x”方向)，以及大约10nm至大约80nm的宽度(沿着“y”方向)以及高度(沿着“z”方向)约4nm至约8nm。在一些实施例中，通道层215之间的垂直间隔(沿着“z”方向)可为大约6nm至大约15nm。因此，通道层215可以被称为“纳米线”，其通常是指悬置的通道层可以允许金属栅极物理性的接触通道层的至少四个侧面(即，围绕通道层)。在一些实施例中，通道层215可以是圆柱形的(例如，纳米线)、矩形的(例如，纳米棒)、片状的(例如，纳米片)等、或者具有其他合适的形状。
装置200进一步包括隔离部件230，以隔离各种区域，例如各种主动区域204A和主动区域204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)、或前述的组合。隔离部件230可以包括不同的结构，例如浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deep trenchisolation，DTI)结构、以及/或硅的局部氧化(local oxidation of silicon，LOCOS)结构。隔离部件230 可包括多层的绝缘材料。
装置200还包括与源极/漏极部件260相邻的栅极间隔物(gate spacers)247。栅极间隔物247可以包括硅、氧、碳、氮、其他合适的材料、或前述的组合(例如氧化硅、氮化硅、氧氮化硅(SiON)、碳化硅、氮碳化硅 (SiCN)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN))。在一些实施例中，栅极间隔物247包括一多层结构，例如包括氮化硅的第一介电层(firstdielectric layer)和包括氧化硅的第二介电层(second dielectric layer)。装置200进一步包括垂直于相邻通道层215之间且与源极/漏极部件260相邻的内部间隔物 (innerspacers)255。内部间隔物255可以包括介电材料，此介电材料包括硅、氧、碳、氮、其他合适的材料、或前述的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、或氮碳氧化硅)。在一些实施例中，内部间隔物255包括低介电常数的介电材料。栅极间隔物247和内部间隔物255通过沉积(例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等)和蚀刻工艺(例如，干式蚀刻)而形成。栅极沟槽275设置在相对的栅极间隔物247之间和在相对的内部间隔物255之间。
装置200还包括设置在隔离部件230、外延源极/漏极部件260和栅极间隔物247上方的接触蚀刻停止层(CESL)268。接触蚀刻停止层(CESL)268 包括硅和氮，例如氮化硅或氮氧化硅。可以通过例如化学气相沉积(CVD) 的沉积工艺、或其他合适的方法来形成接触蚀刻停止层(CESL)268。装置200 还包括位于接触蚀刻停止层(CESL)268上方的一层间介电(inter-layer dielectric，ILD)层270。层间介电层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)氧化物、磷硅玻璃(Phospho-Silicate Glass，PSG)、硅酸硼磷硅酸盐玻璃(BPSG)、低介电常数的介电材料、其他合适的介电材料、或前述的组合。层间介电层270可以通过例如化学气相沉积(CVD)，可流动式的化学气相沉积(flowableCVD，FCVD)的沉积工艺、或其他合适的方法形成。
第3D和3E图示出了根据另一实施例的装置200的剖面示意图，其中通道层215呈现鳍片形状，而不是多个堆叠层的形状。因此，它也被称为鳍片215，并且场效晶体管200A和200B被称为鳍式场效晶体管(FinFET)。特别是，图3D示出了沿着图3A的线A1-A1和线B1-B1的场效晶体管200A 和200B的剖面示意图。图3E示出了沿着图3A的线A2-A2和线B2-B2的场效晶体管200A和200B的剖面示意图。鳍片215从基底202延伸并穿过隔离部件230。鳍片215连接一对源极/漏极部件260。在一些实施例中，鳍片215可以具有大约40nm至大约70nm的高度(沿着“z”方向)，以及约 4nm至约8nm的宽度(沿着“y”方向)。
在下面的讨论中，场效晶体管200A和200B是纳米线场效晶体管 (nanowireFETs)，如图3B和图3C所示。但是，它们也可以是如图3D和图 3E所示的鳍式场效晶体管(FinFET)。而且方法100可以应用于这两种实施例，或者是应用于未在图3B-图3E中示出的其他类型的晶体管。
在步骤104中，方法100(图2)在通道层215上方形成一界面栅极介电层(interfacial gate dielectric layer)(或简称界面层(interfacial layer))280，如图4所示。图4示出了分别沿着图3A的线A2-A2和线B2-B2的晶体管200A 和200B的剖面示意图。参照图4，在所描绘的实施例中，界面层280设置在通道层215的表面上并且部分地填充间隙277。在一些实施例中，界面层 280还设置在基底202上、隔离部件230上以及/或栅极间隔物上。界面层 280包括介电材料，例如SiO2、HfSiO、SiON、其他含硅介电材料 (silicon-containing dielectric material)、其他合适的介电材料、或前述材料的组合。界面层280通过本公开所述的任何工艺形成，例如热氧化、化学氧化、原子层沉积(ALD)、化学气相沉积(CVD)、其他合适的工艺、或前述的组合。在一些实施例中，界面层280具有大约0.5nm至大约1.5nm的厚度。在其他实施例中，在晶体管200A和200B中可以省略步骤104，并且可以省略界面层280。
在步骤106中，方法100(图2)在界面层280上形成一高介电常数(k)栅极介电层(或简称，高介电常数介电层)282，如图5所示。参照图5，其示出了分别沿着图3A的线A2-A2和线B2-B2的晶体管200A和200B的剖面示意图。参照图5，在所描述的实施例中，高介电常数(k)介电层282设置在界面层280和隔离部件230上方，并且部分地填充间隙277。在一个实施例中，高介电常数(k)介电层282包括HfO2。在另一个实施例中，高介电常数(k)介电层282包括另一种含铪的高介电常数介电材料(hafnium-containing high-k dielectricmaterial)，例如氧化硅铪(HfSiO4)、氮化硅酸铪(nitrided hafnium silicate，HfSiON)、氧化镧铪(lanthanumhafnium oxide，例如 Hf2La2O7)，铪钽氧化物(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、铪铝氧化物(hafnium-aluminum-oxide，例如HfAlOx)、或二氧化铪-氧化铝 (HfO2-Al2O3)合金。在另一个实施例中，高介电常数(k)介电层282包括另一种高介电常数(k)介电材料，例如ZrO2、ZrSiO4、Al2SiO5、Al2O3、TiO2、La2O3、 La4Si3O12、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO3、BaTiO3(BTO)、 (Ba,Sr)TiO3(BST)、或前述的组合。高介电常数(k)介电材料通常是指具有高介电常数的介电材料，例如介电常数大于7.0的介电材料。高介电常数(k) 介电层282可以通过本公开所述的任何工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、基于氧化的沉积工艺、其他合适的工艺、或前述工艺的组合。在一些实施例中，高介电常数(k)介电层282 具有约0.2nm至约1.5nm的厚度。
在步骤108中，方法100(图2)在高介电常数(k)介电层282上方形成功函数金属(WFM)层284，如图6所示。参照图6，其示出了分别沿着图3A 的线A2-A2和线B2-B2的晶体管200A和200B的剖面示意图。参照图6，在所描述的实施例中，功函数金属(WFM)层284设置在高介电常数(k)介电层282上方，并且部分地填充间隙277。在一个实施例中，功函数金属(WFM) 层284包括氮化钛(TiN)。在一些实施例中，功函数金属(WFM)层284包括另一种氮化物的金属材料(nitride-based metallic material)，例如TaN、WN、TiCN、TaCN、WCN、TiAlN、或TaAlN。在一些实施例中，功函数金属(WFM) 层284可以包括TiAlC、TiAlSiC、TaC、TaAl、TaAlC、TaSiAlC、或其他合适的功函数金属。在本实施例中，功函数金属(WFM)层284具有大约1nm 至大约2.5nm的厚度，例如大约1nm至大约1.5nm。如果功函数金属(WFM) 层284太厚(例如大于2.5nm)，在一些实施例中，功函数金属(WFM)层284 则可能填充间隙277，并且随后的功函数金属(WFM)层284的硅掺杂将是不均匀的。如果功函数金属(WFM)层284太薄(例如小于1nm)，则可能无法提供所需的有效功函数(eWF)，或者通过硅掺杂而进行的有效功函数(eWF) 调整可能会无效。功函数金属(WFM)层284可以通过本文所述的任何工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、其他合适的工艺、或前述工艺的组合。在一个实施例中，功函数金属(WFM) 层284由原子层沉积形成，例如原子层沉积的氮化钛(TiN)。
在步骤110中，方法100(图2)在功函数金属(WFM)层284上方形成一硅化物层(silicide layer)420，如图7所示。参照图7，其示出了分别沿着图 3A的线A2-A2和线B2-B2的晶体管200A和200B的剖面示意图。参照图 7，在所描述的实施例中，硅化物层420设置在功函数金属(WFM)层284上方并围绕功函数金属层284。在一个实施例中，硅化物层420部分填充间隙 277。替代地，硅化物层420可完全填充间隙277。在一个实施例中，硅化物层420包括硅化钛(titanium silicide)的任何相或变化，硅化钛包括TiSi2，或者包括硅化锆(zirconium silicide)的任何相或变化，硅化锆包括ZrSi2，或者包括硅化钇(yttriumsilicide)的任何相或变化，硅化钇包括YSi2，或者包括其他合适的硅化物。在本实施例中，沉积硅化物层420至大约1nm至大约 3nm的厚度，例如大约1nm至大约1.5nm的厚度。硅化物层420通过本文所述的任何工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、其他合适的工艺、或前述工艺的组合。例如，可以将前驱物TiCl4和硅烷通过原子层沉积(ALD)方式而沉积二硅化钛(titanium disilicide，TiSi2)。
在步骤112处，方法100(图2)对硅化物层420进行图案化，以使硅化物层420从晶体管200B中去除(在此实施例中，晶体管200B中的功函数金属层284没有掺杂硅)，并且使硅化物层420保留在晶体管200A上方。这将涉及多个工艺，包括光刻和蚀刻工艺，并叙述如下。
参照图8，方法100形成一蚀刻掩膜290，其覆盖晶体管200A并暴露出晶体管200B。掩膜290包括与硅化物层420和功函数金属(WFM)层284 的材料不同的材料，以在硅化物层420的蚀刻期间和在去除蚀刻掩膜290 的期间达到蚀刻选择性(etching selectivity)。例如，掩膜290可以包括抗蚀刻材料层(并且因此可以被称为一图案化的抗蚀刻层以及/或一图案化的光刻胶层)。在一些实施例中，掩膜290具有一多层结构(multi-layerstructure)，例如设置在一抗反射涂(anti-reflective coating，ARC)层上方的一光刻胶层。本公开考虑用于掩膜290的其他材料，只要可以实现上述蚀刻选择性的材料即可。在一些实施例中，步骤112包括一微影工艺，此微影蚀刻工艺包括在装置200上方形成一光刻胶层(例如，通过旋转涂布)、进行一预曝光烘烤工艺(pre-exposure baking process)、使用一光掩膜进行曝光工艺、进行一后曝光烘烤过程(post-exposure baking process)，然后在一显影液中显影曝光的光刻胶层。在显影之后，图案化的光刻胶层(例如，图案化的掩膜290)包括与光掩膜图案相对应的一光刻胶图案，其中图案化的光刻胶层覆盖晶体管200A并且暴露出晶体管200B。
在设置有蚀刻掩膜290的情况下，步骤112中接着蚀刻硅化物层420，并将硅化物层420从晶体管200B中去除，如图9所示。晶体管200A中的硅化物层420可通过蚀刻掩膜290的保护，而不受蚀刻工艺的影响。蚀刻工艺完全去除了晶体管200B中在通道层215周围的硅化物层420，以及在通道层215与基底202之间的硅化物层420，从而在其中暴露出功函数金属(WFM)层284。蚀刻工艺可以是一干式蚀刻工艺、一湿式蚀刻工艺、或者是相对于功函数金属(WFM)层284而言对于硅化物层420具有一高蚀刻选择性的一反应性离子蚀刻工艺(reactive ion etching process)。在一些实施例中，此蚀刻溶液还具有相对于掩膜290而言对于硅化物层420更具有一蚀刻选择性。在一些实施例中，蚀刻工艺部分的蚀刻掩膜290。
在蚀刻工艺完成之后，在方法100(图2)的步骤112中，去除掩膜290，例如通过一光刻胶去除工艺、或者其他合适的工艺，以将掩膜290去除。参照图10，仅有位于晶体管200A中的硅化物层420的部分留下。去除位于晶体管200B处的硅化物层420。
在步骤114中，方法100(图2)对装置200进行一热驱入工艺500(图11)，使得来自硅化物层420的硅元素可以被驱入到功函数金属(WFM)层284中，特别是驱入到功函数金属层284与晶体管200A的高介电常数(k)介电层282 相接的部分中。在一个实施例中，功函数金属(WFM)层284的此部分被称为部分284′，其厚度约为2埃
Figure BDA0003456350310000171
至4埃
Figure BDA0003456350310000172
本公开的发明人已经发现，硅元素例如通过与功函数金属层284中的氮原子以及/或与高介电常数(k)介电层282中的氧原子键合，而可以稳定地位于功函数金属层的部分284'中。在高介电常数(k)介电层282包括HfO2且功函数金属层284包括氮化钛(TiN) 的情况下，硅元素可以取代在氮化钛层中的一些钛元素，从而形成硅掺杂的氮化钛(silicon doped TiN)。同样的，可以将硅掺杂到其他的功函数金属层材料中。本公开的发明人还发现，有效功函数(eWF)调整(或减少)的量与功函数金属层的部分284'中的硅掺杂量大致上成比例。例如，对于每1％的硅掺杂(例如，每100个钛原子中的1个钛原子被硅取代)，偶极(dipole)约为
Figure BDA0003456350310000173
且有效功函数(eWF)可以降低约55mV。因此，通过控制功函数金属层的部分284'中的硅掺杂浓度，可以使期望的有效功函数(eWF)降低得以实现。可以通过在步骤114中使用一退火工艺500来控制功函数金属层的部分284'中的硅掺杂浓度。例如，通过在适当的温度和适当的持续时间进行退火，可以达到目标硅掺杂浓度(target silicon doping concentration)。图16示出了关于功函数金属层的部分284'中的硅掺杂浓度随着时间和温度变化的实验数据，其中曲线602、604和606分别在三个不同的退火温度T1、 T2和T3下获得。温度T1在大约570℃至585℃的范围内，温度T2在大约 545℃至560℃的范围内，并且温度T3在大约490℃至500℃的范围内。当退火温度较高时，硅的扩散率较高，并且硅被更快地掺杂到功函数金属(WFM)层284中。例如，在退火温度T1下，氮化钛(TiN)中的硅掺杂浓度可以在大约45秒内达到1％，而在大约150秒内达到10％。例如，在退火温度T2下，氮化钛(TiN)中的硅掺杂浓度可在约120秒内达到1％。在实施例中，功函数金属层的部分284'被硅掺杂，且硅掺杂浓度在大约1％至大约 10％的范围内，这提供了在大约55mV至大约550mV的范围内的有效功函数(eWF)调整(或减少)。在一些实施例中，退火温度可以在大约550℃至大约600℃的范围内选择。如果退火温度太低(例如低于550℃)，则有效功函数(eWF)调整的范围可能太小而无法产生明显的效果，以及/或退火时间可能太长，这会增加制造成本。如果退火温度太高(例如高于600℃)，则晶体管 200A和200B的某些现有结构可能会被退火工艺500损坏。由于在晶体管 200B中的功函数金属层284上没有硅化物层420，在退火工艺500期间，晶体管200B中的功函数金属(WFM)层284没有掺杂硅。
在步骤116中，方法100(图2)通过施加一种或多种的蚀刻工艺从装置 200去除硅化物层420。所得的结构在图12中示出。蚀刻工艺可以是一干式蚀刻工艺、一湿式蚀刻工艺、一反应性离子蚀刻工艺、或者相对于功函数金属层284而言对于硅化物层420具有高蚀刻选择性的另一种蚀刻工艺。在晶体管200A中的功函数金属层284已经掺杂有硅，它也被称为功函数金属层284A，而在晶体管200B中的功函数金属层284也可以被称为功函数金属层284B。功函数金属层284A包括与高介电常数(k)介电层282相交界的功函数金属层的部分284′，和在功函数金属层的部分284′之上的功函数金属层的另一部分284″，如图1所示。在一个实施例中，功函数金属层的部分284″不掺杂有硅。在另一实施例中，功函数金属层的部分284″被硅掺杂，且其硅掺杂浓度远低于功函数金属层的部分284'中的硅掺杂浓度。例如，在一个实施例中，功函数金属层的部分284″中的硅掺杂浓度可以比功函数金属层的部分284′中的硅掺杂浓度低10倍。在一个实施例中，功函数金属层的部分284″中的硅掺杂浓度为0.1％或更低、0.01％或更低、或是0.001％或更低。在一些实施例中，功函数金属层的部分284″中的硅掺杂浓度在大约0.001％至大约0.1％的范围内。间隙277的部分则重新出现。换句话说，晶体管200A的相邻通道层215上的功函数金属(WFM)层284A 被间隙277隔开，并且晶体管200B的相邻通道层215上的功函数金属(WFM) 层284B被间隙277隔开。
在步骤118中，方法100(图2)是在功函数金属层284A和功函数金属层 284B上方形成一块体金属层(bulk metal layer)286，如第13、14图所示。图 13示出了在此工艺阶段中，分别沿着图3A的线A2-A2和线B2-B2的晶体管200A和200B的剖面示意图。而图14示出了在此工艺阶段中，分别沿着图3A的线A1-A1和线B1-B1的晶体管200A和200B的剖面示意图。例如，以一化学气相沉积(CVD)工艺或一物理气相沉积(PVD)工艺沉积此块体金属层286，使得其填充栅极沟槽275的任何留下部分(见第3B和3C图)。块体金属层286包括合适的导电材料，例如铝(Al)、钨(W)以及/或铜(Cu)。块体金属层286可以附加地或共同地包括其他金属、金属氧化物(metal oxides)、金属氮化物(metal nitrides)、其他合适的材料、或前述材料的组合。在一些实施方式中，在形成块状金属层286之前，在功函数金属层284A和284B 上方可以选择性的形成(例如，通过原子层沉积(ALD))一阻挡层(blocking layer)(未在图中示出)，使得块状金属层286可设置在阻挡层上。在沉积块状金属层286之后，可以进行一平坦化工艺(planarization process)，以从装置200中去除过量的栅极材料。例如，可以进行一化学机械研磨(chemical mechanical polishing，CMP)工艺，直到到达(暴露出)层间介电层270的顶表面为止。
在步骤120中，方法100(图2)进行更进一步的制造，例如形成电性连接至源极/漏极部件260的源极/漏极接触件(S/D contact)，形成电性连接至块体金属层286的栅极通孔(gate vias)，以及形成多层互连件(multi-layer interconnects)，多层互连件可将晶体管200A和晶体管200B连接到装置200 的各个部分以形成一完整的集成电路。
第15A和15B图示出了在一替代性实施例中的部分的晶体管200A和 200B，其中晶体管200A和200B是鳍式场效晶体管(FinFET)。图15A示出了分别沿着图3A的线A1-A1和线B1-B1的鳍式场效晶体管(FinFET)200A 和200B。图15B示出了分别沿着图3A的线A2-A2和线B2-B2的鳍式场效晶体管(FinFET)200A和200B。如图所示，界面层280、高介电常数(k)介电层282、以及功函数金属(WFM)层284A和284B设置在鳍片215的顶部和侧壁的上方。
尽管不旨在限制，但是本公开的一个或多个实施例为半导体装置及其形成提供了许多益处。例如，本公开的实施例提供了用于将硅掺杂到功函数金属层和高介电常数(k)介电层之间的界面中，以产生偶极效应(dipole effects)的方法。偶极效应可以非常有效地降低一栅极堆叠的有效功函数。使用本公开，功函数金属层可以被制作成非常薄，这对于制造先进的多闸晶体管来说是令人非常期待的。本实施例也可以容易地被集成到现有的互补式金属氧化物半导体(CMOS)工艺当中。
在一个示例方面中，本公开涉及一种方法。此方法包括提供具有一基底和在前述基底上方的一通道层(channel layer)的一种结构。在前述通道层上方形成一高介电常数(k)栅极介质层(high-k gate dielectric layer)；在前述高介电常数(k)栅极介质层上形成一功函数金属层(work function metal layer)；在前述功函数金属层上形成一硅化物层(silicide layer)；对此结构进行退火，使得与前述高介电常数(k)栅极介电层相接的前述功函数金属层的第一部分 (first portion)掺杂有来自前述硅化物层的硅元素；去除前述硅化物层；以及在前述功函数金属层的上方形成一块体金属层(bulk metal layer)。
在一个实施例中，此方法还包括在通道层上方形成一界面栅极介电层(interfacial gate dielectric layer)，其中前述高介电常数(k)栅极介电层形成在前述界面栅极介电层的上方。在此方法的一些实施例中，前述硅化物层包括硅化钛(titaniumsilicide)、硅化锆(zirconium silicide)、或硅化钇(yttrium silicide)。在一些实施例中，功函数金属层的厚度在大约1nm至大约1.5nm 的范围内。
在此方法的一个实施例中，在约550℃至600℃的温度范围内进行前述退火。在另一实施例中，控制退火的温度和退火的持续时间，使得前述功函数金属层的第一部分的约1％至约10％掺杂有硅(Si)。
在此方法的一个实施例中，前述功函数金属层包括一氮化物系的金属材料(nitride-based metallic material)。在另一个实施例中，前述功函数金属层包括TiN、TaN、WN、TiCN、TaCN、WCN、TiAlN、或TaAlN。在一些实施例中，前述功函数金属层包括氮化钛(TiN)，高介电常数(k)栅极介电层包括二氧化铪(HfO2)，并且前述硅化物层包括硅化钛(titanium silicide)、硅化锆(zirconium silicide)、或硅化钇(yttrium silicide)。
在另一个示例方面，本公开涉及一种方法。此方法包括提供一种结构，此结构具有一基底以及在前述基底上方的第一半导体通道层(first semiconductor channellayers)和第二半导体通道层(second semiconductor channel layers)。在前述第一半导体通道层和第二半导体通道层的两者上方沉积一高介电常数(k)栅极介电层；在前述高介电常数(k)栅极介电层上以及前述第一半导体通道层和第二半导体通道层的两者上方形成一功函数金属层(work function metal layer)；在功函数金属层的上方以及第一半导体通道层和第二半导体通道层的上方形成一硅化物层(silicide layer)；图案化前述硅化物层，使得前述硅化物层的第一部分(first portion)留在前述第一半导体通道层的上方，并且去除位于第二半导体通道的上方的前述硅化物层的第二部分(second portion)；对前述结构进行退火，以使得来自硅化物层的硅元素被驱入到与高介电常数(k)栅极介电层相接的功函数金属层的部分之中；以及去除硅化物层的第一部分。
在此方法的一个实施例中，前述硅化物层包括硅化钛(titanium silicide)、硅化锆(zirconium silicide)或硅化钇(yttrium silicide)，前述功函数金属层包括一氮化物系的金属材料(nitride-based metallic material)，并且前述高介电常数 (k)栅极介电层包括一铪系的介电材料(hafnium-based dielectric material)。
在一些实施例中，在去除前述硅化物层的第一部分之后，此方法还包括在前述功函数金属层的上方以及在前述第一半导体通道层和前述第二半导体通道层的上方沉积一块状金属层(bulk metal layer)。
在一个实施例中，前述功函数金属层具有在大约1nm至大约1.5nm的范围内的厚度。在另一个实施例中，前述退火在大约550℃至大约600℃范围内的温度下进行。在一些实施例中，前述硅化物层的图案化包括形成一蚀刻掩膜(etch mask)，前述蚀刻掩膜覆盖前述硅化物层的第一部分，并且暴露前述硅化物层的第二部分；蚀刻前述硅化物层的第二部分；以及在蚀刻前述硅化物层的第二部分之后，去除前述蚀刻掩膜。
在又一个示例方面，本公开涉及一种半导体结构。此半导体结构包括一基底；在前述基底上方的一第一半导体通道层(first semiconductor channel layer)；在前述第一半导体通道层上方的一高介电常数(k)栅极介电层(high-k gate dielectric layer)；在前述高介电常数栅极介电层上的一功函数金属层 (work function metal layer)，其中与前述高介电常数栅极介电层相接的前述功函数金属层的第一部分(first portion)掺杂有第一掺杂浓度的硅；以及在前述功函数金属层上方的一块体金属层(bulk metal layer)，块体金属层与前述功函数金属层的第二部分(second portion)相接，且此第二部分并未掺杂硅或者是具有第二掺杂浓度的硅掺杂，第二掺杂浓度低于前述第一掺杂浓度，其中，前述块体金属层以及前述功函数金属层的第一部分和第二部分形成第一栅极电极(first gateelectrode)的至少一部分。
在一个实施例中，前述半导体结构还包括设置在前述基底上方的一第二半导体通道层(second semiconductor channel layer)，其中，前述高介电常数(k)栅极介电层、前述功函数金属层以及前述块体金属层也设置在此第二半导体通道层的上方，其中，功函数金属层的一第三部分(third portion)设置在前述第二半导体通道层上方，且此功函数金属层的第三部分并未掺杂硅。
在一些实施例中，前述第二掺杂浓度比前述第一掺杂浓度低了至少10 倍。在另一个实施例中，前述第一掺杂浓度在1％至10％的范围内。在一些实施例中，前述功函数金属层包括一氮化物系的金属材料(nitride-based metallic material)，并且高介电常数(k)栅极介电层包括一铪系的介电材料 (hafnium-based dielectric material)。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

Claims (1)

1.一种半导体结构的制造方法，包括：
提供一结构，结构具有一基底和在该基底上方的一通道层；
在该通道层上方形成一高介电常数栅极介质层；
在该高介电常数栅极介质层上形成一功函数金属层；
在该功函数金属层上形成一硅化物层；
对该结构进行退火，使得与该高介电常数栅极介电层相接的该功函数金属层的一第一部分掺杂有来自该硅化物层的硅元素；
去除该硅化物层；以及
在该功函数金属层的上方形成一块体金属层。
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