KR102022770B1 - 상호접속 구조체 및 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

상부의 금속층을 통하지 않는 로컬 상호접속을 형성하는 방법 및 구조체가 제공된다. 다양한 실시예에서, 적어도 하나의 소자의 게이트 스택 위에 제1 유전체 층이 형성되고, 상기 적어도 하나의 소자의 접촉 금속층 위에 제2 유전체 층이 형성된다. 다양한 실시예에서, 상기 제1 유전체 층을 실질적으로 제거하지 않고 상기 제2 유전체 층을 제거하여 상기 접촉 금속층을 노출시키도록 선택적 에칭 공정이 수행된다. 일부의 예에서, 상기 적어도 하나의 소자 위에 금속 VIA 층이 증착된다. 금속 VIA 층은 상기 접촉 금속층과 접촉하고 로컬 상호접속 구조체를 제공한다. 일부 실시예에서, 상기 로컬 상호접속 구조체를 피복하는 멀티-레벨 상호접속 네트워크가 형성된다.

Description

상호접속 구조체 및 방법{INTERCONNECT STRUCTURE AND METHODS THEREOF}
본 발명은 상호접속 구조체 및 방법에 관한 것이다.
전자 산업은 점차 복잡해지고 세련된 많은 기능을 동시에 지원할 수 있는 더 작고 빠른 전자 장치에 대한 요구가 계속 증가하는 경향이 있다. 따라서 반도체 산업에 존재하는 계속적인 경향은, 저비용, 고성능 및 저전력 집적 회로(IC)를 제조하는 것이다. 따라서, 지금까지 이러한 목표들은 반도체 IC 치수(예를 들어, 최소 선폭 치수)를 축소시킴으로써 생산 효율을 향상시키고 관련 비용을 감소시키는 것으로 상당 부분 달성되었다. 그러나, 이러한 축소는 반도체 제조 공정의 복잡성도 증가시켰다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술의 유사한 발전을 요구한다.
특히, 후공정(BEOL; back-end-of-line) 제조 공정은 진보된 IC 제조를 위해 특히 어려운 과제를 제시하고 있다. BEOL 제조는 예컨대, 멀티-레벨 구조의 금속 와이어로 이루어진 상호접속 구조체를 포함한다. 임의의 복수의 IC 회로 및/또는 소자들이 이러한 상호접속 구조체에 의해 접속될 수 있다. 그러나, 다양한 예에서, 상호접속 성능은 치수 스케일링(dimensional scaling)에 따라 저하된다. 예를 들면, 저항(R)은 치수가 소형화됨에 따라 증가하고 정전 용량(C)은 상호접속 밀도의 증가에 따라 증가하는데, 이들 모두는 RC-지연(RC-dealy)을 증가시킨다. 일부의 경우, 상호접속 제조(interconnect fabrication)를 위해 여러 상이한 재료 및/또는 공정이 연구되고 있다. 다른 예에서, 추가적인 상호접속 경로를 제공하여 잠재적으로 R을 감소시키고(예, 상호접속 치수 증가를 통해) 및/또는 C를 감소시키도록(예, 상호접속 밀도 감소를 통해) 점증하는 수의 금속층을 멀티-레벨 상호접속 네트워크의 일부로 사용하고 있다. 그러나, 금속층의 수를 증가시키는 것은 예외 없이 총 상호접속 길이를 증가시키게 되며, 이는 역시 소자 성능을 감소시킬 수 있다. 더욱이, 금속층의 추가는 비용 증가(예, 추가적인 포토마스크, 설계 시간 등)를 야기할 것이다.
따라서, 기존의 기술이 모든 측면에서 전적으로 만족스럽지는 않은 것으로 판명되고 있다.
본 개시 내용은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아님을 알아야 한다. 실제, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 일부 실시예에 따른 MOS 트랜지스터의 단면도이고;
도 1b는 본 개시 내용의 하나 이상의 양태에 따른 FinFET 소자의 실시예의 사시도이고;
도 2는 일부 실시예에 따라 로컬 상호접속을 형성하는 방법의 흐름도이고;
도 3~10은 도 2의 방법에 따라 처리된 제조의 중간 단계에서의 소자의 단면도들을 제공하며;
도 11 및 도 12는 본 개시 내용의 실시예의 다양한 양태를 나타낸 레이아웃 설계를 제공한다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실예를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 방위 외에도 사용 중 또는 작동 중인 소자의 다른 방위를 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 방위), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 개시 내용은 임의의 다양한 소자 유형으로 채용될 수 있는 로컬 상호접속 구조체의 형태로 실시예를 제시함을 알아야 한다. 예를 들면, 본 개시 내용의 실시예들은 평면형 벌크 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)와, 변형된-반도체 소자, 절연체-실리콘(SOI) 소자, 부분-공핍된 SOI 소자, 완전-공핍된 SOI 소자, 또는 당업계에 공지된 다른 소자는 물론, FinFET 소자, 게이트-올-어라운드(GAA) 소자, 오메가(Ω)-게이트 소자, 또는 파이(Π)-게이트 소자와 같은 다중-게이트 트랜지스터(평면 또는 수직)에 로컬 상호접속 구조체를 형성하는 데 적용될 수 있다. 추가로, 여기에 개시된 실시예들은 P-형 및/또는 N-형 소자의 형성에 채용될 수 있다. 통상의 기술자 중 한 사람이라면 본 개시 내용의 다양한 양태로부터 혜택을 받을 수 있는 반도체 소자의 다른 실시예들을 인식할 것이다.
도 1a의 예와 관련하여, 본 개시 내용의 실시예들을 포함할 수 있는 단지 하나의 소자 유형의 예를 제공하는 MOS 트랜지스터(100)가 예시되고 있다. 예시적인 트랜지스터(100)는 조금도 한정하는 것을 의미하지 않는 것으로 이해되며, 당업자들은 본 개시 내용의 실시예들이 전술한 바와 같은 다양한 다른 소자 유형 중 어떤 것에도 동일하게 적용 가능함을 인식할 것이다. 트랜지스터(100)는 기판(102) 위에 제조되며, 게이트 스택(104)을 포함한다. 기판(102)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판(102)은 기판(102) 상에 형성되는 도전층 또는 절연층을 포함하는 다양한 층을 포함할 수 있다. 기판(102)은 당업계에 알려진 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판(102)은 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체도 포함할 수 있다. 대안적으로, 기판(102)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에서, 기판(102)은 에피택셜 층(epi-층)을 포함할 수 있고, 기판(102)은 성능 향상을 위해 변형을 받을 수 있으며, 기판(102)은 절연체-실리콘(SOI) 구조체를 포함할 수 있고 및/또는 기판(102)은 다른 적절한 개선 특징부를 가질 수 있다.
게이트 스택(104)은 게이트 유전체(106)와 해당 게이트 유전체 상에 배치된 게이트 전극(108)을 포함한다. 일부 실시예에서, 게이트 유전체(106)는 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 계면층을 포함할 수 있는 데, 여기서 이러한 계면층은 화학적 산화, 열 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 게이트 유전체(106)는 하프늄 산화물(HfO2)과 같은 하이-k 유전체 층을 포함한다. 대안적으로, 하이-k 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물 (SiON), 이들의 조합 또는 다른 적절한 재료 등의 다른 하이-k 유전체를 포함할 수 있다. 본 명세서에 사용되고 기술되는 하이-k 유전체는 예컨대, 열산화 실리콘(~3.9)보다 큰 유전 상수를 가지는 유전체 재료를 포함한다. 또 다른 실시예에서, 게이트 유전체(106)는 이산화 실리콘 또는 다른 적절한 유전체를 포함할 수 있다. 게이트 유전체(106)는 ALD, 물리적 기상 증착(PVD), CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시에에서, 게이트 전극(108)은 게이트-퍼스트(gate-first) 또는 게이트-라스트(gate-last) 공정(예, 대체 게이트 공정)의 일부로서 증착될 수 있다. 다양한 실시예에서, 게이트 전극(108)은 W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, 이들의 조합 또는 다른 적절한 조성의 도전층을 포함한다. 일부의 예에서, 게이트 전극(108)은 N-형 트랜지스터용 제1 금속 재료와 P-형 트랜지스터용 제2 금속 재료를 포함할 수 있다. 따라서, 트랜지스터(100)는 듀얼 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들면, 제1 금속 재료(예, N-형 소자용)는 기판 전도대(conduction band)의 일함수와 실질적으로 동조되거나 또는 트랜지스터(100)의 채널 영역(114)의 전도대의 일함수와 적어도 실질적으로 동조된 일함수를 가지는 금속을 포함할 수 있다. 유사하게, 제2 금속 재료(예, P-형 소자용)는 기판 가전자대(valence band)의 일함수와 실질적으로 동조되거나 또는 트랜지스터(100)의 채널 영역(114)의 가전자대의 일함수와 적어도 실질적으로 동조된 일함수를 가지는 금속을 포함할 수 있다. 따라서, 게이트 전극(108)은 N-형 및 P-형 소자 모두를 포함하는 트랜지스터(100)용 게이트 전극을 제공할 수 있다. 일부 실시예에서, 게이트 전극(108)은 대안적으로 또는 추가적으로 폴리실리콘 층을 포함할 수 있다. 다양한 예에서, 게이트 전극(108)은 PVD, CVD, 전자빔(e-빔) 증발, 및/또는 다른 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 게이트 스택(104)의 측벽에는 측벽 스페이서가 형성된다. 이러한 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다.
트랜지스터(100)는 반도체 기판(102) 내에 게이트 스택(104)에 인접하게 그 양측에 각각 형성된 소스 영역(110)과 드레인 영역(112)을 더 포함한다. 일부 실시예에서, 소스 및 드레인 영역(110, 112)은 확산된 소스/드레인 영역, 이온 주입된 소스/드레인 영역, 에피택셜 성장된 영역 또는 이들의 조합을 포함한다. 트랜지스터(100)의 채널 영역(114)은 소스 영역(110)과 드레인 영역(112) 사이의 영역으로서 게이트 유전체(106) 아래에 있고 반도체 기판(102) 내에 있는 영역으로서 정의된다. 채널 영역(114)은 관련 채널 길이("L")와 관련 채널 폭("W")을 가진다. 트랜지스터(100)에 대한 문턱 전압(Vt)(즉, 턴-온 전압)보다 큰 바이어스 전압이 소스와 드레인 영역(110, 112) 사이에 동시에 인가되는 바이어스 전압과 함께 게이트 전극(108)에 인가되면, 채널 영역(114)을 통해 소스와 드레인 영역(110, 112) 사이에 전류(예, 트랜지스터 구동 전류)가 흐른다. 주어진 바이어스 전압(예, 게이트 전극(108)에 또는 소스와 드레인 영역(110, 112) 사이에 인가되는 전압)에 대해 전개되는 구동 전류의 양은 무엇보다도 채널 영역(114)을 형성하는 데 사용되는 재료의 이동도(mobility)의 함수이다. 일부의 예에서, 채널 영역(114)은 당업계에 공지된 복수의 화합물 반도체 또는 합금 반도체 중 임의의 것은 물론, 에피택셜 성장될 수 있는 실리콘(Si)과 및/또는 게르마늄 등의 고-이동도 재료를 포함한다. 고-이동도 재료는 실리콘(Si)보다 큰 전자 및/또는 홀 이동도를 가지는 재료를 포함하는 데, 상기 이동도는 약 1350 cm2/V-s의 상온(300 K)에서의 고유 전자 이동도와 약 480 cm2/V-s의 홀 이동도를 가진다.
도 1b를 참조하면, 본 개시 내용의 실시예들을 포함할 수 있는 대안적인 소자 유형의 예를 제공하는 FinFET 소자(150)가 예시된다. 예로써, FinFET 소자(150)는 하나 이상의 핀형 다중-게이트 전계-효과 트랜지스터(FET)를 포함한다. FinFET 소자(150)는 기판(152), 기판(152)으로부터 연장되는 적어도 하나의 핀 요소(154), 분리 영역(156) 및 핀 요소(154)의 상부와 주변에 배치된 게이트 구조체(158)를 포함한다. 기판(152)은 실리콘 기판과 같은 반도체 기판일 수 있다. 다양한 실시예에서, 기판(152)은 전술한 바와 같은 기판(102)과 실질적으로 동일할 수 있다.
기판(102)과 유사하게, 핀 요소(154)는 하나 이상의 에피택셜 성장층을 포함할 수 있고, 실리콘 또는 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀 요소(154)는 포토리소그래피와 에칭 공정을 포함하는 적절한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판(예, 실리콘 층)을 피복하는 포토레지스트 층(레지스트)을 형성하는 단계와, 레지스트를 패턴에 노출시키는 단계와, 후-노광 베이킹 공정을 수행하는 단계와, 레지스트를 현상하여 레지스트를 포함하는 차폐 요소를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 레지스트를 패턴화하여 차폐 요소를 형성하는 단계는 전자빔(e-빔) 리소그래피 공정을 이용하여 수행될 수 있다. 차폐 요소는 차후 사용되어 에칭 공정에 의해 실리콘 층 내에 리세스가 형성되는 동안 기판의 여러 영역들을 보호함으로써 돌출하는 핀(154)을 남길 수 있다. 리세스는 건식 에칭(예, 화학적 산화물 제거), 습식 에칭 및/또는 다른 적절한 공정을 이용하여 에칭될 수 있다. 기판(152) 상에 핀(154)을 형성하는 다수의 다른 실시예의 방법들도 적용될 수 있다.
복수의 핀(154) 각각은 소스 영역(155)과 드레인 영역(157)을 역시 포함하는 데, 여기서 소스/드레인 영역(155, 157)은 핀(154)의 내부, 상부 및/또는 주변에 형성된다. 소스/드레인 영역(155, 157)은 핀(154) 위에 에피택셜 성장될 수 있다. 추가로, 도 1b의 AA' 단면으로 형성된 평면에 실질적으로 평행한 평면을 따라 게이트 구조체(158)의 하부의 핀(154) 내에 트랜지스터의 채널 영역이 배치된다. 일부의 예에서, 핀의 채널 영역은 전술한 바와 같은 고-이동도 재료를 포함한다.
분리 영역(156)은 얕은 트렌치 소자 분리(STI) 특징부일 수 있다. 대안적으로, 기판(152)의 상부 및/또는 내부에 필드 산화물, LOCOS부, 및/또는 다른 적절한 분리부가 구현될 수 있다. 분리 영역(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 로우-k 유전체, 이들의 조합 및/또는 당업계에 공지된 다른 적절한 재료로 구성될 수 있다. 일 실시예에서, 분리 구조체는 STI 특징부이고, 기판(152) 내에 트렌치를 에칭하는 것에 의해 형성된다. 트렌치는 이후 분리 재료로 충전된 후 화학기계적 연마(CMP) 공정이 수행된다. 그러나, 다른 실시예도 가능하다. 일부 실시예에서, 분리 영역(156)은 예컨대 하나 이상의 라이너 층을 가지는 다층 구조체를 포함할 수 있다.
게이트 구조체(158)는 핀(154)의 채널 영역 위에 형성되는 계면층(160), 계면층(160) 위에 형성되는 게이트 유전체 층(162) 및 게이트 유전체 층(162) 위에 형성되는 금속층(164)을 가지는 게이트 스택을 포함한다. 다양한 실시예에서, 계면층(160)은 게이트 유전체(106)의 일부로 설명된 계면층과 실질적으로 동일하다. 일부 실시예에서, 게이트 유전체 층(162)은 게이트 유전체(106)와 실질적으로 동일하며, 게이트 유전체(106)용으로 사용되는 것과 유사한 하이-k 유전체를 포함할 수 있다. 유사하게, 다양한 실시예에서, 금속층(164)은 전술한 게이트 전극(108)과 실질적으로 동일하다. 일부 실시예에서, 게이트 구조체(158)의 측벽에 측벽 스페이서가 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다.
전술한 바와 같이, 트랜지스터(100)와 FinFET 소자(150)) 각각은 아래에 그 실시예들을 더 상세히 설명하고 있는 하나 이상의 로컬 상호접속 구조체를 포함할 수 있다. 여기에서 사용되는 바와 같이, "로컬 상호접속(local interconnect)"이란 용어는 금속 상호접속의 최저 레벨의 금속 상호접속을 기술하는 데 사용되는 것으로, 중간 및/또는 전체적인 상호접속과는 차별화된다. 로컬 상호접속들은 비교적 짧은 거리 간격을 두고 있고, 때로는 예컨대, 주어진 소자의 소스, 드레인 및/또는 게이트, 또는 그 주변 소자들의 대응부를 전기적으로 접속하는 데 사용된다. 추가로, 로컬 상호접속은 하나 이상의 소자들을 예컨대, 하나 이상의 비아를 통해 상부의 상호접속 층(예, 중간 상호접속 층)에 대해 수직 접속을 가능하게 하도록 사용될 수 있다. 일반적으로, 상호접속(예, 로컬, 중간 또는 전체적인 상호접속 포함)은 후공정(BEOL) 제조 공정의 일부로서 형성되며, 금속 와이어의 멀티-레벨 네트워크를 포함한다. 더욱이, 복수의 IC 회로 및/또는 소자(예, 트랜지스터(100) 또는 FinFET 소자(150))) 중 임의의 것이 이러한 상호접속(interconnects)에 의해 접속될 수 있다.
진보된 IC 소자와 회로의 적극적인 축소와 계속적으로 증가하는 복잡성으로 인해, 상호접속 설계 및 성능은 어려운 과제인 것으로 확인되었다. 예를 들면, 크기 축소와 관련하여, 저항(R)(예, 주어진 상호접속의 저항)이 크기가 소형화됨에 따라 증가하고, 정전 용량(C)(예, 주어진 상호접속의 정전 용량)이 상호접속의 밀도 증가에 따라 증가하는 데, 상기 모두의 경우 RC-지연을 증가시킨다. 일부의 예에서, 예컨대, 추가적인 상호접속 경로를 제공하여 잠재적으로는 R을 감소시키고(예, 상호접속 크기의 증가를 통해) 및/또는 C를 감소시키도록(예, 상호접속 밀도의 증가를 통해) 추가의 금속층이 멀티-레벨 상호접속 네트워크의 일부로서 사용되었다. 예를 들면, 일부의 경우, 로컬 상호접속은 상부의 금속 상호접속 층을 통해 연장될 수 있다. 단지 하나의 예로서, 예컨대 로컬 상호접속을 사용하여 주어진 소자(예, 트랜지스터(100) 또는 FinFET 소자(150)))의 소스 및 드레인을 접속하려는 경우를 고려해보자. 적어도 일부의 기존의 방법에서, 소스와 드레인 사이를 연결하는 로컬 상호접속은 전술한 바와 같이 상부의 금속층을 통할 수 있다. 요약하면, 로컬 상호접속을 상부의 금속층을 경유하는 것은 비효율적이고, 고비용적이며, 소자 및/또는 회로 성능을 떨어뜨릴 수 있다. 이것은 적어도 금속층의 수를 증가시키는 것(예, 추가의 상호접속 경로를 제공하기 위해)이 예외없이 총 상호접속 길이를 증가시킬 것이고, 이는 소자 성능을 떨어뜨릴 수 있다는 사실에 의해 확인된다. 더욱이, 금속층의 추가는 무엇보다도, 예컨대, 추가적인 포토마스크와 증가된 설계 시간에 대한 필요성에 기인하여 비용 증가를 야기할 것이다. 따라서, 로컬 상호접속을 형성하는 적어도 일부의 기존의 방법은 모든 면에서 전적으로 만족스러운 것은 아니었다.
본 개시 내용의 실시예들은 종래 기술에 비해 장점을 제공하지만, 다른 실시예는 다른 장점을 제공할 수 있고, 모든 장점이 본 명세서에서 논의되는 것은 아니며, 모든 실시예에 특정 장점이 요구되는 것은 아니다. 예를 들면, 여기서 논의되는 실시예들은 상부의 금속층을 경유하지 않는 로컬 상호접속을 제공하는 로컬 상호접속 제조 공정에 관한 방법 및 구조체를 포함한다. 구체적으로, 적어도 일부의 실시예에서, 로컬 상호접속 제조 공정은 금속 배선의 멀티-레벨 네트워크의 상호접속 층들을 사용하지 않고 VIA 층을 경유하는 로컬 상호접속 경로를 제공한다. 결국, 다양한 실시예에서, 멀티-레벨 상호접속 네트워크에 사용되는 금속층의 수는 감소될 수 있다. 일부의 예에서, 금속층의 수는 적어도 하나가 감소할 수 있다. 멀티-레벨 상호접속 네트워크의 층들을 경유하지 않고 VIA 층을 통한 로컬 상호접속 경로를 제공한 결과, 로컬 상호접속을 피복하는 멀티-레벨 상호접속 네트워크는 향상된 경로 효율을 가질 것이다. 더욱이, 적어도 일부의 기존의 해법에 비해, 여기서 논의되는 실시예들은 비용을 감소시키고(예, 금속층의 감소에 의해) 향상된 소자 및/또는 회로 성능을 제공한다(예, 상호접속 길이 감소를 통해). 또한, 여기서 논의되는 실시예들은 단일-높이 및 더블-높이 셀 아키텍쳐 모두에 동일하게 적용될 수 있음이 주목된다. 본 개시 내용의 실시예의 추가적인 세부 사항들은 아래에 제공되며, 추가적인 이익 및/또는 다른 장점들은 본 개시 내용의 이익을 향유하는 당업자에게 분명해질 것이다.
이제 도 2를 참조하면, 일부 실시예에 따라 상부의 금속층을 경유하지 않는 로컬 상호접속을 형성하는 방법(200)이 예시된다. 방법(200)은 도 3~10을 참조로 아래에 더 상세히 설명한다. 방법(200)은 도 1b를 참조로 전술한 FinFET 소자(150)와 같은 다중-게이트 소자는 물론, 도 1a를 참조로 전술한 예시적인 트랜지스터(100)와 같은 단일-게이트 평면 소자에 구현될 수 있다. 따라서, 트랜지스터(100) 및/또는 FinFET 소자(150)를 참조로 전술한 하나 이상의 양태들도 상기 방법(200)에 적용될 수 있다. 분명히, 다양한 실시예에서, 방법(200)은 변형된-반도체 소자, 절연체-실리콘(SOI) 소자, 부분-공핍된 SOI(PD-SOI) 소자, 완전-공핍된 SOI(FD-SOI) 소자, 또는 당업계에 공지된 다른 소자는 물론, 게이트-올-어라운드(GAA) 소자, 오메가(Ω)-게이트 소자, 또는 파이(Π)-게이트 소자와 같은 다른 소자에 구현될 수 있다.
방법(200)의 일부 및/또는 상기 방법(200)을 참조로 논의되는 예시적인 트랜지스터 소자 중 임의의 소자는 널리 알려진 상보적 금속-산화물-반도체(CMOS) 기술 공정 흐름에 의해 제조될 수 있는 것으로 이해되므로, 일부의 공정들은 본 명세서에서 단지 간략하게 기술된다. 또한, 여기서 논의되는 임의의 예시적인 트랜지스터 소자들은 추가적인 트랜지스터, 양극 접합 트랜지스터, 레지스터, 캐패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 소자 및 특징부를 포함할 수 있지만, 본 개시 내용의 창의적 개념을 잘 이해하기 위해 단순화된 것으로 이해된다. 또한, 일부 실시예에서, 여기에 개시되는 예시적인 트랜지스터 소자(들)는 상호 연결될 수 있는 복수의 반도체 소자(예, 트랜지스터)를 포함할 수 있다. 추가로, 일부 실시예에서, 본 개시 내용의 다양한 양태는 게이트-라스트 공정 또는 게이트-퍼스트 공정 중 어느 하나에 적용될 수 있다.
추가로, 일부 실시예에서, 여기에 제공되는 예시적인 트랜지스터 소자는 집적 회로의 처리 중에 제조될 수 있는 중간 처리 단계의 소자 또는 그 일부의 예시를 포함할 수 있는 데, 상기 소자는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로와, 레지스터, 캐패시터 및 인덕터와 같은 수동 요소와, P-채널 전계-효과 트랜지스터(PFET), N-채널 FET(NFET), 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET), 상보적 금속-산화물-반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀 및/또는 이들의 조합과 같은 능동 요소를 포함할 수 있다.
방법(200)은 202 블록에서 시작하며, 적어도 하나의 소자를 가지는 기판이 제공되며, 기판은 게이트 스택 위의 제1 유전체 층과 접촉층 위의 제2 유전체 층을 포함한다. 도 3과 관련하여, 202 블록의 실시예에서, 소자(304)를 포함하는 기판(302)이 제공된다. 일부 실시예에서, 기판(302)은 전술한 어떤 기판(102, 152)과도 실질적으로 동일할 수 있다. 소자(304)는 단지 예시적인 것으로, 로컬 상호접속의 후속 형성에 관한 논의의 명확성을 위해 제공된 것이다. 예를 들면, 일부의 경우, 소자(304)는 트랜지스터(100)와 같은 평면 소자를 포함할 수 있다. 대안적으로, 일부의 예에서, 소자(304)는 FinFET(150)와 같은 다중-게이트 소자를 포함할 수 있다. 더욱이, 일부의 경우, 소자(304)는 GAA 소자, 오메가(Ω)-게이트 소자, 파이(Π)-게이트 소자, 변형된-반도체 소자, SOI 소자, PD-SOI 소자, FD-SOI 소자, 또는 당업계에 공지된 다른 소자를 포함할 수 있다. 일부 실시예에서, 소자(304)는 소스(306), 드레인(308) 및 게이트 스택(310)을 포함한다. 소자(304)는 소스(306)와 드레인(308) 사이에 게이트 스택(310) 아래와 기판(302) 내에 채널 영역을 포함할 수 있다. 다양한 실시예에서, 게이트 스택(310)은 채널 영역 위에 형성된 계면층, 계면층 위에 형성된 게이트 유전체 층 및 게이트 유전체 층 위에 형성된 금속층을 포함할 수 있다. 일부 실시예에서, 게이트 스택(310)의 계면층, 유전체 층 및 금속층은 각각 트랜지스터(100)와 FinFET(150)와 관련하여 전술한 것과 실질적으로 동일할 수 있다.
도 3에 예시된 바와 같이, 소자(304)는 게이트 스택(310) 위에 제1 유전체 층(312)을 더 포함한다. 일부 실시예에서, 제1 유전체 층(312)은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, poly-Si, 이들의 조합, 또는 다른 적절한 유전체 재료를 포함한다. 제1 유전체 층(312)은 ALD, PVD, CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 제1 유전체 층(312)은 약 5~25 nm의 범위의 두께를 가질 수 있다. 아래에 더 상세히 논의되는 바와 같이, 제1 유전체 층(312)은 게이트 스택(310)을 후속으로 형성되는 로컬 상호접속으로부터 분리시킨다. 다양한 실시예에서, 게이트 스택(310)과 제1 유전체 층(312)의 측벽들 위에 측벽 스페이서(314)가 배치된다. 일부 실시예에서, 측벽 스페이서(314)는 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, poly-Si, 이들의 조합, 또는 다른 적절한 유전체 재료를 포함한다. 예로써, 측벽 스페이서(314)는 소자(304) 위에 유전체 재료를 증착한 후 유전체 재료를 에치백 이방성-에칭하는 것에 의해 형성될 수 있다. 일부 실시예에서, 에치백 공정(예, 스페이서 형성을 위한)은 에칭 선택비를 향상시키고 오버-에칭 조절을 제공하기 위해 다단계 에칭 공정을 포함할 수 있다.
추가로, 일부 실시예에서, 소자(304) 위에 층간 절연(ILD) 층(316)이 형성된다. 예로써, ILD 층(316)은 테트라틸오르소실리케이트(TEOS) 산화물과, 비-도핑 실리케이트 유리와, 보로포스포실리케이트 유리(BPSG), 용융된 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적절한 유전체 재료 등의 실리콘 산화물과 같은 재료를 포함할 수 있다. ILD 층(316)은 부압(subatmospheric) CVD(SACVD) 공정, 유동성 CVD 공정, 또는 다른 적절한 증착 방법에 의해 증착될 수 있다. 일부의 경우, ILD 층(316)의 증착 이전에 접촉 에칭 정지층(CESL)이 증착될 수 있다.
다양한 실시예에서, 접촉 개구가 나중에 형성된다(예, ILD 층(316)과, 일부의 경우, 측벽 스페이서(314)의 일부에). 예를 들면, 소스 및 드레인(306, 308)으로의 접근을 위해 소스/드레인 접촉 개구가 형성될 수 있다. 예로써, 소스/드레인 접촉 개구는 리소그래피 패턴화 공정과 에칭 공정(예, 습식 또는 건식 에칭 공정)의 적절한 조합에 의해 형성될 수 있다. 따라서, 소스/드레인 접촉 개구 내에 소스/드레인 접촉 금속이 형성됨으로써 소스 및 드레인(306, 308)에 대한 전기적 접속이 제공된다. 구체적으로, 도 3의 예에 나타낸 바와 같이, 예컨대, 층 증착(예, PVD, ALD, CVD), 리소그래피 패턴화 및 에칭(예, 습식 또는 건식 에칭) 공정들의 적절한 조합에 의해 소스/드레인 접촉 금속(318)이 형성된다. 일부 실시예에서, 소스/드레인 접촉 금속(318)은 Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 이들의 조합, 또는 다른 적절한 전도성 재료를 포함한다. 일부의 예에서, 소자(304)는 소스/드레인 접촉 금속(318) 위에 제2 유전체 층(320)을 더 포함할 수 있다. 일부 실시예에서, 제2 유전체 층(320)은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, poly-Si, 이들의 조합, 또는 다른 적절한 유전체 재료를 포함한다. 제2 유전체 층(320)은 ALD, PVD, CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 제2 유전체 층(320)은 약 5~25 nm의 범위의 두께를 가질 수 있다. 일부 실시예에서, 화학기계적 연마(CMP) 공정을 수행하여 과잉의 재료를 제거하고 소자(304)의 상부면을 평탄화시킬 수 있다.
통상적으로, 소스/드레인 접촉 금속(318)의 형성 직후에 소스/드레인 접촉 금속(318) 위에 도전층이 형성될 수 있는 것으로 알려져 있다. 소스/드레인 접촉 금속(318) 위에 제2 유전체 층(320)을 먼저 형성하고 아래 논의되는 바와 같이 차후에 제거하는 것에 의해 본 개시 내용의 실시예에 따라 로컬 상호접속이 후속으로 형성될 수 있게 된다.
방법(200)은 204 블록으로 진행되어, 적어도 하나의 소자 위에 제3 유전체 층이 증착된다. 도 4와 관련하여, 204 블록의 실시예에서, 소자(304) 위에 제3 유전체 층(402)이 형성된다. 일부 실시예에서, 제3 유전체 층(402)은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, poly-Si, 이들의 조합, 또는 다른 적절한 유전체 재료를 포함한다. 제3 유전체 층(402)은 ALD, PVD, CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 제3 유전체 층(402)은 약 5~25 nm의 범위의 두께를 가질 수 있다.
이후, 방법(200)은 206 블록으로 진행되어, 제3 유전체 층이 패턴화된다. 도 4 및 도 5와 관련하여, 206 블록의 실시예에서, 제3 유전체 층(402)은 포토리소그래피 및 에칭 공정에 의해 패턴화된다. 패턴화 공정의 일부로서, 다양한 실시예에서, 제3 유전체 층(402) 위에 포토레지스트 층(502)이 먼저 증착될 수 있다(예, 스핀-온 코팅에 의해). 일부의 예에서, 제3 유전체 층(402) 위에 하드 마스크 층이 선택적으로 증착될 수 있으며, 이후 하드 마스크 층 위에 포토레지스트 층(502)이 형성된다. 하드 마스크 층을 포함하는 실시예에서, 하드 마스크 층은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물과 같은 적절한 유전체 재료, 또는 다른 적절한 재료를 포함할 수 있다. 하드 마스크 층은 ALD, PVD, CVD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 포토레지스트 층(502)의 형성 후에, 추가적인 포토리소그래피 공정 단계들은 소프트 베이킹, 마스크 정렬(mask aligning), 노광, 노광후(post-exposure) 베이킹, 현상, 세정, 건조(예, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 방법 및/또는 이들의 조합을 포함할 수 있다. 포토리소그래피 공정의 결과로서, 포토레지스트 층(502) 내에 패턴이 형성되며, 이러한 패턴은 이후 하부의 제3 유전체 층(402)의 에칭을 위한 마스크로서 사용될 수 있다. 구체적으로, 도 5에 예시된 바와 같이, 에칭 공정이 수행되어 제3 유전체 층(402)을 에칭함으로써 포토레지스트 층(502)의 패턴을 제3 유전체 층(402)으로 전사하여 슬롯(504)을 형성할 수 있다. 다양한 실시예에서, 에칭 공정은 건식 에칭 공정(예, RIE 또는 ICP 에칭), 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 적용된 에칭 공정은 에칭 공정에 노출될 수 있는 층들(예, 제1 유전체 층(312), 측벽 스페이서(314) 및/또는 제2 유전체 층(320))을 실질적으로 제거하지 않고 제3 유전체 층(402)의 원하는 부분을 제거하는 선택적 습식 또는 선택적 건식 에칭 공정 등의 선택적 에칭 공정을 포함할 수도 있는 것으로 알려져 있다. 추가로, 슬롯(504)은 특정 용도, 기술, 또는 다른 공정 요건에 따라 다양한 크기로 패턴화될 수 있다. 예로써, 일부의 경우, 슬롯(504)은 약 40~80 nm의 슬롯 길이('L')와 약 5~20 nm의 슬롯 폭('W')을 가지도록 패턴화될 수 있다. 도 11 및 도 12와 관련하여 아래에 더 상세히 논의되는 바와 같이 다른 슬롯 형상도 역시 본 개시 내용의 범위 내에 속하는 것으로서 고려된다. 다양한 실시예에서, 슬롯의 패턴화는 적어도 부분적으로는 아래 논의되는 바와 같이 후속으로 형성되는 로컬 상호접속의 크기(예, 길이 및 폭)를 결정하게 된다.
이후, 방법(200)은 208 블록으로 진행되어, 제2 유전체 층이 에칭된다. 추가로, 다양한 예에서, 제3 유전체 층(402)을 패턴화한(206 블록) 후 제2 유전체 층(320)을 에칭하기(208 블록) 전에 포토레지스트 층(502)이 제거된다. 도 5 및 도 6과 관련하여, 208 블록의 실시예에서, 제2 유전체 층(320)이 에칭되어 개구를 형성함으로써 소스/드레인 접촉 금속(318)에 대한 접근을 제공한다. 구체적으로, 다양한 실시예에서, 제2 유전체 층(320)은 에칭 공정에 노출될 수 있는 층들(예, 제1 유전체 층(312), 측벽 스페이서(314) 및/또는 제3 유전체 층(402))을 실질적으로 제거하지 않고 제2 유전체 층(320)을 제거하는 선택적 습식 또는 선택적 건식 에칭 공정 등의 선택적 에칭 공정을 이용하여 에칭될 수 있다.
일부 실시예에서, 제2 유전체 층(320)과 제3 유전체 층(402)은 주어진 습식 또는 건식 에칭 공정에 의해 동일하게는 에칭되지 않는 상이한 재료를 포함할 수 있다. 이 경우, 방법(200)은 제2 유전체 층(320)과 제3 유전체 층(402) 각각에 대해 개별적인 에칭 공정으로 전술한 바와 같이 진행될 수 있다. 그러나, 일부의 경우, 제2 유전체 층(320)과 제3 유전체 층(402)은 단일 에칭 공정을 이용하여 제3 유전체 층(402)과 그 하부의 제2 유전체 층(320)을 에칭할 수 있도록 주어진 습식 또는 건식 에칭 공정에 의해 실질적으로 동일하게 에칭되는 동일한 재료 또는 재료들을 포함할 수 있다. 제2 유전체 층(320)과 제3 유전체 층(402)의 에칭을 위해 단일 에칭 공정 또는 개별 에칭 공정들을 적용하는지 여부에 무관하게, 공정은 적어도 제1 유전체 층(312)과 측벽 스페이서(314)를 실질적으로 제거하지 않는 선택적 에칭 공정을 포함한다.
이후, 방법(200)은 210 블록으로 진행되어, 금속층이 증착되고 CMP 공정이 수행된다. 도 7을 참조하면, 210 블록의 실시예에서, ALD, PVD, CVD 및/또는 다른 적절한 방법에 의해 금속층(702)이 증착된다. 예로써, 금속층(702)은 소자(304) 위에 증착되는 금속 피복층을 포함한다. 일부 실시예에서, 금속층(702)은 Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 이들의 조합, 또는 다른 적절한 전도성 재료를 포함한다. 도 7에 예시된 바와 같이, 증착된 금속층(702)은 슬롯(504)과 개구(602)를 충전하여 소스(306)와 드레인(308) 각각의 상부의 소스/드레인 접촉 금속(318)과 접촉됨으로써 소자(304)의 소스(306)와 드레인(308)을 전기적으로 접속하여 로컬 상호접속을 제공한다. 추가로, 제1 유전체 층(312)은 로컬 상호접속을 제공하는 금속층(702)으로부터 게이트 스택(310)을 분리하고 일부의 경우에는 전기적으로 격리시킨다. 도 8과 관련하여, 210 블록의 실시예에서, CMP 공정을 수행하여 과잉의 재료(예, 금속층(702)의 과잉 재료)를 제거하고 소자(304)의 상부면을 평탄화시킨다. 다양한 예에서, 금속층(702)은 통상적으로 VIA(예, 통상적으로 소스/드레인 접촉 금속(318)을 통상의 멀티-레벨 상호접속 네트워크의 일부인 상부의 금속층에 접속함)로서 사용되는 층을 포함한다. 그러나, 본 개시 내용의 실시예에 따르면, 로컬 상호접속은 이러한 상부의 금속층을 경유하기보다는 상부의 금속층을 활용하지 않고 VIA 층(예, 금속층(702))을 통하도록 제공된다. 따라서, 경로 효율이 향상되고, 요구되는 금속층의 수가 감소되고(예, 적어도 하나의 금속층만큼), 비용이 절감되며, 소자 성능이 향상된다.
방법(200)은 212 블록으로 진행되어, 적어도 하나의 소자 위에 제4 유전체 층이 증착된다. 도 9와 관련하여, 212 블록의 실시예에서, 로컬 상호접속을 제공하는 금속층(702) 상부를 포함하여 기판(304) 위에 제4 유전체 층(902)이 형성된다. 일부 실시예에서, 제4 유전체 층(902)은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, poly-Si, 이들의 조합, 또는 다른 적절한 유전체 재료를 포함한다. 제4 유전체 층(902)은 ALD, PVD, CVD, 산화 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부의 예에서, 제4 유전체 층(902)은 약 5~25 nm의 범위의 두께를 가질 수 있다.
방법(200)은 214 블록으로 진행되어, 제4 유전체 층 위에 멀티-레벨 상호접속 네트워크가 형성된다. 도 9 및 도 10과 관련하여, 214 블록의 실시예에서, 제4 유전체 층(902) 위에 멀티-레벨 상호접속 네트워크(1002)가 형성된다. 일부의 예에서, 멀티-레벨 상호접속 네트워크(1002)는 중간 상호접속 및 전체 상호접속을 포함하는 반면, 로컬 상호접속은 본 개시 내용의 실시에에 따라 제공된다(예, 금속층(702)에 의해 제공되는 로컬 상호접속에 대해 설명된 바와 같이). 일부 실시예에서, 멀티-레벨 상호접속 네트워크(1002)는 다양한 금속층/라인, 비아, 층간 절연막, 및/또는 다른 적절한 특징부를 포함할 수 있다. 멀티-레벨 상호접속 네트워크(1002)는 기판 전체에 걸쳐 다양한 위치에서 예컨대, 제4 유전체 층(902)을 통과하는 하나 이상의 VIA를 통해 금속층(702)에 의해 제공되는 로컬 상호접속에 접속되고 기판(302)에 형성된 소자(304) 또는 다른 소자들에 대해 전기적 접촉을 제공할 수 있다. 개괄적으로, 멀티-레벨 상호접속 네트워크(1002)는 다양한 소자들(예, 소자(304)) 또는 다른 특징부들/소자들을 접속하여 하나 이상의 평면 MOSFET 및/또는 FinFET 소자들을 포함할 수 있는 기능 회로를 형성하도록 구성될 수 있다. 상기 예에서 발전하여, 멀티-레벨 상호접속 네트워크(1002)는 비아 또는 접촉부와 같은 수직 상호접속과 금속 라인과 같은 수평 상호접속을 포함할 수 있다. 다양한 상호접속부는 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 전도성 재료를 채용할 수 있다. 적어도 하나의 예로, 다마신 및/또는 듀얼 다마신 공정을 이용하여 구리-함유 멀티-레벨 상호접속 네트워크(1002)를 형성한다.
방법(200)의 예는 소자의 소스와 드레인(예, 소자(304)의 소스(306)와 드레인(308))를 전기적으로 접속하는 로컬 상호접속을 제공하는 것으로 전술되었지만, 이러한 예는 결코 한정하는 것을 의미하지 않음을 이해할 것이다. 예를 들면, 본 개시 내용의 실시예들은 예컨대, 주어진 소자 또는 인접한 소자들의 소스, 드레인, 및/또는 게이트를 전기적으로 접속하고 및/또는 다른 인접한 능동 및/또는 수동 소자 및/또는 특징부에 접속되도록 사용되는 로컬 상호접속을 제공하도록 구현될 수 있다. 추가로, 본 개시 내용의 실시예들은 예컨대, 하나 이상의 비아를 통해 상부의 상호접속 층에 대한 수직 접속(예, 유전체 층을 통해 멀티-레벨 상호접속 네트워크(122)로)을 가능하게 하는 로컬 상호접속을 제공하도록 적용될 수 있다. 단지 일부의 예로서, 여기 설명되는 로컬 상호접속은 주어진 소자의 소스를 인접한 소자의 드레인에, 주어진 소자의 소스/드레인/게이트를 해당 주어진 소자의 소스/드레인/게이트를 추가로 상부의 금속층에 접속하는 VIA에, 또는 복수의 다른 가능한 로컬 상호접속 접속부 중 임의의 것에 접속할 수 있다. 추가로, 여기에 개시된 다양한 실시예들은 예컨대, 평면 소자(예, 트랜지스터(100)), 다중-게이트 소자(예, FinFET(150)), GAA 소자, 오메가(Ω)-게이트 소자, 파이(Π)-게이트 소자, 변형된-반도체 소자, SOI 소자, PD-SOI 소자, FD-SOI 소자, 또는 당업계에 공지된 다른 소자와 같은 다양한 소자 유형 중 임의의 것과 함께 사용될 수 있다. 더욱이, 방법(200)의 이전, 도중 및 이후에 추가적인 공정 단계들이 실시될 수 있고, 전술한 일부의 공정 단계들은 방법(200)의 다양한 실시예에 따라 대체 또는 생략될 수 있다.
상기 논의를 더 상세히 하기 위해, 본 개시 내용의 실시예의 다양한 양태를 나타낸 레이아웃 설계를 제공하는 도 11 및 도 12를 참조한다. 먼저 도 11을 참조하면, 레이아웃 설계(1102)는 능동 영역층(1104), 게이트 영역층(1106), 로컬 상호접속 층(1108, 1109), 게이트 접촉층(1110), 드레인 접촉층(1112), 및 멀티-레벨 상호접속 네트워크(1114)의 제1 층을 포함한다. 일부 실시예에서, 로컬 상호접속 층(1108, 1109)은 전술한 바와 같이 형성될 수 있는 로컬 상호접속을 나타내며, 따라서 예컨대, 금속층(702)을 포함할 수 있다. 도 11의 예에 보여지는 바와 같이, 로컬 상호접속 층(1108, 1109)은 각각 능동 영역층(1104) 내에서 하나의 게이트 영역층(1106) 위에서 연장된다. 따라서, 로컬 상호접속 층(1108, 1109)은 전술한 바와 같이 역시 주어진 소자의 소스와 드레인을 접속하도록 사용될 수 있다. 도 11도 역시 로컬 상호접속 치수(예, 길이 및 폭)에 관한 추가적인 상세를 제공한다. 일례로, 로컬 상호접속 층(1108, 1109)은 도 5를 참조로 전술한 슬롯 크기 및 슬롯(504)과 유사하게 약 40~80 nm의 길이('L')와 약 5~20 nm의 폭('W')을 가지도록 패턴화될 수 있다. 전술한 바와 같이, 슬롯의 패턴화는 적어도 부분적으로는 후속으로 형성되는 로컬 상호접속(예, 로컬 상호접속 층(1108, 1109))의 크기(예, 길이 및 폭)를 결정하게 된다.
도 12를 참조하면, 레이아웃 설계(1202)가 제공된다. 레이아웃 설계(1202)는 레이아웃 설계(1102)와 실질적으로 유사하지만, 레이아웃 설계(1202)는 로컬 상호접속 층(1108) 대신에 사용될 수 있는 로컬 상호접속 층(1108A)을 제공한다. 일부 실시예에서, 로컬 상호접속 층(1108A)은 전술한 바와 같이 형성될 수 있으며, 따라서 예컨대, 금속층(702)을 포함할 수 있다. 도 12의 예에서 보여지는 바와 같이, 로컬 상호접속 층(1108A)은 능동 영역층(1104) 내에서 3개의 게이트 영역층(1106) 위에서 연장된다. 도시된 예에서, 로컬 상호접속 층(1108A)은 복수의 소자의 소스와 드레인 또는 예컨대, 드레인 접촉층(112)은 물론, 로컬 상호접속 층(1108A)이 가로지르는 선택된 소자들의 소스 및/또는 드레인만을 접속하도록 사용될 수 있다. 개괄적으로, 로컬 상호접속 층(1108, 1108A, 또는 1109)은 도 5를 참조로 전술한 슬롯(504)과 유사하게 특정 용도, 기술 또는 다른 공정 요건에 따라 다양한 크기로 패턴화될 수 있다. 단지 하나의 예로서, 도 12에 예시된 실시예에서, 로컬 상호접속 층(1108A)은 로컬 상호접속 층(1108)의 길이의 약 2.5배인 길이('L')를 가지도록 패턴화된 것으로 예시된다. 따라서, 일부의 예에서, 로컬 상호접속 층(1108A)은 약 100~200 nm의 길이('L')를 가질 수 있다. 이를 다시 말하면, 넓은 의미로, 로컬 상호접속의 다양한 실시예들은 약 40~200 nm의 길이('L')와 약 5~20 nm의 슬롯 폭('W')을 가지도록 패턴화될 수 있다.
여기에서 설명되는 다양한 실시예들은 종래 기술에 비해 여러 가지 장점을 제공한다. 모든 장점이 본 명세서에서 반드시 논의되는 것은 아니고, 모든 실시예에 특정 장점이 요구되는 것은 아니며, 다른 실시예들은 다른 장점들을 제공할 수 있음을 이해할 것이다. 예로서, 여기서 논의되는 실시예들은 상부의 금속층을 경유하지 않는 로컬 상호접속을 제공하는 로컬 상호접속 제조 공정에 관한 방법 및 구조체를 포함한다. 구체적으로, 적어도 일부의 실시예에서, 로컬 상호접속 제조 공정은 금속 배선의 멀티-레벨 네트워크의 상호접속 층들을 사용하지 않고 VIA 층을 경유하는 로컬 상호접속 경로를 제공한다. 결국, 다양한 실시예에서, 멀티-레벨 상호접속 네트워크에 사용되는 금속층의 수는 감소될 수 있다(적어도 하나의 층만큼). 따라서, 여기에 개시된 다양한 실시예들은 향상된 상호접속 경로 효율, 필요 금속층의 수의 감소, 비용 감소 및 향상된 소자 및 회로 성능을 제공한다.
따라서, 본 개시 내용의 실시예 중 하나에서 논의되는 반도체 소자 제조 방법은 적어도 하나의 소자의 게이트 스택 위에 제1 유전체 층과 상기 적어도 하나의 소자의 접촉 금속층 위에 제2 유전체 층을 형성하는 단계를 포함한다. 다양한 실시예에서, 상기 제1 유전체 층을 실질적으로 제거하지 않고 상기 제2 유전체 층을 제거하여 상기 접촉 금속층을 노출시키도록 선택적 에칭 공정이 수행된다. 일부의 예에서, 상기 적어도 하나의 소자 위에 금속 VIA 층이 증착된다. 금속 VIA 층은 상기 접촉 금속층과 접촉하고 로컬 상호접속 구조체를 제공한다. 일부 실시예에서, 상기 로컬 상호접속 구조체를 피복하는 멀티-레벨 상호접속 네트워크가 형성된다.
다른 실시예에서 논의되는 반도체 소자 제조 방법에서, 제1 유전체 층이 상부에 형성된 게이트 스택을 포함하는 소자가 제공된다. 일부 실시예에서, 상기 게이트 스택의 양측에 소스 및 드레인이 형성된다. 추가로, 다양한 예에서, 상기 소스 및 드레인 위에 접촉 금속층이 배치되며, 상기 접촉 금속층 위에 제2 유전체 층이 형성된다. 예로써, 상기 소자 위에 제3 유전체 층이 형성될 수 있고 상기 제3 유전체 층의 제1 에칭 공정이 수행될 수 있다. 구체적으로, 제1 에칭 공정은 상기 제3 유전체 층 내에 슬롯을 형성한다. 이후, 일부 실시예에서, 상기 제2 유전체 층을 제거하여, 상기 소스 및 드레인 각각의 위의 상기 접촉 금속층을 노출시키는 개구를 형성하도록 제2 에칭 공정이 수행된다. 일부의 예에서, 상기 소자의 상부와 상기 슬롯 및 개구 각각의 내부에 도전층이 증착된다. 도전층은 상기 소스 및 드레인 각각의 상부의 상기 접촉 금속층과 접촉된다.
또 다른 실시예에 논의되는 반도체 소자는 게이트 스택 및 해당 게이트 스택의 양측에 형성된 소스/드레인 영역을 가지는 소자를 구비한 기판을 포함한다. 일부 실시예에서, 상기 게이트 스택의 상부에 제1 유전체 층이 형성되며, 상기 소스/드레인 영역 위에 접촉 금속이 형성된다. 예로써, 내부에 슬롯이 형성되도록 상기 소자 위에 제3 유전체 층이 형성될 수 있다. 일부 실시예에서, 상기 소자 위에 금속 VIA 층이 배치되며, 금속 VIA 층은 상기 소스/드레인 영역 양자의 상부의 상기 접촉 금속과 접촉되어 상기 소스/드레인 영역 사이에 로컬 상호접속을 제공한다. 추가로, 일부 실시예에서, 상기 금속 VIA 층은 상기 제1 유전체 층에 의해 상기 게이트 스택으로부터 분리된다. 다양한 예에서, 상기 금속 VIA 층 위에 멀티-레벨 상호접속 네트워크가 배치될 수 있으며, 상기 금속 VIA 층과 상기 멀티-레벨 상호접속 네트워크 사이에 제4 유전체 층이 개재된다.
본 발명의 일 양태에 따르면, 반도체 소자 제조 방법이 제공되며, 이 제조 방법은, 적어도 하나의 소자의 게이트 스택 위의 제1 유전체 층과 상기 적어도 하나의 소자의 접촉 금속층 위의 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층을 실질적으로 제거하지 않고 상기 제2 유전체 층을 제거하여 상기 접촉 금속층을 노출시키도록 선택적 에칭 공정을 수행하는 단계; 상기 적어도 하나의 소자 위에, 상기 접촉 금속층과 접촉하고 로컬 상호접속 구조체(local interconnect structure)를 제공하는 금속 VIA 층을 성막하는 단계; 상기 로컬 상호접속 구조체를 덮는 멀티-레벨 상호접속 네트워크를 형성하는 단계를 포함한다.
다른 양태에 따르면, 상기 제1 유전체 층은 상기 게이트 스택을 상기 로컬 상호접속 구조체로부터 전기적으로 절연시킨다. 다른 양태에 따르면, 상기 적어도 하나의 소자를 구비하는 기판을 제공하는 단계를 더 포함하며, 상기 적어도 하나의 소자는 소스 및 드레인을 구비하고, 상기 접촉 금속층이 상기 소스 및 드레인 위에 배치된다. 다른 양태에 따르면, 상기 제조 방법은, 상기 선택적 에칭 공정을 수행하기 이전에, 상기 적어도 하나의 소자 위에 제3 유전체 층을 형성하는 단계; 상기 제3 유전체 층 내에, 적어도 부분적으로 상기 로컬 상호접속 구조체의 크기를 결정하는 슬롯을 형성하도록, 상기 제3 유전체 층을 패턴화하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 제2 유전체 층은 상기 제3 유전체 층과 동일하며, 상기 선택적 에칭 공정 수행 단계는, 상기 제1 유전체 층을 실질적으로 제거하지 않고 상기 제3 유전체 층을 패턴화하여 상기 슬롯을 형성하고, 상기 제2 유전체 층을 제거한다. 다른 양태에 따르면, 상기 제조 방법은, 상기 선택적 에칭 공정을 수행하기 이전에, 상기 제1 유전체 층 및 상기 게이트 스택의 측벽들 상에 측벽 스페이서들을 형성하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 선택적 에칭 공정은 상기 측벽 스페이서들을 실질적으로 제거하지 않고 상기 제2 유전체 층을 제거한다. 상기 제조 방법은, 상기 멀티-레벨 상호접속 네트워크를 형성하기 이전에, 상기 로컬 상호접속 구조체 위에 제4 유전체 층을 형성하는 단계; 상기 제4 유전체 층 위에 상기 멀티-레벨 상호접속 네트워크를 형성하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 제조 방법은, 상기 제4 유전체 층을 관통하는 VIA를 통해, 상기 로컬 상호접속 구조체로부터 상기 멀티-레벨 상호접속 네트워크까지의 수직 접속부(vertical connection)를 제공하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 로컬 상호접속 구조체의 크기는 약 40~80 나노미터의 로컬 상호접속 길이와 약 5~20 나노미터의 로컬 상호접속 폭을 갖는다. 다른 양태에 따르면, 상기 제1 및 제2 유전체 층 각각은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, 또는 이들의 조합을 포함한다. 다른 양태에 따르면, 상기 금속 VIA 층은 Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 또는 이들의 조합을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 소자 제조 방법이 제공되며, 이 제조 방법은, 제1 유전체 층이 상부에 형성된 게이트 스택을 포함하고, 상기 게이트 스택의 양측에 소스 및 드레인이 형성되며, 상기 소스 및 드레인 위에 접촉 금속층이 배치되며, 상기 접촉 금속층 위에 제2 유전체 층이 형성된, 소자를 제공하는 단계; 상기 소자 위에 제3 유전체 층을 형성하고 상기 제3 유전체 층의 제1 에칭 공정을 수행하여 상기 제3 유전체 층 내에 슬롯을 형성하는 단계; 상기 제2 유전체 층을 제거하여, 상기 소스 및 드레인 각각의 위의 상기 접촉 금속층을 노출시키는 개구를 형성하는 제2 에칭 공정을 수행하는 단계; 상기 소자의 위와 상기 슬롯 및 개구 각각의 내부에, 상기 소스 및 드레인 각각의 위의 상기 접촉 금속층과 접촉되는 도전층을 성막하는 단계를 포함한다. 다른 양태에 따르면, 상기 제조 방법은, 상기 도전층 위에 놓이는 금속 상호접속의 멀티-레벨 네트워크를 형성하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 제조 방법은, 상기 제3 유전체 층을 형성하기 이전에, 상기 게이트 스택 및 상기 제1 유전체 층의 측벽들 위에 측벽 스페이서들을 형성하는 단계를 더 포함한다. 다른 양태에 따르면, 상기 제2 에칭 공정은 상기 측벽 스페이서들을 제거하지 않고 상기 제2 유전체 층을 제거한다. 다른 양태에 따르면, 상기 제조 방법은, 상기 금속 상호접속의 멀티-레벨 네트워크를 형성하기 이전에, 상기 도전층 위에 제4 유전체 층을 형성하는 단계; 상기 제4 유전체 층 위에 상기 금속 상호접속의 멀티-레벨 네트워크를 형성하는 단계를 더 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 소자가 제공되며, 이 반도체 소자는 게이트 스택 및 상기 게이트 스택의 양측에 형성된 소스/드레인 영역을 갖는 소자를 포함하는 기판; 상기 게이트 스택 위에 형성된 제1 유전체 층 및 상기 소스/드레인 영역 위에 형성된 접촉 금속; 상기 소자 위에 형성되며 내부에 슬롯이 형성된 제3 유전체 층; 상기 소자 위에 배치되고, 상기 소스/드레인 영역 양자의 위의 상기 접촉 금속과 접촉되어 상기 소스/드레인 영역 사이에 로컬 상호접속(local interconnect)을 제공하며, 상기 제1 유전체 층에 의해 상기 게이트 스택으로부터 분리된, 금속 VIA 층; 상기 금속 VIA 층 위에 배치된 멀티-레벨 상호접속 네트워크로서, 상기 금속 VIA 층과 상기 멀티-레벨 상호접속 네트워크 사이에 제4 유전체 층이 개재된 것인 멀티-레벨 상호접속 네트워크를 포함한다. 다른 양태에 따르면, 상기 반도체 소자는 상기 게이트 스택 및 상기 제1 유전체 층의 측벽들 위에 배치된 측벽 스페이서들을 더 포함한다. 다른 양태에 따르면, 상기 금속 VIA 층은 Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 또는 이들의 조합을 포함한다.
이상의 설명은 당업자들이 본 개시 내용의 여러 가지 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 기술한 것이다. 당업자들은 그들이 동일한 목적을 수행하고 및/또는 본 명세서에 소개된 실시예와 동일한 효과를 달성하기 위한 다른 프로세스와 구조를 설계하거나 변형하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자라면 이러한 균등적인 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자 제조 방법으로서,
    적어도 하나의 소자의 게이트 스택 위의 제1 유전체 층과 상기 적어도 하나의 소자의 접촉 금속층 위의 제2 유전체 층을 형성하는 단계로서, 상기 접촉 금속층은 상기 게이트 스택의 양 측에 있고, 상기 게이트 스택의 제1 상면은 제1 평면을 규정하고, 상기 적어도 하나의 소자는 소스 및 드레인을 구비하고, 상기 접촉 금속층이 상기 소스 및 드레인 위에 배치되는 것인, 제1 유전체 층과 제2 유전체 층을 형성하는 단계;
    상기 적어도 하나의 소자의 상면을 평탄화하는 단계로서, 평탄화된 상면은 상기 제1 유전체 층의 제2 상면 및 상기 제2 유전체 층의 제3 상면을 포함하는 것인, 상기 적어도 하나의 소자의 상면을 평탄화하는 단계;
    상기 적어도 하나의 소자의 상면을 평탄화하는 단계 이후에, 상기 제1 유전체 층을 제거하지 않고 상기 제2 유전체 층을 제거하여 상기 접촉 금속층을 노출시키도록 선택적 에칭 공정을 수행하는 단계로서, 노출된 접촉 금속층은 상기 제1 평면과 동일 평면 상에 있는 제2 평면을 규정하는 금속 상면을 포함하는 것인, 선택적 에칭 공정을 수행하는 단계;
    상기 적어도 하나의 소자 위에, 상기 제1 유전체 층과 직접 접촉하고 상기 접촉 금속층과 접촉 및 연결되며 로컬 상호접속 구조체(local interconnect structure)를 제공하는 금속 VIA 층을 성막하는 단계;
    상기 로컬 상호접속 구조체를 덮는 멀티-레벨 상호접속 네트워크를 형성하는 단계
    를 포함하고,
    상기 금속 VIA 층은 상기 멀티-레벨 상호접속 네트워크를 경유하지 않으면서 상기 소스 및 드레인을 전기적으로 접속시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제1 유전체 층은 상기 게이트 스택을 상기 로컬 상호접속 구조체로부터 전기적으로 절연시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 적어도 하나의 소자를 구비하는 기판을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 선택적 에칭 공정을 수행하기 이전에, 상기 적어도 하나의 소자 위에 제3 유전체 층을 형성하는 단계;
    상기 제3 유전체 층 내에, 적어도 부분적으로 상기 로컬 상호접속 구조체의 크기를 결정하는 슬롯을 규정하도록, 상기 제3 유전체 층을 패터닝하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 선택적 에칭 공정을 수행하기 이전에, 상기 제1 유전체 층 및 상기 게이트 스택의 측벽들 상에 측벽 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 멀티-레벨 상호접속 네트워크를 형성하기 이전에, 상기 로컬 상호접속 구조체 위에 제4 유전체 층을 형성하는 단계;
    상기 제4 유전체 층 위에 상기 멀티-레벨 상호접속 네트워크를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 유전체 층 각각은 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 금속 VIA 층은 Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 반도체 소자 제조 방법으로서:
    제1 유전체 층이 상부에 형성된 게이트 스택을 포함하고, 상기 게이트 스택의 양측에 소스 및 드레인이 형성되며, 상기 소스 및 드레인 위에 접촉 금속층이 배치되고, 상기 접촉 금속층은 상기 게이트 스택의 양 측에 있고, 상기 접촉 금속층 위에 제2 유전체 층이 형성된, 소자를 제공하는 단계;
    상기 소자 위에 제3 유전체 층을 형성하고 상기 제3 유전체 층의 제1 에칭 공정을 수행하여 상기 제3 유전체 층 내에 슬롯을 규정하는 단계;
    상기 제2 유전체 층을 제거하여, 상기 소스 및 드레인 각각의 위의 상기 접촉 금속층을 노출시키는 개구를 형성하는 제2 에칭 공정을 수행하는 단계;
    상기 소자의 위와 상기 슬롯 및 개구 각각의 내부에, 상기 제1 유전체 층과 직접 접촉하고, 상기 소스 및 드레인 각각의 위의 상기 접촉 금속층과 접촉 및 연결되는 도전층을 성막하는 단계;
    상기 도전층을 덮는 멀티-레벨 상호접속 네트워크를 형성하는 단계
    를 포함하고,
    상기 게이트 스택의 제1 상면은 제1 평면을 규정하고,
    노출된 접촉 금속층은 상기 제1 평면과 동일 평면 상에 있는 제2 평면을 규정하는 금속 상면을 포함하고,
    상기 도전층은 상기 멀티-레벨 상호접속 네트워크를 경유하지 않으면서 상기 소스 및 드레인을 전기적으로 접속시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 반도체 소자로서,
    게이트 스택 및 상기 게이트 스택의 양측에 형성된 소스/드레인 영역을 갖는 소자를 포함하는 기판;
    상기 게이트 스택 위에 형성된 제1 유전체 층 및 상기 소스/드레인 영역 위에 형성되고 상기 게이트 스택의 양 측에 위치하는 접촉 금속;
    상기 소자 위에 형성되며 내부에 슬롯이 규정된 제3 유전체 층;
    상기 소자 위에 배치되고, 상기 제1 유전체 층과 직접 접촉하며, 상기 소스/드레인 영역 양자의 위의 상기 접촉 금속과 접촉 및 연결되어 상기 소스/드레인 영역 사이에 로컬 상호접속(local interconnect)을 제공하고, 상기 제1 유전체 층에 의해 상기 게이트 스택으로부터 분리된, 금속 VIA 층;
    상기 금속 VIA 층 위에 배치된 멀티-레벨 상호접속 네트워크로서, 상기 금속 VIA 층과 상기 멀티-레벨 상호접속 네트워크 사이에 제4 유전체 층이 개재된 것인 멀티-레벨 상호접속 네트워크
    를 포함하고,
    상기 게이트 스택의 제1 상면은 제1 평면을 규정하고,
    상기 접촉 금속은 상기 제1 평면과 동일 평면 상에 있는 제2 평면을 규정하는 금속 상면을 포함하고,
    상기 금속 VIA 층은 상기 멀티-레벨 상호접속 네트워크를 경유하지 않으면서 상기 소스/드레인 영역을 전기적으로 접속시키는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3540768A1 (en) * 2018-03-12 2019-09-18 Applied Materials, Inc. Multicolor self-aligned contact selective etch
KR102609372B1 (ko) 2018-08-31 2023-12-06 삼성전자주식회사 반도체 소자
US11158580B2 (en) * 2019-10-18 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power distribution network and frontside through silicon via
DE102020126070A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045658A1 (en) * 1999-06-16 2001-11-29 Deboer Scott J. Method and structure for reducing contact aspect ratios
US20130328208A1 (en) * 2012-06-07 2013-12-12 International Business Machines Corporation Dual damascene dual alignment interconnect scheme

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339029B1 (en) 2000-01-19 2002-01-15 Taiwan Semiconductor Manufacturing Company Method to form copper interconnects
KR100363099B1 (ko) * 2001-01-12 2002-12-05 삼성전자 주식회사 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
US6440847B1 (en) 2001-04-30 2002-08-27 Taiwan Semiconductor Manufacturing Company Method for forming a via and interconnect in dual damascene
US8076707B1 (en) * 2002-05-09 2011-12-13 Synopsys, Inc. Pseudo-nonvolatile direct-tunneling floating-gate device
US6940108B2 (en) 2002-12-05 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Slot design for metal interconnects
JP4455017B2 (ja) * 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置
JP2007141905A (ja) 2005-11-15 2007-06-07 Renesas Technology Corp 半導体装置およびその製造方法
US8446012B2 (en) 2007-05-11 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures
JP2009117518A (ja) * 2007-11-05 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
US8026172B2 (en) * 2009-06-29 2011-09-27 Sandisk 3D Llc Method of forming contact hole arrays using a hybrid spacer technique
DE102011004323B4 (de) * 2011-02-17 2016-02-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit selbstjustierten Kontaktelementen und Verfahren zu seiner Herstellung
US8765599B2 (en) * 2012-01-06 2014-07-01 GlobalFoundries, Inc. Semiconductor devices having dielectric caps on contacts and related fabrication methods
US8941089B2 (en) * 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
US8803292B2 (en) * 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US20140051239A1 (en) * 2012-08-14 2014-02-20 International Business Machines Corporation Disposable carbon-based template layer for formation of borderless contact structures
US9025398B2 (en) * 2012-10-12 2015-05-05 Micron Technology, Inc. Metallization scheme for integrated circuit
US20140209984A1 (en) 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor Device With Multi Level Interconnects And Method Of Forming The Same
US9263279B2 (en) * 2013-04-17 2016-02-16 Qualcomm Incorporated Combining cut mask lithography and conventional lithography to achieve sub-threshold pattern features
US9064814B2 (en) * 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US9553207B2 (en) * 2013-09-25 2017-01-24 Synopsys, Inc. NVM device using FN tunneling with parallel powered source and drain
US9312174B2 (en) * 2013-12-17 2016-04-12 United Microelectronics Corp. Method for manufacturing contact plugs for semiconductor devices
US9431297B2 (en) 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device
US9466604B2 (en) * 2014-11-13 2016-10-11 Globalfoundries Inc. Metal segments as landing pads and local interconnects in an IC device
CN105826242B (zh) * 2015-01-08 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9721888B2 (en) * 2015-12-08 2017-08-01 International Business Machines Corporation Trench silicide with self-aligned contact vias
US9570397B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Local interconnect structure including non-eroded contact via trenches

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045658A1 (en) * 1999-06-16 2001-11-29 Deboer Scott J. Method and structure for reducing contact aspect ratios
US20130328208A1 (en) * 2012-06-07 2013-12-12 International Business Machines Corporation Dual damascene dual alignment interconnect scheme

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