CN107785281A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种用于形成局部互连的方法和结构，而不通过上面的金属层来路由局部互连。在一些实施例中，在至少一个器件的栅极堆叠件上方形成第一介电层并且在至少一个器件的接触金属层上方形成第二介电层。在各个实施例中，实施选择性蚀刻工艺以去除第二介电层并暴露接触金属层，而基本上不去除第一介电层。在一些实例中，在至少一个器件上方沉积金属通孔层。金属通孔层接触接触金属层并提供局部互连结构。在一些实施例中，形成位于局部互连结构上面的多层级互连网络。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多的日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，并且因此改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。
特别地，后段制程(BEOL)制造工艺对于先进的IC制造提出了特别困难的挑战。例如，BEOL制造包括由金属引线的多层级网络构成的互连结构。可以通过这种互连结构连接多个IC电路和/或器件中的任何一个。然而，在各个实例中，互连性能随着尺寸缩放而降低。例如，电阻(R)随着尺寸变小而增加，并且电容(C)随着互连件密度的增加而增加，这两者都增加了RC延迟。在一些情况下，正在研究用于制造互连件的不同材料和/或工艺。在其他实例中，越来越多数量的金属层用作多层级互连网络的一部分，以提供额外的互连路由路径并潜在地减小R(例如，通过增加互连件尺寸)和/或减小C(例如，通过降低互连件密度)。然而，增加金属层的数量将总是增加总互连长度，这还可能降低器件性能。此外，金属层的添加将导致成本增加(例如，额外的光掩模、设计时间等)。
因此，还没有证明现有技术在所有方面都完全令人满意。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：在至少一个器件的栅极堆叠件上方形成第一介电层并且在所述至少一个器件的接触金属层上方形成第二介电层；实施选择性蚀刻工艺以去除所述第二介电层并暴露所述接触金属层，而不去除所述第一介电层；在所述至少一个器件上方形成金属通孔层，其中，所述金属通孔层接触所述接触金属层，并且其中，所述金属通孔层提供局部互连结构；以及在所述局部互连结构上面形成多层级互连网络。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供包括栅极堆叠件的器件，所述栅极堆叠件具有形成在所述栅极堆叠件上的第一介电层，其中，在所述栅极堆叠件的任一侧上形成源极和漏极，其中，在所述源极和所述漏极上方设置接触金属层，并且其中，在所述接触金属层上方形成第二介电层；在所述器件上方形成第三介电层，并且对所述第三介电层实施第一蚀刻工艺以将槽限定在所述第三介电层内；实施第二蚀刻工艺以去除所述第二介电层并且形成开口，所述开口暴露位于所述源极和所述漏极的每个上方的所述接触金属层；以及在所述器件上方并且在所述槽和所述开口的每个内沉积导电层，其中，所述导电层接触位于所述源极和所述漏极中的每个上方的所述接触金属层。
本发明的又一实施例提供了一种半导体器件，包括：衬底，包括具有栅极堆叠件和形成在所述栅极堆叠件的任一侧上的源极/漏极区的器件；第一介电层和接触金属，所述第一介电层形成在所述栅极堆叠件上方，所述接触金属形成在所述源极/漏极区上方；第三介电层，形成在所述器件上方，其中，所述第三介电层包括限定在所述第三介电层中的槽；金属通孔层，设置在所述器件上方，其中，所述金属通孔层接触位于所述源极/漏极区两者上方的所述接触金属，提供所述源极/漏极区之间的局部互连，并且其中，所述金属通孔层通过所述第一介电层与所述栅极堆叠件分离；以及多层级互连网络，设置在所述金属通孔层上方，其中，第四介电层插入在所述金属通孔层和所述多层级互连网络之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一些实施例的MOS晶体管的截面图；
图1B是根据本发明的一个或多个方面的FET器件的实施例的立体图；
图2是根据一些实施例的形成局部互连的方法的流程图；
图3至图10提供了根据图2的方法在制造和处理的中间阶段处的器件的截面图；以及
图11和图12提供了示出本发明的实施例的各个方面的布局设计。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
还应该注意，本发明以可以在多种器件类型的任一种中采用的局部互连结构的形式来呈现实施例。例如，本发明的实施例可以用于在平面块状金属氧化物半导体场效应晶体管(MOSFET)、诸如FinFET器件的多栅极晶体管(平面或垂直)、全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件，或Pi栅极(Π栅极)器件以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或本领域已知的其他器件中形成局部互连结构。此外，可以在P型和/或N型器件的形成中采用本文公开的实施例。普通技术人员可以认识到半导体器件的其他实施例受益于本发明的各方面。
参考图1A的实例，这里示出的是MOS晶体管100，仅提供可以包括本发明的实施例的一种器件类型的实例。应当理解，示例性晶体管100不意味着以任何方式进行限制，并且本领域技术人员将认识到，本发明的实施例可以等同地适用于多种其他器件类型中的任何一种，诸如上文中所描述的那些。晶体管100制造在衬底102上并且包括栅极堆叠件104。衬底102可以是诸如硅衬底的半导体衬底。衬底102可以包括各种层，包括形成在衬底102上的导电层或绝缘层。取决于本领域已知的设计需求，衬底102可以包括各种掺杂配置。衬底102还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底102可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底102可以包括外延层(epi层)，可使衬底202应变以增强性能，该衬底102可以包括绝缘体上硅(SOI)结构，和/或衬底102可以具有其他合适的增强部件。
栅极堆叠件104包括栅极电介质106和设置在栅极电介质106上的栅电极108。在一些实施例中，栅极电介质106可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的界面层，这里这种界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法形成。在一些实例中，栅极电介质106包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可包括诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)、它们的组合或其他合适的材料的其他高k电介质。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的介电材料。仍在其他实施例中，栅极电介质106可以包括二氧化硅或其他合适的电介质。可通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成栅极电介质106。在一些实施例中，栅电极108可以沉积为先栅极或后栅极(例如，替代栅极)工艺的部分。在各个实施例中，栅电极108包括诸如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、它们的组合，和/或其他合适的组合物的导电层。在一些实例中，栅电极108可以包括用于N型晶体管的第一金属材料和用于P型晶体管的第二金属材料。因此，晶体管100可以包括双功函数金属栅极配置。例如，(例如，用于N型器件的)第一金属材料可以包括具有功函数的金属，该功函数与衬底导带的功函数大致匹配，或至少与晶体管100的沟道区114的导带的功函数大致匹配。类似地，(例如，用于P型器件的)第二金属材料可以包括具有功函数的金属，该功函数与衬底价带的功函数大致匹配，或至少与晶体管100的沟道区114的价带的功函数大致匹配。因此，栅电极104可以为晶体管100提供栅电极，包括N型和P型器件两者。在一些实施例中，栅电极108可以可选地或额外地包括多晶硅层。在各个实例中，可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺形成栅电极108。在一些实施例中，在栅极堆叠件104的侧壁上形成侧壁间隔件。这种侧壁间隔件130可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
晶体管100还包括每个都形成在半导体衬底102内、与栅极堆叠件104的任一侧相邻且位于栅极堆叠件104的任一侧上的源极区110和漏极区112。在一些实施例中，源极区110和漏极区112包括扩散的源极区/漏极区、离子注入的源极区/漏极区、外延生长区或它们的组合。晶体管100的沟道区114定义为位于源极区110和漏极区112之间且位于栅极电介质106下面、并且位于半导体衬底102内的区域。沟道区114具有相关联的沟道长度“L”和相关联的沟道宽度“W”。当大于晶体管100的阈值电压(Vt)(即，导通电压)的偏压与源极区110和漏极区112之间同时施加的偏压一起施加到栅电极108时，电流(例如，晶体管驱动电流)穿过沟道区114在源极区110和漏极区112之间流动。用于给定偏压(例如，施加到栅电极108或施加到源极区110和漏极区112之间)的驱动电流的量是用于形成沟道区114的材料的迁移率等的函数114。在一些实例中，沟道区114包括可以外延生长的硅(Si)和/或诸如锗的高迁移率材料，以及本领域已知的多种化合物半导体或合金半导体中的任何半导体。高迁移率材料包括具有大于硅(Si)的电子和/或空穴迁移率的那些材料，其在室温(300K)下具有约1350cm2/V-s的本征电子迁移率和约480cm2/V-s的空穴迁移率。
参考图1B，其中示出了FinFET器件150，提供了可以包括本发明的实施例的可选器件类型的实例。举例来说，FinFET器件150包括一个或多个鳍基的多栅极场效应晶体管(FET)。FinFET器件150包括衬底152、从衬底152延伸的至少一个鳍元件154、隔离区156和设置在鳍元件154上和周围的栅极结构158。衬底152可以是诸如硅衬底的半导体衬底。在各个实施例中，衬底152可以与如上所述的衬底102大致相同。
与衬底152类似，鳍元件154可以包括一个或多个外延生长层，并且可以包括硅或诸如锗的其他元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍154。光刻工艺可以包括：在衬底上方(例如，硅层上)形成光刻胶层(抗蚀剂)，将抗蚀剂曝光成图案，实施曝光后烘焙工艺，以及显影该抗蚀剂以形成包括抗蚀剂的掩模元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化抗蚀剂以形成掩模元件。然后，掩模元件可以用于保护衬底的区域，而蚀刻工艺在硅层中形成凹槽，由此留下延伸的鳍154。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。还可以使用方法的许多其他实施例以在衬底152上形成鳍154。
多个鳍154中的每个还包括源极区155和漏极区157，这里源极区/漏极区155、157形成在鳍154中、上和/或周围。可以在鳍154上方外延生长源极区/漏极区155、157。此外，晶体管的沟道区设置在鳍154内，且位于栅极结构158下面，并且沿着大致平行于由图1B的截面AA’限定的平面的平面。在一些实例中，如上所述，鳍的沟道区包括高迁移率材料。
隔离区156可以是浅沟槽隔离(STI)部件。可选地，可以在衬底152上和/或内实施场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离区156可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适的材料组成。在实施例中，隔离结构是STI部件，并且通过在衬底152中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，接着是化学机械抛光(CMP)工艺。然而，其他的实施例也是可能的。在一些实施例中，隔离区156可以包括多层结构(例如，具有一个或多个衬垫层)。
栅极结构158包括栅极堆叠件，该栅极堆叠件具有形成在鳍154的沟道区上方的界面层160，形成在界面层160上方的栅极介电层162和形成在栅极介电层162上方的金属层164。在各个实施例中，界面层160与描述为栅极电介质106的一部分的界面层大致相同。在一些实施例中，栅极介电层162与栅极电介质106大致相同，并且可以包括类似于用于栅极电介质106的高k电介质。类似地，在各个实施例中，金属层164与上述栅电极108大致相同。在一些实施例中，在栅极结构158的侧壁上形成侧壁间隔件。侧壁间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
如上文中所讨论的，晶体管100和FinFET器件150中的每个可以包括一个或多个局部互连结构，其实施例在下文中更详细地描述。如本文所使用的，术语“局部互连”用于描述金属互连的最低水平并且与中间和/或全局互连区分开。局部互连跨越相对短的距离，并且有时用于例如电连接给定器件或附近器件的源极、漏极和/或栅极。此外，局部互连可以用于促进一个或多个器件例如通过一个或多个通孔垂直连接至上面的金属化层(例如，至中间互连层)。互连件(例如，包括局部、中间或全局互连件)通常形成为后段制程(BEOL)制造工艺的一部分，并且包括金属引线的多层级网络。此外，多个IC电路和/或器件(例如，诸如晶体管100或FinFET 150)中的任何一个可以通过这种互连件连接。
随着先进的IC器件和电路的积极扩展和不断增加的复杂性，互连设计和性能已证明是一个困难的挑战。例如，相对于尺寸缩放，(例如，给定互连件的)电阻(R)随着尺寸变小而增加，并且(例如，给定互连件的)电容(C)随着互连件的密度增加而增加，两者均增加了RC延迟。在一些实例中，额外的金属层已经用作多层级互连网络的一部分，例如，以提供额外的互连路由路径并潜在地减小R(例如，通过增加互连件尺寸)和/或减小C(例如，通过降低互连件密度)。例如，在一些情况下，可以通过上面的金属互连层来路由局部互连件。仅作为一个实例，考虑其中想要例如使用局部互连来连接给定器件(例如，诸如晶体管100或FinFET 150)的源极和漏极的情况。在至少一些现有方法中，如上文中所讨论的，在源极和漏极之间路由的局部互连件可以穿过上面的金属层。简而言之，穿过上面的金属层路由局部互连件是低效的、昂贵的，并且可能降低器件和/或电路性能。这至少通过以下事实证明，增加金属层的数量(例如，以提供额外的互连路由路径)将总是增加总互连件长度，还可能降低器件性能。此外，金属层的添加将导致成本的增加，例如，由于除其他因素之外对额外的光掩模和增加的设计时间的需求。因此，形成局部互连的至少一些现有方法不能在所有方面都完全令人满意。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有特定的优势是所有的实施例需要的。例如，本文中所讨论的实施例包括涉及局部互连制造工艺的方法和结构，其提供了局部互连，而不通过上面的金属层路由局部互连。特别地，并且在至少一些实施例中，提供了局部互连制造工艺，其提供了通过通孔层路由的局部互连，而不必利用金属引线的多层级网络的互连层。结果，并且在各个实施例中，可以减少在多层级互连网络中使用的金属层的数量。在一些实例中，金属层的数量可以至少减少一个。作为提供通过通孔层路由的局部互连，而不是通过多层级互连网络的层路由的结果，位于局部互连上面的多层级互连网络将具有改进的路由效率。此外，并且与至少一些现有解决方案相比，本文公开的实施例降低了成本(例如，通过减少金属层)并且提供了改进的器件和/或电路性能(例如，通过减小互连长度的方法)。还应注意，本文所公开的实施例可等同地应用于单高度单元架构和双高度单元架构两者。下文中提供了本发明的实施例的额外的细节，并且额外的益处和/或其他优势对于受益于本发明的本领域技术人员将变得显而易见。
现在参考图2，示出根据一些实施例的形成局部互连的方法200，不通过上面的金属层路由局部互连。参照图3至图10在下文中更详细地描述方法200。可以在诸如上文中参考图1A描述的示例性晶体管100的单栅极平面器件上以及诸如上文中参考图1B描述的FinFET器件150的多栅极器件上实施方法200。因此，上文中参考晶体管100和/或FinFET150所论述的一个或多个方面还可应用于方法200。可以肯定的是，在各个实施例中，可以在诸如全环栅(GAA)器件、欧米伽栅极(Ω栅极)器件或Pi栅极(Π栅极)器件的其他它器件上，以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI(PD-SOI)器件、完全耗尽的SOI(FD-SOI)器件或本领域已知的其他器件上实施方法200。
应该理解，可以通过公知的互补金属氧化物半导体(CMOS)技术工艺流程来制造方法200的部分和/或参考方法200讨论的示例性晶体管器件的任何一种，并且因此本文中仅简要描述一些工艺。此外，应当理解，本文中所讨论的任何示例性晶体管器件可以包括诸如额外的晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等的各种其他器件和部件，但是其被简化以更好地理解本发明的发明构思。此外，在一些实施例中，本文中所公开的示例性晶体管器件可以包括可以互连的多个半导体器件(例如，晶体管)。此外，在一些实施例中，本发明的各个方面适用于后栅极工艺或先栅极工艺中的任何一个。
此外，在一些实施例中，本文示出的示例性晶体管器件可以包括在处理的中间阶段处器件的描述，该器件可以是在集成电路或其部分的处理期间制造的，并且可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p沟道场效应晶体管(PFET)、n沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元的有源组件和/或它们的组合。
方法200开始于框202，这里提供了具有至少一个器件的衬底，该衬底包括位于栅极堆叠件上方的第一介电层和位于接触层上方的第二介电层。参考图3，并且在框202的实施例中，提供了包括器件304的衬底302。在一些实施例中，衬底302可以与上述的衬底102、152的任一个大致相同。应当理解，器件304仅仅是说明性的，并且提供该器件是为了清楚地讨论关于局部互连的后续形成。例如，在一些情况下，器件304可包括诸如晶体管100的平面器件。可选地，在一些实例中，器件304可包括诸如FinFET150的多栅极器件。此外，在一些情况下，器件304可以包括GAA器件、Ω栅极器件、Π栅极器件、应变半导体器件、SOI器件、PD-SOI器件、FD-SOI器件或如本领域已知的其他器件。在一些实施例中，器件304包括源极306、漏极308和栅极堆叠件310。器件304还可以包括位于源极306和漏极308之间、栅极堆叠件310下方且位于衬底302内的沟道区。在各个实施例中，栅极堆叠件310可以包括形成在沟道区上方的界面层、形成在界面层上方的栅极介电层和形成在栅极介电层上方的金属层。在一些实施例中，栅极堆叠件310的界面层、介电层和金属层的每个可以与上文中关于晶体管100和FinFET 150描述的那些大致相同。
如图3所示，器件304还可以包括位于栅极堆叠件310上方的第一介电层312。在一些实施例中，第一介电层312包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN、多晶Si，它们的组合或其他合适的介电材料。可通过ALD、PVD、CVD、氧化和/或其他合适的方法来形成第一介电层312。在一些实例中，第一介电层312可以具有在约5-25纳米的范围内的厚度。如下文更详细地讨论的，第一介电层312将栅极堆叠件310与后续形成的局部互连分离。在各个实施例中，在栅极堆叠件310和第一介电层312的侧壁上设置侧壁间隔件314。在一些实施例中，侧壁间隔件314包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN、多晶Si，它们的组合或其他合适的介电材料。在一些实施例中，侧壁间隔件314包括诸如主间隔件壁、衬垫层等的多个层。举例来说，可以通过在器件304上方沉积介电材料并且各向异性回蚀刻该介电材料来形成侧壁间隔件314。在一些实施例中，回蚀刻工艺(例如，用于形成间隔件)可以包含多步蚀刻工艺，以改进蚀刻选择性并且提供过度蚀刻控制。
此外，在一些实施例中，在器件304上方形成层间介电(ILD)层316。举例来说，ILD层316可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃，或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))，和/或其他合适的介电材料的材料。可以通过次大气压CVD(SACVD)工艺、可流动CVD工艺或其他合适的沉积技术来沉积ILD层316。在一些情况下，可在沉积ILD层316之前沉积接触蚀刻停止层(CESL)。
在各个实施例中，然后(例如，在ILD层316内，并且在一些情况下，在侧壁间隔件314的部分中)形成接触开口。例如，可以形成源极/漏极接触开口以提供对源极306和漏极308的访问。举例来说，可以通过光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的合适的组合形成源极/漏极接触开口。此后，在源极/漏极接触开口内形成源极/漏极接触金属，从而提供了至源极306和漏极308的电连接。特别地，如图3的实例所示，例如通过层沉积(例如，PVD、ALD、CVD)、光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的合适组合来形成源极/漏极接触金属318。在一些实施例中，源极/漏极接触金属318包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物、它们的组合或其他合适的导电材料。在一些实例中，器件304还可以包括位于源极/漏极接触金属318上方的第二介电层320。在一些实施例中，第二介电层320包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN、多晶Si，它们的组合或其他合适的介电材料。可通过ALD、PVD、CVD、氧化和/或其他合适的方法来形成第二介电层320。在一些实例中，第二介电层320可以具有在约5-25纳米的范围内的厚度。在一些实施例中，可以实施化学机械平坦化(CMP)工艺以去除多余的材料并且平坦化器件304的顶面。
应当注意，传统上，可以在形成源极/漏极接触金属318之后立即在源极/漏极接触金属318上形成导电层。根据本发明的实施例，在源极/漏极接触金属318上方最初形成第二介电层320并且稍后如在下文中更详细地讨论地去除，从而确保局部互连的后续形成。
方法200进行至框204，在至少一个器件上方沉积第三介电层。参考图4，并且在框204的实施例中，在器件304上方形成第三介电层402。在一些实施例中，第三介电层402包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN、多晶Si、它们的组合或其他合适的介电材料。可通过ALD、PVD、CVD、氧化和/或其他合适的方法来形成第三介电层402。在一些实例中，第三介电层402可以具有在约5-25纳米的范围内的厚度。
然后，方法200进行至框206，这里，图案化第三介电层。参考图4和图5，并且在框206的实施例中，通过光刻和蚀刻工艺图案化第三介电层402。作为图案化工艺的部分，并且在各个实施例中，可以首先在第三介电层402上方沉积光刻胶层502(例如，通过旋涂)。在一些实例中，可以在第三介电层402上方可选地沉积硬掩模层，然后在硬掩模层上方形成光刻胶层502。在包括硬掩模层的实施例中，硬掩模层可以包括诸如氮化硅、氮氧化硅或碳化硅、或其他适当的材料的合适的介电材料。可以通过ALD、PVD、CVD和/或其他合适的方法形成硬掩模层。在一些实例中，在形成光刻胶层502之后，额外的光刻步骤可以包括软烘焙、掩模对准、曝光、曝光后烘焙、显影、冲洗、干燥(例如，旋转干燥和/或硬烘焙)、其他合适的光刻技术和/或它们的组合。作为光刻工艺的结果，在光刻胶层502内形成图案，这里然后这种图案可以用作掩模以蚀刻下面的第三介电层402。特别地，并且如图5所示，实施蚀刻工艺以蚀刻第三介电层402，从而将光刻胶层502的图案转移至第三介电层402并形成槽504。在各个实施例中，蚀刻工艺可包括干蚀刻工艺(例如，RIE或ICP蚀刻)、湿蚀刻工艺或它们的组合。还应当注意，所采用的蚀刻工艺可包括诸如选择性湿蚀刻工艺或选择性干蚀刻工艺的选择性蚀刻工艺，其提供了第三介电层402的期望部分的去除，而基本上不去除暴露于蚀刻工艺的其他层(例如，第一介电层312、侧壁间隔件314和/或第二介电层320)。此外，根据特定应用、技术或其他工艺要求，可以以各种尺寸来图案化槽504。举例来说，在一些情况下，可以图案化槽504以具有等于约40-80纳米的槽长度“L”和等于约5-20纳米的槽宽度“W”。其他槽几何形状同样设想为落入本发明的范围内，如下文中参考图11和图12更详细地讨论的。在各个实施例中，槽的图案化将至少部分地确定后续形成的局部互连的尺寸(例如，长度和宽度)，如下文中所讨论的。
然后方法200进行至框208，这里蚀刻第二介电层。此外，在各个实例中，在图案化第三介电层402(框206)之后且在蚀刻第二介电层320(框208)之前去除光刻胶层502。参考图5和图6，并且在框208的实施例中，蚀刻第二介电层320以形成开口602，并且因此提供对源极/漏极接触金属318的访问。特别地，在各个实施例中，可使用诸如选择性湿蚀刻或选择性干蚀刻工艺的选择性蚀刻工艺蚀刻第二介电层320，其提供了第二介电层320的去除，而基本上不去除暴露于蚀刻工艺的其他层(例如，第一介电层312、侧壁间隔件314和/或第三介电层402)。
在一些实施例中，第二介电层320和第三介电层402可以包括通过给定的湿蚀刻或干蚀刻工艺不等同地蚀刻的不同材料。在这种情况下，如上所述进行方法200，对于第二介电层320和第三介电层402中的每个利用不同的蚀刻工艺。然而，在一些情况下，第二介电层320和第三介电层402可以包括相同的材料或者通过给定的湿蚀刻或干蚀刻工艺大致等同地蚀刻的材料，从而使得单个蚀刻工艺可用于蚀刻第三介电层402和下面的第二介电层320。不管使用单个蚀刻工艺还是不同的蚀刻工艺来蚀刻第二介电层320和第三介电层402，该工艺包括选择性蚀刻工艺，其基本上不去除至少第一介电层312和侧壁间隔件314。
方法200然后进行至框210，这里沉积金属层并实施CMP工艺。参考图7，并且在框210的实施例中，通过ALD、PVD、CVD和/或其他合适的方法来沉积金属层702。举例来说，金属层702包括沉积在器件304上方的金属的毯状层。在一些实施例中，金属层702包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物、它们的组合或其他合适的导电材料。如图7所示，沉积的金属层702填充槽504和开口602并且接触位于源极306和漏极308的每个上方的源极/漏极接触金属318，从而电连接器件304的源极306和漏极308，并且因此提供局部互连。此外，第一介电层312将栅极堆叠件310与提供局部互连的金属层702分离并且在一些情况下电隔离。参考图8，并且还在框210的实施例中，实施CMP工艺以去除多余的材料(例如，金属层702的多余材料)并且平坦化器件304的顶面。在各个实例中，金属层702包括传统上用作通孔(例如，传统上将源极/漏极接触金属318连接至作为传统多层级互连网络的部分的上面的金属层)的层。然而，根据本发明的实施例，不是通过这种上面的金属层路由，而是通过通孔层(例如，金属层702)提供局部互连，而不必使用上面的金属层。因此，改进了路由效率，减少了所需的金属层的数量(例如，至少一个金属层)，降低了成本，并且改进了器件性能。
方法200进行至框212，这里在至少一个器件上方沉积第四介电层。参考图9，并且在框212的实施例中，在包括在提供局部互连的金属层702上方的器件304上方形成第四介电层902。在一些实施例中，第四介电层902包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN、多晶Si、它们的组合或其他合适的介电材料。可以通过ALD、PVD、CVD或其他合适的方法来形成第四介电层902。在一些实例中，第四介电层902可以具有在约5-25纳米范围内的厚度。
方法200进行至框214，这里在第四介电层上方形成多层级互连网络。参考图9和图10，并且在框214的实施例中，在第四介电层902上方形成多层级互连网络1002。在一些情况下，多层级互连网络1002包括中间互连件和全局互连件，而根据本发明的实施例(例如，诸如对于由金属层702提供的局部互连所描述的)提供局部互连。在一些实施例中，多层级互连网络1002可以包括各种金属层/线、通孔、层间电介质和/或其他适当的部件。多层级互连网络1002可以在整个衬底的各个位置处连接至由金属层702提供的局部互连，例如通过穿过第四介电层902的一个或多个通孔的方式，并且提供至器件304或形成在衬底302中的其他器件的电接触。通常，多层级互连网络1002可以配置为连接各种器件(例如，诸如器件304)或其他部件/器件以形成可以包括一个或多个平面MOSFET和/或FinFET器件的功能电路。在进一步的实例中，多层级互连网络1002可以包括诸如通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在至少一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层级互连网络1002。
虽然方法200的实例在上文中描述为提供电连接器件源极和漏极(例如，器件304的源极306和漏极308)的局部互连，但是应当理解，该实例并不意味着以任何方式限制。例如，可以实施本发明的实施例以提供局部互连，其用于例如电连接给定器件的源极、漏极和/或栅极、或附近器件的源极，漏极和/或栅极，和/或连接至其他附近的有源和/或无源器件和/或部件。此外，本发明的实施例可以用于提供局部互连，其促进了一个或多个器件例如通过一个或多个通孔至上面的金属化层的垂直连接(例如，穿过介电层并且至多层级互连网络1002)。仅作为几个实例，如本文中所描述的局部互连可将给定器件的源极连接至相邻器件的漏极，将给定器件的栅极连接至给定器件的源极或漏极，将给定器件的源极/漏极/栅极连接至通孔，该通孔进一步将给定器件的源极/漏极/栅极连接至上面的金属层或多个其他可能的局部互连连接中的任何一个。此外，可以结合诸如平面器件(例如，晶体管100)、多栅极器件(例如，FinFET 150)、GAA器件、Ω栅极器件、Π栅极器件、应变半导体器件、SOI器件、PD-SOI器件、FD-SOI器件或本领域已知的其他器件的各种器件类型的任何器件利用本文所公开的各个实施例。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各个实施例，可以替代或消除上文中描述的一些工艺步骤。
为了进一步阐述上文中的讨论，现参考图11和图12，其提供了示出本发明的实施例的各个方面的布局设计。首先参考图11，布局设计1102包括有源区层1104、栅极区层1106、局部互连层1108、1109、栅极接触层1110、漏极接触层1112和多层级互连网络1114的第一层。在一些实施例中，局部互连层1108、1109表示可以如上所述形成的局部互连，并且因此例如可以包括金属层702。如图11的实例所示，每个局部互连层1108、1109在有源区层1104内且在单个栅极区层1106上方延伸。因此，如上所述，局部互连层1108、1109还可用于连接给定器件的源极和漏极。图11还提供了关于局部互连尺寸(例如，长度和宽度)的额外的细节。在一个实例中，可以图案化局部互连层1108、1109以具有等于约40-80纳米的长度“L”和等于约5-20纳米的宽度“W”，类似于上文中参考图5和槽504所讨论的槽尺寸。如上所述，槽的图案化将至少部分地确定后续形成的局部互连(例如，局部互连层1108、1109)的尺寸(例如，长度和宽度)。
参考图12，提供了布局设计1202。布局设计1202大致类似于布局设计1102；然而，布局设计1202提供了可用于替代局部互连层1108的局部互连层1108A。在一些实施例中，局部互连层1108A可以如上所述形成，并且因此例如可以包括金属层702。如图12的实例所示，局部互连层1108A在有源区1104内且在三个栅极区1106上方延伸。在示出的示例中，局部互连层1108A可以用于连接多个器件的源极和漏极，或仅连接局部互连层1108A跨越的所选器件的源极和/或漏极，以及例如漏极接触层1112。通常，根据特定应用、技术或其他工艺要求，类似于上文中参考图5讨论的槽504，可以以各种尺寸图案化局部互连层1108、1108A或1109。仅作为一个实例，图12示出局部互连层1108A示出为被图案化以具有等于局部互连层1108的长度的约2.5X的长度“L”的实施例。因此，在一些实例中，局部互连层1108A可以具有等于约100-200纳米的长度“L”。重新陈述上文的，在更广泛的意义上，可以图案化局部互连的各个实施例以具有等于约40-200纳米的长度“L”和等于约5-20纳米的槽宽度“W”。
本文中描述的各个实施例提供了优于现有技术的若干优势。将理解，不是所有优势都是本文中必须讨论的，没有特定优势对于所有实施例都是需要的，并且其他实施例可以提供不同的优势。作为一个实例，本文讨论的实施例包括涉及局部互连制造工艺的方法和结构，其提供局部互连，而不通过上面的金属层路由局部互连。特别地，并且在至少一些实施例中，提供了局部互连制造工艺，其提供了通过通孔层路由的局部互连，而不必利用金属引线的多层级网络的互连层。结果，并且在各个实施例中，可以减少在多层级互连网络中使用的金属层的数量(例如，至少减少一层)。因此，本文公开的各个实施例提供了改进的互连路由效率，减少的金属层的所需数量，降低的成本和改进的器件和电路性能。
因此，本发明的实施例之一描述了一种用于制造半导体器件的方法，这里该方法包括在至少一个器件的栅极堆叠件上方形成第一介电层，并且在至少一个器件的接触金属层上方形成第二介电层。在各个实施例中，实施选择性蚀刻工艺以去除第二介电层并暴露接触金属层，而基本上不去除第一介电层。在一些实例中，在至少一个器件上方沉积金属通孔层。金属通孔层接触接触金属层并提供局部互连结构。在一些实施例中，形成位于局部互连结构上面的多层级互连网络。
在上述方法中，其中，所述第一介电层将所述栅极堆叠件与所述局部互连结构电隔离。
在上述方法中，还包括：提供包括所述至少一个器件的衬底，其中，所述至少一个器件包括源极和漏极，并且其中，所述接触金属层设置在所述源极和所述漏极上方。
在上述方法中，还包括：在实施所述选择性蚀刻工艺之前，在所述至少一个器件上方形成第三介电层；以及图案化所述第三介电层以将槽限定在所述第三介电层内，其中，所述槽至少部分地确定所述局部互连结构的尺寸。
在上述方法中，还包括：在实施所述选择性蚀刻工艺之前，在所述至少一个器件上方形成第三介电层；以及图案化所述第三介电层以将槽限定在所述第三介电层内，其中，所述槽至少部分地确定所述局部互连结构的尺寸，其中，所述第二介电层与所述第三介电层相同，并且其中，实施所述选择性蚀刻工艺图案化所述第三介电层以限定所述槽并且去除所述第二介电层，而不去除所述第一介电层。
在上述方法中，还包括：在实施所述选择性蚀刻工艺之前，在所述栅极堆叠件和所述第一介电层的侧壁上形成侧壁间隔件。
在上述方法中，还包括：在实施所述选择性蚀刻工艺之前，在所述栅极堆叠件和所述第一介电层的侧壁上形成侧壁间隔件，所述选择性蚀刻工艺去除所述第二介电层，而不去除所述侧壁间隔件。
在上述方法中，还包括：在形成所述多层级互连网络之前，在所述局部互连结构上方形成第四介电层；以及在所述第四介电层上方形成所述多层级互连网络。
在上述方法中，还包括：在形成所述多层级互连网络之前，在所述局部互连结构上方形成第四介电层；以及在所述第四介电层上方形成所述多层级互连网络，还包括：通过穿过所述第四介电层的通孔，提供从所述局部互连结构至所述多层级互连网络的垂直连接。
在上述方法中，还包括：在实施所述选择性蚀刻工艺之前，在所述至少一个器件上方形成第三介电层；以及图案化所述第三介电层以将槽限定在所述第三介电层内，其中，所述槽至少部分地确定所述局部互连结构的尺寸，其中，所述局部互连结构的尺寸包括等于40-80纳米的局部互连长度和等于5-20纳米的局部互连宽度。
在上述方法中，其中，所述第一介电层和所述第二介电层都包括SiOx、SiN、SiOxNy、SiCxNy、SiOxCyNz、AlOx、AlOxNy、AlN、HfO、ZrO、HfZrO、CN或它们的组合。
在上述方法中，其中，所述金属通孔层包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物或它们的组合。
在另一实施例中，讨论了一种方法，这里提供了包括栅极堆叠件的器件，该栅极堆叠件具有形成在其上的第一介电层。在一些实施例中，在栅极堆叠件的任一侧上形成源极和漏极。此外，并且在各个实例中，在源极和漏极上方设置接触金属层，并且在接触金属层上方形成第二介电层。举例来说，可在器件上形成第三介电层并且对第三介电层实施第一蚀刻工艺。特别地，第一蚀刻工艺将槽限定在第三介电层内。此后，在一些实施例中，实施第二蚀刻工艺以去除第二介电层并且形成暴露位于源极和漏极的每个上方的接触金属层的开口。在一些实例中，在器件上方且在槽和开口的每个内沉积导电层。导电层接触位于源极和漏极的每个上方的接触金属层。
在上述方法中，还包括：在所述导电层上面形成金属引线的多层级网络。
在上述方法中，还包括：在形成所述第三介电层之前，在所述栅极堆叠件和所述第一介电层的侧壁上形成侧壁间隔件。
在上述方法中，还包括：在形成所述第三介电层之前，在所述栅极堆叠件和所述第一介电层的侧壁上形成侧壁间隔件，其中，所述第二蚀刻工艺去除所述第二介电层，而不去除所述侧壁间隔件。
在上述方法中，还包括：在形成金属引线的多层级网络之前，在所述导电层上方形成第四介电层；以及在所述第四介电层上方形成所述金属引线的多层级网络。
在又一实施例中，所讨论的是包括具有器件的衬底的半导体器件，该器件具有栅极堆叠件和形成在栅极堆叠件的任一侧上的源极/漏极区。在一些实施例中，在栅极堆叠件上方形成第一介电层，并且在源极/漏极区上方形成接触金属。举例来说，还可在器件上方形成第三介电层，这里第三介电层包括限定在其中的槽。在一些实施例中，在器件上方设置金属通孔层，这里金属通孔层接触位于源极/漏极区两者上方的接触金属并且提供源极/漏极区之间的局部互连。此外，并且在一些实施例中，金属通孔层通过第一介电层与栅极堆叠件分离。在各个实例中，可以在金属通孔层上方设置多层级互连网络，这里第四介电层插入在金属通孔层和多层级互连网络之间。
在上述半导体器件中，还包括：侧壁间隔件，设置在所述栅极堆叠件和所述第一介电层的侧壁上。
在上述半导体器件中，其中，所述金属通孔层包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物或它们的组合。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在至少一个器件的栅极堆叠件上方形成第一介电层并且在所述至少一个器件的接触金属层上方形成第二介电层；
实施选择性蚀刻工艺以去除所述第二介电层并暴露所述接触金属层，而不去除所述第一介电层；
在所述至少一个器件上方形成金属通孔层，其中，所述金属通孔层接触所述接触金属层，并且其中，所述金属通孔层提供局部互连结构；以及
在所述局部互连结构上面形成多层级互连网络。
2.根据权利要求1所述的方法，其中，所述第一介电层将所述栅极堆叠件与所述局部互连结构电隔离。
3.根据权利要求1所述的方法，还包括：
提供包括所述至少一个器件的衬底，其中，所述至少一个器件包括源极和漏极，并且其中，所述接触金属层设置在所述源极和所述漏极上方。
4.根据权利要求1所述的方法，还包括：
在实施所述选择性蚀刻工艺之前，在所述至少一个器件上方形成第三介电层；以及
图案化所述第三介电层以将槽限定在所述第三介电层内，其中，所述槽至少部分地确定所述局部互连结构的尺寸。
5.根据权利要求4所述的方法，其中，所述第二介电层与所述第三介电层相同，并且其中，实施所述选择性蚀刻工艺图案化所述第三介电层以限定所述槽并且去除所述第二介电层，而不去除所述第一介电层。
6.根据权利要求1所述的方法，还包括：
在实施所述选择性蚀刻工艺之前，在所述栅极堆叠件和所述第一介电层的侧壁上形成侧壁间隔件。
7.根据权利要求6所述的方法，其中，所述选择性蚀刻工艺去除所述第二介电层，而不去除所述侧壁间隔件。
8.根据权利要求1所述的方法，还包括：
在形成所述多层级互连网络之前，在所述局部互连结构上方形成第四介电层；以及
在所述第四介电层上方形成所述多层级互连网络。
9.一种制造半导体器件的方法，包括：
提供包括栅极堆叠件的器件，所述栅极堆叠件具有形成在所述栅极堆叠件上的第一介电层，其中，在所述栅极堆叠件的任一侧上形成源极和漏极，其中，在所述源极和所述漏极上方设置接触金属层，并且其中，在所述接触金属层上方形成第二介电层；
在所述器件上方形成第三介电层，并且对所述第三介电层实施第一蚀刻工艺以将槽限定在所述第三介电层内；
实施第二蚀刻工艺以去除所述第二介电层并且形成开口，所述开口暴露位于所述源极和所述漏极的每个上方的所述接触金属层；以及
在所述器件上方并且在所述槽和所述开口的每个内沉积导电层，其中，所述导电层接触位于所述源极和所述漏极中的每个上方的所述接触金属层。
10.一种半导体器件，包括：
衬底，包括具有栅极堆叠件和形成在所述栅极堆叠件的任一侧上的源极/漏极区的器件；
第一介电层和接触金属，所述第一介电层形成在所述栅极堆叠件上方，所述接触金属形成在所述源极/漏极区上方；
第三介电层，形成在所述器件上方，其中，所述第三介电层包括限定在所述第三介电层中的槽；
金属通孔层，设置在所述器件上方，其中，所述金属通孔层接触位于所述源极/漏极区两者上方的所述接触金属，提供所述源极/漏极区之间的局部互连，并且其中，所述金属通孔层通过所述第一介电层与所述栅极堆叠件分离；以及
多层级互连网络，设置在所述金属通孔层上方，其中，第四介电层插入在所述金属通孔层和所述多层级互连网络之间。
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