CN112687659A - 半导体结构和用于形成半导体结构的方法 - Google Patents

半导体结构和用于形成半导体结构的方法 Download PDF

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Abstract

本发明描述了具有功率分配网络的半导体结构，功率分配网络包括第一导线和第二导线。衬底包括第一表面，第一表面与功率分配网络接触。多个后侧通孔位于衬底中并且电耦合至第一导线。通孔轨道形成在衬底的与第一表面相对的第二表面上。第一层间电介质位于通孔轨道上和衬底上。第二层间电介质位于第一层间电介质上。第三层间电介质位于第二层间电介质上。第一互连层和顶部互连层分别位于第二层间电介质和第三层电介质中。深通孔位于第三层间电介质中并且电耦合至通孔轨道。深通孔还连接至第一互连层和顶部互连层。电源输入/输出层位于第三层间电介质上并且与顶部互连层接触。本发明的实施例还涉及用于形成半导体结构的方法。

Description

半导体结构和用于形成半导体结构的方法
技术领域
本发明的实施例涉及半导体器件结构和用于形成半导体结构的方法。
背景技术
三维集成电路(“3D IC”)包括半导体器件，该半导体器件具有集成(例如，垂直堆叠并和连接)的两层或多层有源电子组件以形成集成电路。3D IC技术包括管芯上管芯堆叠、晶圆上管芯堆叠和晶圆上晶圆堆叠。与它们的二维对应物相比，具有增大的芯片密度的3D IC系统可以表现出高的IR降(例如，电压降)。3D IC系统中的增大的IR降会导致功耗增大和器件性能退化。
发明内容
本发明的实施例提供了一种半导体结构，包括：功率分配网络，包括：第一导线；和第二导线；衬底，包括第一表面，其中，所述第一表面与所述功率分配网络接触；多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；第一层间电介质，位于所述通孔轨道上和所述衬底上；第二层间电介质，位于所述第一层间电介质上；第三层间电介质，位于所述第二层间电介质上；第一互连层，位于所述第二层间电介质中；顶部互连层，位于所述第三层电介质中；多个深通孔，位于所述第三层间电介质中并且电耦合至所述通孔轨道，其中，所述多个深通孔连接至所述第一互连层和所述顶部互连层；以及电源输入/输出层，位于所述第三层间电介质上并且与所述顶部互连层接触。
本发明的另一实施例提供了一种半导体结构，包括：功率分配网络，包括：第一导线；和第二导线；衬底，包括第一表面，其中，所述第一表面与所述第一导线接触；多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；层间电介质，位于所述衬底上；第一互连层、第二互连层和第三互连层，位于所述层间电介质中并且位于彼此的顶部上；多个互连结构，与所述第一互连层和所述通孔轨道接触；深通孔，位于所述层间电介质中，其中，所述深通孔与所述第一互连层和所述第二互连层接触；多个通孔，形成在所述深通孔之上以及所述第二互连层和所述第三互连层之间；以及电源输入/输出层，位于所述层间电介质上并且与所述第三互连层接触。
本发明的又一实施例提供了一种用于形成半导体结构的方法，包括：在衬底的第一表面上沉积介电层；在所述介电层中形成功率分配网络，其中，形成所述功率分配网络包括：沉积第一导电材料以形成第一导电线，其中，所述第一导电材料与所述衬底的所述第一表面物理接触；和沉积第二导电材料以形成第二导线；在所述衬底中形成多个后侧通孔，其中，所述多个后侧通孔电耦合至所述第一导线；在所述衬底的第二表面上沉积通孔轨道，其中，所述第二表面位于所述第一表面的相对侧上；在所述通孔轨道和所述衬底上沉积第一层间电介质；在所述第一层间电介质上沉积第二层间电介质；在所述第二层间电介质上沉积第三层间电介质；在所述第三层间电介质中形成第一互连层；蚀刻所述第一层间电介质、所述第二层间电介质和所述第三层间电介质以形成开口并且暴露所述第一互连层的部分；在所述开口中沉积导电材料以在所述第一层间电介质、所述第二层间电介质和所述第三层间电介质中形成多个深通孔，其中，所述多个深通孔连接至所述第一互连层并且电耦合至所述通孔轨道；在所述多个深通孔上和所述第三层间电介质中形成顶部互连层，其中，所述顶部互连层与所述多个深通孔接触；以及在所述第三层间电介质上形成与所述顶部互连层接触的电源输入/输出层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成芯片结构上的三维系统的局部等距视图。
图2和图3是根据一些实施例的具有减小的IR降的集成芯片结构的截面图。
图4和图5是根据一些实施例的具有减小的IR降的集成芯片结构的各种配置的截面图。
图6是根据一些实施例的用于形成具有减小的IR降的IC结构的方法的流程图。
图7至图12示出了根据一些实施例的具有减小的IR降的集成芯片结构的各个制造阶段。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复本身并不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
如本文所使用的，术语“标称”是指在产品或工艺的设计阶段期间设置的用于组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值。值的范围可能是由于制造工艺或公差的微小变化。
如本文所使用的，术语“垂直”是指名义上垂直于衬底的表面。
如本文所使用的，术语“基本上”和“约”表示给定数量的值，该值可以表示在例如目标(或预期)值的±5％内变化(例如，值的±1％、±2％、±3％、±4％或±5％)的给定数量的值。
集成电路(“IC”)结构可以包括具有不同功能的层的汇编，例如互连件、功率分配网络、逻辑芯片、存储器芯片、射频(RF)芯片等。作为示例而非限制，逻辑芯片可以包括中央处理单元(CPU)，并且存储器芯片可以包括静态存取存储器(SRAM)阵列、动态随机存取存储器(DRAM)阵列、磁性随机存取存储器(MRAM)阵列、其他类型的存储器阵列或它们的组合。三维(3D)集成电路(3D IC)结构是基于IC结构开发的非单片垂直结构，并且可以包括例如通过诸如混合接合的各种接合技术彼此堆叠的两到八个二维(2D)倒装芯片。在IC和3D IC结构中，每个层都可以通过微凸块、硅通孔(TSV)、混合接合、其他类型的互连结构或它们的组合来互连。
IC结构由包括电源线和接地线的电源线网格供电。电源线网格可以电连接至IC封装件的一端，并且通过导电结构(诸如由TSV形成的电源网格柱)向每层供电。然而，随着更多的层彼此堆叠，IC结构中的TSV和互连结构的增加的层会导致增大的电阻和IR降(例如，大于5％的电压降)。此外，用于通过互连层向器件层供电的TSV会占用信号线的宝贵布线空间，增大互连件和TSV的电阻，使芯片的性能退化，并且缩短IC结构的寿命。
为了解决上述缺点，本文描述的实施例旨在降低IC和/或3D IC结构中的IR降。例如，本发明的实施例包括诸如以下的特征：(i)形成在IC结构的后侧上的功率分配网络；(ii)前侧深硅通孔，用于通过互连层和器件层向后侧功率分配网络供电；以及(iii)带有前侧通孔的通孔塔。后侧功率分配网络和前侧深硅通孔可以提供以下优势：(i)减小从电源到嵌入式器件的IR降；以及(ii)增加层间介电层内的信号线的布线空间。应当注意，本申请中描述的结构和方法也可以应用于其他导电结构，诸如信号载线、接地线和任何其他合适的导电结构。
根据一些实施例，图1是3D IC结构100的等距图示。3DIC结构100包括四个芯片层(例如100A、100B、100C和100D)；然而，芯片层的数量没有限制，并且更少或附加芯片层是可能的(例如2、6或8)。为了说明的目的，图1包括3D IC结构的选择部分，并且可以包括其他结构(未示出)并且为了清楚起见而未示出。例如，可以包括微凸块、模制区域、伪区域、粘附层、散热器，互连件、球栅阵列(BGA)连接件、硅中介层以及其他组件或结构元件。在一些实施例中，外周结构130可以提供机械支撑和/或提供用于散热的热传导。每个芯片层可以包括一个或多个器件层110，器件层110通过垂直导电结构120电连接至相邻芯片层中的芯片。在一些实施例中，垂直导电结构120可以包括TSV、介电通孔(TDV)、其他类型的垂直互连结构或它们的组合。作为示例而非限制，顶部芯片层100A可以包括一个或多个微处理器或CPU，而芯片层100B至100D可以包括一个或多个存储器芯片(例如，SRAM芯片、DRAM芯片、MRAM芯片、其他类型的存储器芯片或它们的组合)。在堆叠之前，将每个芯片的接触表面平坦化，并且使用合适的接合技术将芯片接合在这些接触表面处，诸如混合接合、熔融接合、阳极接合、直接接合、室温接合、压力接合和/或它们的组合。
在一些实施例中，电源140通过诸如BGA连接件的互连件电连接至顶部芯片层100A。通过垂直导电结构120将电源提供给芯片层100A至100D。由于通过芯片层100A至100D串联提供电源，每个芯片层的电阻将在用于随后接合的芯片层的电压源中引入IR降，这进而导致不期望的增大的功耗。例如，由于由电源网格结构和混合接合表面引起的电阻，在芯片层100A至100D之间可能发生IR降150、152或154，并且芯片层100D将接收比供应给芯片层100A的电源140低的电压源。随着越来越多的芯片堆叠在3D IC结构中，远离电源的芯片层(例如，芯片层100D)可能会经历不期望的IR降(例如，大于电压源的5％)。在每个芯片层100A-100D中也会发生不期望的IR降，其中供应给芯片层的一侧(例如，芯片层100A的顶面)的功率大于芯片层的相对侧(例如，芯片层100A的底面)的功率电平。为了解决以上缺点，本发明的各种结构旨在减小IC和/或3D IC结构中的IR降。
图2和图3是根据一些实施例的结合了后侧功率分配网络和前侧深硅通孔(TSV)的IC结构200的截面图。IC结构200可以是包括封装凸块290、层间电介质203、深TSV 205、金属线M1-M8、通孔206、通孔208、通孔210、半导体器件220、通孔轨道230、衬底240、后侧TSV250、后侧功率分配网络(PDN)270和后侧介电层272的半导体器件。IC结构200还可以包括其他合适的结构，并且为了简单起见，在图2和图3中未示出。图3示出了穿过图2中表示为A-A’的IC结构200的纵轴的IC结构200的截面图。如图3所示，PG线276在两个水平方向上延伸(例如，在x和y方向上)。类似地，金属线M1-M7也在两个水平方向上延伸。IC结构200中的组件是出于说明的目的，并且未按比例绘制。
可以通过嵌入在它们各自的介电层中的导电结构在层堆叠的芯片之间形成电连接。当例如在示出为方向201的方向上将功率和/或信号从封装凸块290传输至半导体器件220时，由于电阻，供应给半导体器件220的功率减小。例如，由于嵌入在层间电介质中的每个金属层内的内部结构或相邻金属层之间的互连结构，会产生电阻。图2中的IC结构200结合了深TSV和后侧功率分配网络270以减小IR降。例如，在层间电介质203中形成深TSV，以将功率直接传输至通孔轨道230以将功率传输至半导体器件220，并且传输至后侧PDN 270以将功率分配至IC结构200中的其他合适的器件。
IC结构200包括衬底240。衬底240可以是p型衬底，诸如掺杂有p型掺杂剂(例如，硼)的硅材料。在一些实施例中，衬底240可以是n型衬底，诸如掺杂有n型掺杂剂(例如，磷或砷)的硅材料。在一些实施例中，衬底240可以包括锗、金刚石、化合物半导体、合金半导体、绝缘体上硅(SOI)结构、任何其他合适的材料或它们的组合。衬底240可以包括传感器器件、晶体管、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、存储器器件、微机电系统(MEMS)、任何合适的器件或其任何组合。
后侧PDN 270可以形成在衬底240的第一表面241上。后侧PDN 270可以包括嵌入在后侧介电层272中的电源网格(PG)线274和276。后侧PDN 270还包括在PG线之间提供电连接的后侧TSV 275。在一些实施例中，PG线274和276可以电连接至相同的电压电平，诸如集成电路电源线的VSS(例如，接地电压基准)或VDD(例如，电源电压基准)。在一些实施例中，PG线274和276可以电连接至不同的电压源。例如，PG线274可以连接至VDD，而PG线276可以连接至VSS。在一些实施例中，PG线274和276可以由导电材料形成，诸如铜、铝、钴、钨、金属硅化物、高导电氮化钽、任何合适的导电材料和/或它们的组合。在一些实施例中，PG线在水平方向(例如，x或y方向)上延伸。例如，图2所示的PG线274在x和y方向上延伸，而PG线276在y方向上延伸。
后侧介电层272与衬底240的第一表面241物理接触。可以使用介电材料形成后侧介电层272，诸如氧化硅、未掺杂的硅玻璃、氟化硅玻璃、其他合适的材料和/或它们的组合。在一些实施例中，使用低k介电材料(例如，介电常数小于3.9的材料)形成后侧介电层272。在一些实施例中，后侧介电层272可以包括两个或多个绝缘材料层，为简单起见在图2中未示出。在一些实施例中，可以通过在第一表面241上沉积介电材料来形成后侧介电层272。在一些实施例中，可以通过诸如直接接合、室温接合、混合接合、阳极接合、任何合适的晶圆接合工艺和/或它们的组合的合适的晶圆接合工艺将晶圆接合至第一表面241来形成后侧介电层272。
后侧通孔275嵌入后侧介电层272中，并且提供PG线之间的电连接。在一些实施例中，后侧通孔275可以由导电材料形成，诸如铜、铝、钴、钨、任何合适的导电材料和/或它们的组合。在一些实施例中，可以使用镶嵌工艺来形成后侧通孔275。
后侧TSV 250是穿过衬底240形成的通孔。在一些实施例中，后侧TSV250可以是高高宽比的通孔(例如，高宽比大于约20的通孔)。类似于后侧通孔275，后侧TSV 250也可以由导电材料形成，诸如铜、铝、钴、钨、金属硅化物、高导电氮化钽、任何合适的导电材料和/或它们的组合。在一些实施例中，可以使用镶嵌工艺来形成后侧TSV 250。
可以在衬底240的第二表面242上形成通孔轨道230。通孔轨道230可以是电连接至后侧TSV 250以传输电源或电信号的电线。在一些实施例中，可使用诸如铜、铝、钴、钨、金属硅化物、高导电氮化钽、任何合适的导电材料和/或它们的组合的导电材料来形成通孔轨道230。在一些实施例中，可以使用镶嵌工艺来形成通孔轨道230。
ILD 203可以形成在通孔轨道230和衬底240的第二表面242上。ILD203可以包括介电材料。在一些实施例中，介电材料可以包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、碳掺杂的氧化硅(例如，SiCOH)、非晶氟化碳、聚对二甲苯、双苯并环丁烯、聚酰亚胺、其他合适的多孔聚合物材料、其他合适的介电材料和/或它们的组合。在一些实施例中，ILD 203可以包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高高宽比工艺(HARP)介电材料(例如，HARP氧化物)。在一些实施例中，可以使用低k介电材料来形成层间电介质203。ILD 203还可以包括一个或多个介电层和/或一个或多个导电层。在一些实施例中，ILD 203可以包括金属层、通孔层、蚀刻停止层，可以使用一种或多种平坦化工艺来平坦化ILD 203的顶面。可以通过CVD、PVD、FCVD、ALD、PECVD、任何合适的沉积方法和/或它们的组合来沉积ILD203。互连结构、层间电介质和器件层可以形成在ILD 203中以及通孔轨道230和衬底240上方。层间电介质203可以包括多个层；例如，可以使用不同的层间介电层在导电层之间提供物理和电隔离。为了简单起见，图2中未示出ILD 203中的多个层间介电层。
在一些实施例中，半导体器件220可以形成在通孔轨道230上并且嵌入层间电介质203中。半导体器件220可以包括无源/有源器件，诸如布置为CMOS电路、RF电路、逻辑电路、外周电路等的电容器、电感器和/或晶体管。在一些实施例中，半导体器件220可以包括具有栅极端子和源极/漏极端子的鳍式场效应晶体管(finFET)。在一些实施例中，半导体器件220可以是平面晶体管器件。
可以在层间电介质203中形成金属线以形成互连结构。例如，金属线M1-M8可以是后段制程(BEOL)互连结构的金属化层。例如，金属线M1可以是通过通孔连接至半导体器件220的端子的第一金属化层。金属线M2可以是位于金属线M1之上并且通过通孔电连接至金属线M1的第二金属化层。金属线M3-M8可以是随后形成在层间电介质203中的金属化线，它们电连接以传输功率和/或信号。可以在ILD 203中以及合适的金属化层之间形成互连结构，诸如通孔，以在不同金属化层的金属线之间提供电连接。例如，可以在诸如金属线M1和M2的相邻金属线之间，或者诸如金属线M3和M5的其他合适的非相邻金属线之间形成通孔。可以使用诸如铜、银、钨、铝、钴、任何合适的导电材料和/或它们的组合的导电材料在ILD203中形成通孔。为了简单起见，图2中未示出金属线之间的通孔。
也可以在层间电介质203中形成通孔210，以在半导体器件220的端子与金属线M1之间提供电连接。在一些实施例中，通孔210可以由导电材料形成，诸如铜、铝、钴、钨、任何合适的导电材料和/或它们的组合。在一些实施例中，可以使用镶嵌工艺来形成通孔210。
通孔206和208形成在层间电介质203中并且电耦合至通孔轨道230。在一些实施例中，通孔206形成在与通孔210相同的水平上。在一些实施例中，如图2所示，通孔208包括平行形成在通孔206和通孔轨道230之间的多个通孔。在一些实施例中，通孔208与通孔轨道230物理接触。在一些实施例中，通孔206和208可以由导电材料形成，诸如铜、铝、钴、钨、任何合适的导电材料和/或它们的组合。在一些实施例中，可以使用镶嵌工艺来形成通孔206和208。
深TSV 205形成在层间电介质203中，以将功率传输至半导体器件220和IC结构220中的其他合适的结构，同时减小电连接至深TSV 205的顶端的电源和半导体器件220的接收端子之间的IR降(例如，小于5％)。首先，深TSV 205可以是单个通孔，它延伸穿过层间电介质203，连接顶部金属层(例如，金属线M8)和位于半导体器件220附近的底部金属层(例如，金属线M1)，因此减小了由连接在每个金属层之间的多个较短通孔引起的接触电阻。其次，深TSV 205还向后侧PDN传输功率，该后侧PDN在整个IC结构200上分配功率。后侧PDN可以以较少的IR损耗来分配功率，因为PG线274和276可以具有比金属层M1至M8更大的横向和垂直尺寸，这进而降低了传输电功率或信号的电阻。后侧PDN还增加了层间电介质203内用于电信号路由的路由空间。深TSV 205可以由导电材料形成，诸如铜、铝、钴、钨、任何合适的导电材料和/或它们的组合。在一些实施例中，可以使用镶嵌工艺来形成深TSV 205。例如，可以在层间电介质203中形成暴露金属线M1的部分的沟槽，并且沉积导电材料以填充沟槽。在一些实施例中，深TSV 205可以具有高的高宽比(例如，高度与宽度的比率)。例如，TSV 205的高宽比可以在约20到约30之间。在一些实施例中，可以在TSV 205上形成金属层M8。
封装凸块290是诸如焊球的导电结构，它可以电连接至电源或其他封装件以形成叠层封装(PoP)结构。在一些实施例中，可以在它们相应的封装凸块290下方形成凸块下金属化(UBM)结构。在一些实施例中，封装凸块可以用于传输电信号。
图4示出了根据一些实施例的结合有深TSV 405和通孔塔406的IC结构400的截面图。在图2和图4中具有相同数字标号的元件指的是相同的材料结构，并且为了简单起见不再重复。类似于图2和图3所示的深TSV205，深TSV 405也形成在层间电介质203中，并且在金属线和通孔轨道之间形成电连接。然而，深TSV 405的一端可以连接至中间层级金属线(例如，金属线M5)，而不是最顶部的金属线(例如，金属线M8)。金属线M5和M8之间的电连接可以通过通孔塔406实现，通孔塔406包括形成在每对相邻金属线之间的塔通孔407，诸如金属线M5和M6、M6和M7以及M7和M8。虽然塔通孔407的横向和垂直尺寸可以小于深TSV 405，但是塔通孔407还提供了减下的IR降，并且可以放置在深TSV 405之上的任何合适位置处。在一些实施例中，塔通孔407的横向宽度可以在约1μm和约250μm之间。在一些实施例中，塔通孔407的横向宽度可以基本等于用于半导体晶体管器件的多晶硅栅极或金属栅极结构的宽度。在一些实施例中，塔通孔407的垂直尺寸可以在多晶硅栅极或金属栅极结构的高度的约1倍至约50倍之间。在一些实施例中，塔通孔407非常接近深TSV 405并且形成在深TSV 405之上。在一些实施例中，层间电介质203的厚度可以超过用于形成深TSV的制造限制，该深TSV连接顶部金属线(例如，金属线M8)和底部金属线(例如，金属线M1)。制造限制可以包括形成具有高高宽比的TSV，而在深TSV内不形成空隙。因此，通孔塔406可以在顶部金属线(例如，金属线M8)和连接至深TSV 405的中间层级金属线(例如，金属线M5)之间提供电连接。另外，通孔塔406可以包括相邻金属线(例如，金属线M5和M6)之间的塔通孔407，这可提供设计灵活性以将每个塔通孔407放置在合适的位置处。在一些实施例中，可以在深TSV 405之上形成深TSV 408，以在顶部金属线M8和中间层级金属线M5之间提供电连接。由于深TSV 405和408可以是直径大于塔通孔407的单个通孔，因此沿着深TSV 405和408的IR降沿垂直方向(例如，z方向)可以小于通孔塔406。然而，通孔塔406上方的深TSV 405的选择可以取决于特定的设计需求，诸如减小IR降和更大的设计灵活性。例如，深TSV提供较小的IR降，但通孔塔406提供更大的设计灵活性。可以使用类似于深TSV 205的材料来形成深TSV 405和通孔塔406。例如，深TSV 405和通孔塔406可以由铜形成。在一些实施例中，可以使用镶嵌工艺来形成深TSV 405和通孔塔406的塔通孔407。
图5示出了根据一些实施例的结合了通孔塔结构506的IC结构400的截面图。在图2和图5中具有相同数字标号的元件指的是相同的材料结构，并且为了简单起见不再重复。通孔塔506包括在相邻金属线之间形成的塔通孔507。例如，可以在金属线M1和M2之间形成塔通孔507。类似于图4中描述的通孔塔406，通孔塔506可以提供减小的IR降和更大的设计灵活性。可以使用类似于深TSV 205或405的材料来形成通孔塔506。例如，通孔塔506可以由铜形成。在一些实施例中，可以使用镶嵌工艺来形成通孔塔506。
图6是根据本发明的一些实施例的用于在半导体器件中形成深TSV和后侧PDN的方法600的流程图。应当注意，方法600的操作可以以不同的顺序执行和/或改变，并且方法600可以包括更多的操作并且为了简单起见没有被描述。图7至图12是制造结合了深TSV和后侧PDN的示例性半导体结构的截面图。提供图7至图12作为示例性横截面图，以有助于方法600的说明。图7至图12中所示的半导体结构可以包括与图2中所述的衬底240相似的衬底740，并且为了简单起见没有详细描述。在一些实施例中，衬底740可以包括各种合适的器件或嵌入式结构，并且为简单起见未示出。尽管以深TSV和后侧PDN的制造工艺为例进行了描述，但是该制造工艺可以应用于各种半导体结构中。所描述的制造工艺是示例性的，并且可以执行根据本发明的未在图中示出的可选工艺。
在操作602中，根据本发明的一些实施例，在衬底的第一表面上形成后侧PDN。参考图7，在衬底740的第一表面741上形成后侧PDN770。后侧PDN 770可以包括后侧介电层772以及嵌入在其中的PG线774和776。PG线774和776可以使用诸如镶嵌工艺的合适工艺来形成，并且后侧介电层772可以包括多于一个的介电层，为简单起见在图7中未示出。例如，可以通过在第一表面上沉积介电层，随后进行图案化工艺以打开用于随后的金属沉积的沟槽来形成PG线774和776。可以将金属材料沉积到沟槽中，并且可以执行平坦化工艺，使得PG线774和776的顶面与沉积的介电层基本共面。在一些实施例中，可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、物理气相沉积(PVD)、可流动CVD(FCVD)、任何其他合适的工艺或它们的组合来沉积后侧介电层772。在一些实施例中，可以使用与以上在图2中描述的后侧介电层270类似的材料来形成后侧介电层772。可以使用CVD、PVD、ALD、电镀、化学镀、任何合适的沉积工艺和/或它们的组合来形成PG线774和776。在一些实施例中，可以使用与PG线274和276类似的材料来形成PG线774和776。在一些实施例中，PG线774可以连接至VDD，并且PG线776可以连接至VSS。在一些实施例中，可以通过在表面741处将PDN晶圆接合至衬底740来形成后侧PDN 770。
在操作604中，根据本发明的一些实施例，在衬底中形成后侧TSV。参考图8，后侧TSV 850形成在衬底740中并且电连接至诸如PG线774的PG线。在一些实施例中，通过在衬底740中形成开口的图案化和蚀刻工艺形成后侧TSV 850。在开口中沉积导电材料。图案化工艺可以包括在衬底740上面形成光刻胶层，将光刻胶层曝光成图案，执行曝光后烘烤工艺以及显影光刻胶层以形成包括光刻胶的掩蔽元件。掩蔽元件可以保护衬底740的区域，同时使用蚀刻工艺在衬底740中形成开口。蚀刻工艺可以是反应离子蚀刻(RIE)工艺和/或其他合适的工艺。蚀刻工艺可以继续直到暴露出下面的PG线774。在形成开口之后，可以使用任何合适的沉积方法将导电材料沉积到一个或多个开口中，诸如CVD、PVD、ALD、电镀、化学镀、任何合适的沉积工艺和/或它们的组合。在沉积导电材料之后，可以执行平坦化工艺，诸如化学机械抛光(CMP)工艺，使得后侧TSV 850的顶面与衬底740的第二表面742基本共面。
在操作606中，根据本发明的一些实施例，在衬底的第二表面上形成通孔轨道和半导体器件。参考图9，在衬底740的第二表面742上形成通孔轨道930和半导体器件920。在一些实施例中，通孔轨道930可以是水平地(例如，x方向)延伸的导线，并且半导体器件920的部分可以形成在通孔轨道930上。在一些实施例中，半导体器件920的部分也可以形成在衬底740的第二表面742上。通孔轨道930可以使用导电材料形成，诸如铜、钴、铝、钨、掺杂的多晶硅、其他合适的导电材料和/或它们的组合。在一些实施例中，可以使用诸如CVD、PVD、ALD、任何合适的沉积工艺和/或它们的组合的沉积工艺来形成通孔轨道930。在一些实施例中，半导体器件920可以包括无源/有源器件，诸如布置为CMOS电路、RF电路等的电容器、电感器和/或晶体管。如以上参考图2至图5所述，层间电介质可以包括多个介电层。如图9所示，层间电介质910可以是层间介电结构的部分，并且半导体器件920可以形成在层间电介质910中。在一些实施例中，层间电介质910可以由合适的介电材料形成，诸如低k介电材料。在一些实施例中，可以使用氧化硅或氮化硅形成层间电介质910。为了简单起见，这里不详细描述用于形成半导体器件920的工艺。
在操作608中，根据本发明的一些实施例，在通孔轨道和第一金属互连层之间形成通孔。参考图10，在通孔轨道930和第一金属互连层M1之间形成包括通孔1006和1008的导电结构。通孔1006和1008可以在随后形成的互连结构和通孔轨道930之间提供电连接。在一些实施例中，可以通过在层间电介质910中形成开口并且在形成的开口中沉积导电材料来形成通孔1008。形成工艺可以类似于用于形成后侧深TSV 850的工艺。例如，可以使用图案化工艺来在层间电介质910中形成开口，直到暴露下面的通孔轨道930，并且在开口中沉积诸如铜的导电材料。可以在沉积在层间电介质910和半导体器件920上的另一个层间电介质1002中形成通孔1006和1010以及第一互连层M1。通孔1006可以在第一互连层M1和通孔1008之间提供电连接，而通孔1010可以在第一互连层M1和半导体器件920的端子之间提供电连接。第一互连层M1和通孔1006和1010可以使用诸如镶嵌工艺的合适工艺来形成，该镶嵌工艺类似于用于形成PG线774和776以及后侧TSV 850的那些，并且为了简单起见没有详细描述。类似地，可以使用诸如铜、铝或钴的合适的导电材料来形成第一互连层M1以及通孔1006和1010。
在操作610中，根据本发明的一些实施例，穿过层间电介质并在底部金属互连层和顶部金属互连层之间形成深TSV。参考图11，深TSV 1105形成在层间电介质1102中并且电耦合至第一互连层M1。在一些实施例中，深TSV 1105与第一互连层M1物理接触。在一些实施例中，层间电介质1102沉积在层间电介质1002上，并且可以使用与层间电介质1002类似的材料形成。例如，层间电介质1102可以使用合适的低k介电材料形成。在一些实施例中，可以使用与形成层间电介质1002的材料不同的材料来形成层间电介质1102。
可以使用合适的方法在层间电介质1102中形成深TSV 1105。例如，深TSV 1105可以通过合适的图案化、蚀刻和沉积工艺来形成。例如，图案化工艺可以包括在层间电介质1102上面形成光刻胶层，将光刻胶层曝光成图案，执行曝光后烘烤工艺以及显影光刻胶层以形成包括光刻胶的掩蔽元件。掩蔽元件可以保护层间电介质1102的区域，而蚀刻工艺用于在层间电介质1102中形成开口。蚀刻工艺可以是RIE工艺和/或其他合适的工艺。蚀刻工艺可以继续直到暴露出下面的第一互连层M1。
在形成开口之后，可以使用任何合适的沉积方法将导电材料沉积在一个或多个开口中，诸如CVD、PVD、ALD、电镀、化学镀、任何合适的沉积工艺和/或它们的组合。在沉积导电材料之后，可以执行诸如CMP工艺的平坦化工艺，使得深TSV 1105的顶面与层间电介质1102的顶面基本上共面。在一些实施例中，深TSV 1105可以是高高宽比的通孔，取决于器件需求，高宽比在20到30之间。例如，深TSV 1105的高宽比可以为约25。在一些实施例中，深TSV1105的高宽比可以大于30。例如，对于包括嵌入在层间介电层1102中的多个层的IC结构，深TSV 1105的高宽比可以在约30至40之间。在一些实施例中，深TSV 1105的横向宽度可以在用于半导体晶体管器件的多晶硅栅极或金属栅极结构的宽度的约一倍至约250倍之间。在一些实施例中，深TSV 1105的垂直尺寸可以在多晶硅栅极或金属栅极结构的高度的约1倍与约2500倍之间。
在一些实施例中，可以在层间电介质1102中形成深TSV和通孔塔，诸如在图4的半导体器件400中描述的那些。在一些实施例中，可以在层间电介质1102中以及第一互连层M1和中间层级互连层(诸如互连层M4或M5)之间形成深TSV 1105。深TSV可以类似于图11所示的深TSV；然而，这种深TSV将与第一互连层M1和中间层级互连层(而不是诸如互连层M8的顶部互连层)形成物理接触。随后可以在中间层级互连层上形成通孔塔，并且通孔塔电耦合至深TSV。通孔塔可以包括使用诸如镶嵌工艺的合适工艺形成的通孔，并且通孔塔形成在相邻的互连层之间，诸如互连层M5和M6之间、互连层M6和M7之间和/或互连层M7和M8之间。
在操作612中，根据本发明的一些实施例，在层间电介质上形成电源输入/输出层以形成到深TSV的电连接。参考图12，电源输入/输出层可以形成在层间电介质1102上和顶部互连层(诸如互连层M8)上。互连层M8可以形成在深TSV 1105上并且电耦合至深TSV1105。在一些实施例中，电源输入/输出层可以包括封装凸块1290。在一些实施例中，封装凸块1290是导电结构，诸如焊球，封装凸块1290可以电连接至电源或其他封装件以形成PoP结构。在一些实施例中，可以在它们相应的封装凸块1290下方形成UBM结构。在一些实施例中，封装凸块1290可以连接至电压源或参考电压信号。例如，封装凸块1290可以连接至VDD电源。在一些实施例中，封装凸块1290可以用于传输电信号。
本发明中的各个实施例针对通孔结构和后侧PDN，以解决半导体器件和集成电路中的IR降。具体地，实施例至少包括诸如以下的特征：(i)形成在IC结构的后侧上的功率分配网络；(ii)前侧深硅通孔，用于通过互连层和器件层将功率传送到后侧功率分配网络；以及(iii)带有前侧短通孔的通孔塔。后侧功率分配网络和前侧深硅通孔可以提供以下优势：(i)减小从电源到嵌入式器件的IR降；以及(ii)增加层间介电层内用于信号线的布线空间。应当注意，本申请中描述的结构和方法也可以应用于其他导电结构，诸如信号载线、接地线和任何其他合适的导电结构。
在一些实施例中，一种半导体结构包括功率分配网络，该功率分配网络包括第一导线和第二导线。半导体结构还包括具有第一表面的衬底，该第一表面与功率分配网络接触。半导体结构还包括位于衬底中并且电耦合至第一导线的多个后侧通孔。半导体结构还包括形成在衬底的第二表面上的通孔轨道，其中第一表面和第二表面彼此相对。该半导体结构还包括：第一层间电介质，位于通孔轨道上和衬底上；第二层间电介质，位于第一层间电介质上；以及第三层间电介质，位于第二层间电介质上。第一互连层位于第二层间电介质中，并且顶部互连层位于第三层电介质中。半导体结构还包括多个深通孔，位于第三层间电介质中并且电耦合至通孔轨道，其中，多个深通孔连接至第一互连层和顶部互连层。半导体结构还包括电源输入/输出层，位于第三层间电介质上并且与顶部互连层接触。
在上述半导体结构中，其中，所述第一导线和所述第二导线分别连接至电源电压基准线和接地电压基准线。
在上述半导体结构中，其中，所述多个后侧通孔与所述第一导线和所述通孔轨道物理接触。
在上述半导体结构中，其中，所述通孔轨道与所述衬底和所述多个后侧通孔的至少一个后侧通孔物理接触。
在上述半导体结构中，还包括：多个导电结构，与所述第一互连层和所述通孔轨道接触，其中，所述多个导电结构形成在所述第一层间电介质和所述第二层间电介质中。
在上述半导体结构中，还包括：多个导电结构，与所述第一互连层和所述通孔轨道接触，其中，所述多个导电结构形成在所述第一层间电介质和所述第二层间电介质中，其中，所述多个导电结构包括分别位于所述第一层间电介质和所述第二层间电介质中的第一通孔和第二通孔。
在上述半导体结构中，还包括：多个导电结构，与所述第一互连层和所述通孔轨道接触，其中，所述多个导电结构形成在所述第一层间电介质和所述第二层间电介质中，其中，所述多个导电结构包括分别位于所述第一层间电介质和所述第二层间电介质中的第一通孔和第二通孔；多个互连结构，位于所述第一互连层和多个半导体器件之间。
在上述半导体结构中，其中，所述多个深通孔的每个深通孔的高宽比在20和30之间。
在上述半导体结构中，还包括：第二互连层，位于所述第三层间电介质中以及所述第一互连层和所述顶部互连层之间。
在上述半导体结构中，其中，所述电源输入/输出层包括封装凸块。
在一些实施例中，半导体结构包括功率分配网络，该功率分配网络包括第一导线和第二导线。半导体结构还包括具有第一表面的衬底，其中第一表面与第一导线接触。半导体结构还包括位于衬底中并且电耦合至第一导线的多个后侧通孔。通孔轨道形成在衬底的第二表面上，并且第一表面和第二表面彼此相对。半导体结构还包括位于衬底上的层间电介质，并且还包括位于层间电介质中并且位于彼此的顶部上的第一互连层、第二互连层和第三互连层。半导体结构还包括与第一互连层和通孔轨道接触的多个互连结构。深通孔位于层间电介质中，并且该深通孔与第一互连层和第二互连层接触。半导体结构还包括形成在深通孔之上以及第二互连层和第三互连层之间的多个通孔。半导体结构还包括位于层间电介质上并且与第三互连层接触的电源输入/输出层。
在上述半导体结构中，其中，所述通孔轨道电耦合至所述多个后侧通孔。
在上述半导体结构中，还包括：附加互连层，位于所述第一互连层和所述第二互连层之间。
在上述半导体结构中，还包括：多个半导体器件，位于所述层间电介质中。
在上述半导体结构中，其中，所述深通孔的高宽比在20和30之间。
在一些实施例中，一种用于形成半导体结构的方法包括：在衬底的第一表面上沉积介电层，以及在该介电层中形成功率分配网络。形成功率分配网络包括沉积第一导电材料以形成第一导电线，其中第一导电材料与衬底的第一表面物理接触。形成功率分配网络还包括沉积第二导电材料以形成第二导线。该方法还包括在衬底中形成多个后侧通孔，其中，多个后侧通孔电耦合至第一导线。该方法还包括在衬底的第二表面上沉积通孔轨道，其中第一表面和第二表面彼此相对。该方法还包括在通孔轨道和衬底上沉积第一层间电介质，以及在第一层间电介质上沉积第二层间电介质。该方法还包括在第二层间电介质上沉积第三层间电介质，以及在第三层间电介质中形成第一互连层。该方法还包括蚀刻第一、第二和第三层间电介质以形成开口并且暴露第一互连层的部分。该方法还包括在开口中沉积导电材料以在第一、第二和第三层间电介质中形成多个深通孔，其中，多个深通孔连接至第一互连层并且电耦合至通孔轨道。该方法还包括在多个深通孔上和第三层间电介质中形成顶部互连层，其中，顶部互连层与多个深通孔接触。该方法还包括在第三层间电介质上形成与顶部互连层接触的电源输入/输出层。
在上述方法中，还包括将所述第一导线和所述第二导线分别连接至电源电压基准线和接地电压基准线。
在上述方法中，还包括在所述第一层间电介质中形成多个半导体器件。
在上述方法中，还包括在所述第一层间电介质中形成多个半导体器件，在所述第一互连层和所述多个半导体器件之间形成多个互连结构。
在上述方法中，还包括在所述第三层间电介质中以及所述第一互连层和所述顶部互连层之间形成第二互连层。
应当理解，详细描述部分而非公开部分的摘要旨在用于解释权利要求。如发明人所预期的，公开部分的摘要可以阐述本发明的一个或多个但不是所有可能的实施例，并且因此不旨在以任何方式限制从属权利要求。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
功率分配网络，包括：
第一导线；和
第二导线；
衬底，包括第一表面，其中，所述第一表面与所述功率分配网络接触；
多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；
通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；
第一层间电介质，位于所述通孔轨道上和所述衬底上；
第二层间电介质，位于所述第一层间电介质上；
第三层间电介质，位于所述第二层间电介质上；
第一互连层，位于所述第二层间电介质中；
顶部互连层，位于所述第三层电介质中；
多个深通孔，位于所述第三层间电介质中并且电耦合至所述通孔轨道，其中，所述多个深通孔连接至所述第一互连层和所述顶部互连层；以及
电源输入/输出层，位于所述第三层间电介质上并且与所述顶部互连层接触。
2.根据权利要求1所述的半导体结构，其中，所述第一导线和所述第二导线分别连接至电源电压基准线和接地电压基准线。
3.根据权利要求1所述的半导体结构，其中，所述多个后侧通孔与所述第一导线和所述通孔轨道物理接触。
4.根据权利要求1所述的半导体结构，其中，所述通孔轨道与所述衬底和所述多个后侧通孔的至少一个后侧通孔物理接触。
5.根据权利要求1所述的半导体结构，还包括：
多个导电结构，与所述第一互连层和所述通孔轨道接触，其中，所述多个导电结构形成在所述第一层间电介质和所述第二层间电介质中。
6.根据权利要求5所述的半导体结构，其中，所述多个导电结构包括分别位于所述第一层间电介质和所述第二层间电介质中的第一通孔和第二通孔。
7.根据权利要求6所述的半导体结构，还包括：
多个互连结构，位于所述第一互连层和多个半导体器件之间。
8.根据权利要求1所述的半导体结构，其中，所述多个深通孔的每个深通孔的高宽比在20和30之间。
9.一种半导体结构，包括：
功率分配网络，包括：
第一导线；和
第二导线；
衬底，包括第一表面，其中，所述第一表面与所述第一导线接触；
多个后侧通孔，位于所述衬底中并且电耦合至所述第一导线；
通孔轨道，形成在所述衬底的第二表面上，其中，所述第二表面位于所述第一表面的相对侧上；
层间电介质，位于所述衬底上；
第一互连层、第二互连层和第三互连层，位于所述层间电介质中并且位于彼此的顶部上；
多个互连结构，与所述第一互连层和所述通孔轨道接触；
深通孔，位于所述层间电介质中，其中，所述深通孔与所述第一互连层和所述第二互连层接触；
多个通孔，形成在所述深通孔之上以及所述第二互连层和所述第三互连层之间；以及
电源输入/输出层，位于所述层间电介质上并且与所述第三互连层接触。
10.一种用于形成半导体结构的方法，包括：
在衬底的第一表面上沉积介电层；
在所述介电层中形成功率分配网络，其中，形成所述功率分配网络包括：
沉积第一导电材料以形成第一导电线，其中，所述第一导电材料与所述衬底的所述第一表面物理接触；和
沉积第二导电材料以形成第二导线；
在所述衬底中形成多个后侧通孔，其中，所述多个后侧通孔电耦合至所述第一导线；
在所述衬底的第二表面上沉积通孔轨道，其中，所述第二表面位于所述第一表面的相对侧上；
在所述通孔轨道和所述衬底上沉积第一层间电介质；
在所述第一层间电介质上沉积第二层间电介质；
在所述第二层间电介质上沉积第三层间电介质；
在所述第三层间电介质中形成第一互连层；
蚀刻所述第一层间电介质、所述第二层间电介质和所述第三层间电介质以形成开口并且暴露所述第一互连层的部分；
在所述开口中沉积导电材料以在所述第一层间电介质、所述第二层间电介质和所述第三层间电介质中形成多个深通孔，其中，所述多个深通孔连接至所述第一互连层并且电耦合至所述通孔轨道；
在所述多个深通孔上和所述第三层间电介质中形成顶部互连层，其中，所述顶部互连层与所述多个深通孔接触；以及
在所述第三层间电介质上形成与所述顶部互连层接触的电源输入/输出层。
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