JPH04361559A - 集積回路用パッケージ - Google Patents
集積回路用パッケージInfo
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- JPH04361559A JPH04361559A JP3137734A JP13773491A JPH04361559A JP H04361559 A JPH04361559 A JP H04361559A JP 3137734 A JP3137734 A JP 3137734A JP 13773491 A JP13773491 A JP 13773491A JP H04361559 A JPH04361559 A JP H04361559A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
Landscapes
- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ポリイミドなど低誘電
率の絶縁膜と導体膜とからなる配線層を多数積層した多
層配線部を備えた集積回路用パッケージに関するもので
ある。
率の絶縁膜と導体膜とからなる配線層を多数積層した多
層配線部を備えた集積回路用パッケージに関するもので
ある。
【０００２】
【従来の技術】従来技術を、図３および図４を参照して
説明する。低誘電率の絶縁膜１０１ と導体膜１０２
とからなる配線層を多数積層した多層配線部１０３ を
備えた集積回路用パッケージ１０４ では、導体膜１０
２ を電源あるいはグランドと接続されたメッシュ状の
給電用導体膜１０２ａとしたものがある。このメッシュ
状の給電用導体膜１０２ａを備えた多層配線部１０３
には、給電用導体膜１０２ａと絶縁されて給電用導体膜
１０２ａを通り抜ける導体柱１０５ を備えたものがあ
る。導体柱１０５ には、給電用導体膜１０２ａの電位
とは異なった電位の電源あるいはグランドと接続される
給電用導体柱１０５ａと、信号の受け渡しを行う信号用
導体柱１０５ｂとからなる。そして、従来では、メッシ
ュ状の導体膜１０２ と導体柱１０５ との絶縁間隔に
ついては何等考慮されておらず、結果として、給電用導
体膜１０２ａと給電用導体柱１０５ａの絶縁間隔と、給
電用導体膜１０２ａと信号用導体柱１０５ｂの絶縁間隔
は、同じであった。
説明する。低誘電率の絶縁膜１０１ と導体膜１０２
とからなる配線層を多数積層した多層配線部１０３ を
備えた集積回路用パッケージ１０４ では、導体膜１０
２ を電源あるいはグランドと接続されたメッシュ状の
給電用導体膜１０２ａとしたものがある。このメッシュ
状の給電用導体膜１０２ａを備えた多層配線部１０３
には、給電用導体膜１０２ａと絶縁されて給電用導体膜
１０２ａを通り抜ける導体柱１０５ を備えたものがあ
る。導体柱１０５ には、給電用導体膜１０２ａの電位
とは異なった電位の電源あるいはグランドと接続される
給電用導体柱１０５ａと、信号の受け渡しを行う信号用
導体柱１０５ｂとからなる。そして、従来では、メッシ
ュ状の導体膜１０２ と導体柱１０５ との絶縁間隔に
ついては何等考慮されておらず、結果として、給電用導
体膜１０２ａと給電用導体柱１０５ａの絶縁間隔と、給
電用導体膜１０２ａと信号用導体柱１０５ｂの絶縁間隔
は、同じであった。
【０００３】
【発明が解決しようとする課題】多層配線部１０３ の
製造時に、給電用導体膜１０２ａと信号用導体柱１０５
ｂの絶縁間隔が保てず、ショートが発生すると、電気検
査でショートの発生箇所の特定が比較的容易であるため
、修復が可能となる。しかるに、多層配線部１０３ の
製造時に、給電用導体膜１０２ａと給電用導体柱１０５
ａの絶縁間隔が保てず、ショートが発生すると、その発
生可能性のある箇所は一般的に基板内に無数に多く存在
するため、電気検査でショートの発生箇所の特定が非常
に困難で、ショート箇所の修復ができず、多層配線部１
０３ が使用できなくなる。特に、ポリイミドなど低誘
電率の絶縁膜１０１ を用いた多層配線部１０３ は、
高速演算用に用いられるため、高密度化されており、メ
ッシュ状の導体膜１０２ と導体柱１０５ の絶縁間隔
が大変小さく、ショートの発生確率が高い。このため、
従来の多層配線部１０３ は、修復困難な不良品の発生
割合が高い問題点を備えていた。
製造時に、給電用導体膜１０２ａと信号用導体柱１０５
ｂの絶縁間隔が保てず、ショートが発生すると、電気検
査でショートの発生箇所の特定が比較的容易であるため
、修復が可能となる。しかるに、多層配線部１０３ の
製造時に、給電用導体膜１０２ａと給電用導体柱１０５
ａの絶縁間隔が保てず、ショートが発生すると、その発
生可能性のある箇所は一般的に基板内に無数に多く存在
するため、電気検査でショートの発生箇所の特定が非常
に困難で、ショート箇所の修復ができず、多層配線部１
０３ が使用できなくなる。特に、ポリイミドなど低誘
電率の絶縁膜１０１ を用いた多層配線部１０３ は、
高速演算用に用いられるため、高密度化されており、メ
ッシュ状の導体膜１０２ と導体柱１０５ の絶縁間隔
が大変小さく、ショートの発生確率が高い。このため、
従来の多層配線部１０３ は、修復困難な不良品の発生
割合が高い問題点を備えていた。
【０００４】
【発明の目的】本発明は、上記の事情に鑑みてなされた
もので、その目的は、給電用導体膜と給電用導体柱との
ショートの発生確率を減らし、修復困難な多層配線部の
発生割合を減らした集積回路用パッケージの提供にある
。
もので、その目的は、給電用導体膜と給電用導体柱との
ショートの発生確率を減らし、修復困難な多層配線部の
発生割合を減らした集積回路用パッケージの提供にある
。
【０００５】
【課題を解決するための手段】本発明の集積回路用パッ
ケージは、次の技術的手段を採用した。集積回路用パッ
ケージは、低誘電率の絶縁膜と導体膜とからなる配線層
を多数積層した多層配線部を備える。少なくとも１つの
導体膜はメッシュ状に設けられて、電源あるいはグラン
ドと接続されて給電用導体膜とされる。また、多層配線
部は、給電用導体膜と絶縁されて前記給電用導体膜を通
り抜けて設けられた導体柱を備える。この導体柱のうち
、少なくとも１つの導体柱が前記給電用導体膜の電位と
は異なった電位の電源あるいはグランドと接続される給
電用導体柱とされる。そして、前記給電用導体膜と前記
給電用導体柱との間隔は、前記給電用導体膜と前記給電
用導体柱とは異なった他の導体柱との間隔より、大きく
設けられる。
ケージは、次の技術的手段を採用した。集積回路用パッ
ケージは、低誘電率の絶縁膜と導体膜とからなる配線層
を多数積層した多層配線部を備える。少なくとも１つの
導体膜はメッシュ状に設けられて、電源あるいはグラン
ドと接続されて給電用導体膜とされる。また、多層配線
部は、給電用導体膜と絶縁されて前記給電用導体膜を通
り抜けて設けられた導体柱を備える。この導体柱のうち
、少なくとも１つの導体柱が前記給電用導体膜の電位と
は異なった電位の電源あるいはグランドと接続される給
電用導体柱とされる。そして、前記給電用導体膜と前記
給電用導体柱との間隔は、前記給電用導体膜と前記給電
用導体柱とは異なった他の導体柱との間隔より、大きく
設けられる。
【０００６】
【発明の作用および効果】給電用導体膜と給電用導体柱
との間隔を、給電用導体膜と給電用導体柱とは異なった
他の導体柱との間隔より、大きく設けることにより、給
電用導体膜と給電用導体柱とのショートの発生確率が、
給電用導体膜と給電用導体柱とは異なった他の導体柱と
のショートの発生確率より小さくなる。この結果、ショ
ートの発生箇所の特定が困難で、修復困難な多層配線部
の発生割合を減らすことができる。
との間隔を、給電用導体膜と給電用導体柱とは異なった
他の導体柱との間隔より、大きく設けることにより、給
電用導体膜と給電用導体柱とのショートの発生確率が、
給電用導体膜と給電用導体柱とは異なった他の導体柱と
のショートの発生確率より小さくなる。この結果、ショ
ートの発生箇所の特定が困難で、修復困難な多層配線部
の発生割合を減らすことができる。
【０００７】
【実施例】次に、本発明の集積回路用パッケージを、図
に示す一実施例に基づき説明する。 〔実施例の構成〕図１および図２は本発明の実施例を示
すもので、図１は集積回路用パッケージの断面図、図２
は多層配線部の要部断面図である。集積回路用パッケー
ジ１は、絶縁基板２と、この絶縁基板２の表面に形成さ
れた多層配線部３とを備え、この多層配線部３の表面に
集積回路（図示しない）を搭載するものである。
に示す一実施例に基づき説明する。 〔実施例の構成〕図１および図２は本発明の実施例を示
すもので、図１は集積回路用パッケージの断面図、図２
は多層配線部の要部断面図である。集積回路用パッケー
ジ１は、絶縁基板２と、この絶縁基板２の表面に形成さ
れた多層配線部３とを備え、この多層配線部３の表面に
集積回路（図示しない）を搭載するものである。
【０００８】絶縁基板２は、アルミナ、窒化アルミニウ
ム等の絶縁性材料よりなるセラミック基板である。具体
的には、アルミナを主原料として作成されたグリーンシ
ートを所定の形にプレス成形して、加湿雰囲気の水素炉
中で高温焼成して形成されている。なお、絶縁基板２は
、多層配線基板として設けたり、あるいは樹脂材料で設
けても良い。
ム等の絶縁性材料よりなるセラミック基板である。具体
的には、アルミナを主原料として作成されたグリーンシ
ートを所定の形にプレス成形して、加湿雰囲気の水素炉
中で高温焼成して形成されている。なお、絶縁基板２は
、多層配線基板として設けたり、あるいは樹脂材料で設
けても良い。
【０００９】多層配線部３は、低誘電率の絶縁材料（例
えばポリイミド樹脂）よりなる絶縁膜４と、導体膜５と
からなる配線層６を、多数積層したものである。多層配
線部３は、中間の配線層６にメッシュ状に形成された導
体膜５を備える。このメッシュ状の導体膜５は、電源に
接続される給電用導体膜７である。また、多層配線部３
には、給電用導体膜７と絶縁されて通り抜ける、あるい
は給電用導体膜７に接続される導体柱８を備える。給電
用導体膜７と絶縁されて通り抜ける導体柱８のうち、絶
縁基板２の表面に形成された導体膜５（グランド）に接
続される導体柱８は、給電用導体膜７の電位の異なった
電位とされる給電用導体柱９である。また、給電用導体
膜７と絶縁されて通り抜ける導体柱８のうち、給電用導
体柱９とは異なった他の導体柱８は、信号用導体柱１０
で、搭載される集積回路の信号の受渡しを行うものであ
る。
えばポリイミド樹脂）よりなる絶縁膜４と、導体膜５と
からなる配線層６を、多数積層したものである。多層配
線部３は、中間の配線層６にメッシュ状に形成された導
体膜５を備える。このメッシュ状の導体膜５は、電源に
接続される給電用導体膜７である。また、多層配線部３
には、給電用導体膜７と絶縁されて通り抜ける、あるい
は給電用導体膜７に接続される導体柱８を備える。給電
用導体膜７と絶縁されて通り抜ける導体柱８のうち、絶
縁基板２の表面に形成された導体膜５（グランド）に接
続される導体柱８は、給電用導体膜７の電位の異なった
電位とされる給電用導体柱９である。また、給電用導体
膜７と絶縁されて通り抜ける導体柱８のうち、給電用導
体柱９とは異なった他の導体柱８は、信号用導体柱１０
で、搭載される集積回路の信号の受渡しを行うものであ
る。
【００１０】給電用導体膜７と給電用導体柱９との絶縁
間隔ＧＥ （例えば４０〜５０μｍ）は、図２に示すよ
うに、給電用導体膜７と信号用導体柱１０との絶縁間隔
ＧＳ （例えば３０〜３５μｍ）より、大きく設けられ
ている。本実施例では、給電用導体膜７と給電用導体柱
９との絶縁間隔ＧＥを、給電用導体膜７と信号用導体柱
１０との絶縁間隔ＧＳ より大きくするために、給電用
導体柱９の周囲の給電用導体膜７を切り抜いている。
間隔ＧＥ （例えば４０〜５０μｍ）は、図２に示すよ
うに、給電用導体膜７と信号用導体柱１０との絶縁間隔
ＧＳ （例えば３０〜３５μｍ）より、大きく設けられ
ている。本実施例では、給電用導体膜７と給電用導体柱
９との絶縁間隔ＧＥを、給電用導体膜７と信号用導体柱
１０との絶縁間隔ＧＳ より大きくするために、給電用
導体柱９の周囲の給電用導体膜７を切り抜いている。
【００１１】次に、多層配線部３の製造方法を簡単に説
明する。まず、絶縁基板２の表面に導体膜５を形成する
。それには、電解メッキの下地となる導電性の下地膜（
例えば、Ｃｒの薄膜の表面にＣｕの薄膜を形成して２層
の金属膜）をスパッタリングにより形成する。この下地
膜の上にフォトレジストを塗布し、パターン感光を行っ
た後、現像処理によりグランド層が形成される部分のみ
、フォトレジストを除去する。次いで、フォトレジスト
が除去された部分に、電解メッキによって、Ｃｕや、Ｃ
ｕ−Ｎｉによるグランド層を形成する。次いで、フォト
レジストを塗布し、感光、現像処理を経て、導体柱８の
形成される一辺が２０〜２００μｍのビアホールを形成
する。続いて、電解メッキによって、ビアホール内にＣ
ｕによる導体柱８を形成する。そして、不要なフォトレ
ジストを除去した後、エッチング処理によって不要な下
地膜を除去する。以上の工程によって、グランド層に接
続された導体柱８が形成される。続いて、導体柱８を覆
うようにポリイミド樹脂を塗布し、硬化させる。硬化し
たポリイミド樹脂の表面を研磨し、導体柱８の頭部を露
出させる。この工程によって厚さ５〜５０μｍの絶縁膜
４が形成される。以上の工程で、まず１層目の配線層６
が形成される。そして、１層目の絶縁膜４の表面に、下
地膜をスパッタリングにより形成するなど、上記を繰り
返して、２層目の配線層６、３層目の配線層６と順次積
層し、多層配線部３を形成する。
明する。まず、絶縁基板２の表面に導体膜５を形成する
。それには、電解メッキの下地となる導電性の下地膜（
例えば、Ｃｒの薄膜の表面にＣｕの薄膜を形成して２層
の金属膜）をスパッタリングにより形成する。この下地
膜の上にフォトレジストを塗布し、パターン感光を行っ
た後、現像処理によりグランド層が形成される部分のみ
、フォトレジストを除去する。次いで、フォトレジスト
が除去された部分に、電解メッキによって、Ｃｕや、Ｃ
ｕ−Ｎｉによるグランド層を形成する。次いで、フォト
レジストを塗布し、感光、現像処理を経て、導体柱８の
形成される一辺が２０〜２００μｍのビアホールを形成
する。続いて、電解メッキによって、ビアホール内にＣ
ｕによる導体柱８を形成する。そして、不要なフォトレ
ジストを除去した後、エッチング処理によって不要な下
地膜を除去する。以上の工程によって、グランド層に接
続された導体柱８が形成される。続いて、導体柱８を覆
うようにポリイミド樹脂を塗布し、硬化させる。硬化し
たポリイミド樹脂の表面を研磨し、導体柱８の頭部を露
出させる。この工程によって厚さ５〜５０μｍの絶縁膜
４が形成される。以上の工程で、まず１層目の配線層６
が形成される。そして、１層目の絶縁膜４の表面に、下
地膜をスパッタリングにより形成するなど、上記を繰り
返して、２層目の配線層６、３層目の配線層６と順次積
層し、多層配線部３を形成する。
【００１２】〔実験例〕次に、種々の集積回路用パッケ
ージ１を作成して、給電用導体膜７と給電用導体柱９と
のショートの発生割合を確認した。実験に用いた集積回
路用パッケージ１の多層配線部３は、給電用導体膜７と
給電用導体柱９との絶縁間隔を変化させるとともに、形
成された全ての導体柱８を給電用導体柱９として、給電
用導体膜７と給電用導体柱９とのショートの発生割合を
確認した。なお、絶縁基板２は、厚さが３ｍｍ、一辺が
１００ｍｍの正方形を呈するものである。また、多層配
線部３は、厚さが２５μｍの絶縁膜４を４層、導体膜５
を５層積層して形成した、一辺が絶縁基板２と同じ１０
０ｍｍの正方形を呈したものである。なお、多層配線部
３は、９つのブロックに別れ、１つのブロックは７４×
７４の５４７４個の導体柱８（給電用導体柱９）を備え
るもので、各ブロックにおける全ての給電用導体柱９の
ショートの有無を調べた。その実験結果を、表１に示す
。
ージ１を作成して、給電用導体膜７と給電用導体柱９と
のショートの発生割合を確認した。実験に用いた集積回
路用パッケージ１の多層配線部３は、給電用導体膜７と
給電用導体柱９との絶縁間隔を変化させるとともに、形
成された全ての導体柱８を給電用導体柱９として、給電
用導体膜７と給電用導体柱９とのショートの発生割合を
確認した。なお、絶縁基板２は、厚さが３ｍｍ、一辺が
１００ｍｍの正方形を呈するものである。また、多層配
線部３は、厚さが２５μｍの絶縁膜４を４層、導体膜５
を５層積層して形成した、一辺が絶縁基板２と同じ１０
０ｍｍの正方形を呈したものである。なお、多層配線部
３は、９つのブロックに別れ、１つのブロックは７４×
７４の５４７４個の導体柱８（給電用導体柱９）を備え
るもので、各ブロックにおける全ての給電用導体柱９の
ショートの有無を調べた。その実験結果を、表１に示す
。
【００１３】
【表１】
【００１４】なお、表１に示すＰは給電用導体膜のメッ
シュのピッチ、Ｗは給電用導体膜のメッシュの幅、Ｖは
角柱形状を呈した導体柱の一辺の長さ、Ｇは給電用導体
膜と給電用導体柱との絶縁間隔を示す（図４参照）。
シュのピッチ、Ｗは給電用導体膜のメッシュの幅、Ｖは
角柱形状を呈した導体柱の一辺の長さ、Ｇは給電用導体
膜と給電用導体柱との絶縁間隔を示す（図４参照）。
【００１５】〔実施例の効果〕本実施例は、表１の実験
結果からも明らかなように、給電用導体柱９の周囲の給
電用導体膜７を切り抜き、給電用導体膜７と給電用導体
柱９との間隔を４０μｍ以上に設けることにより、給電
用導体膜７と給電用導体柱９とのショートの発生確率を
小さくすることができる。特に、給電用導体膜７と給電
用導体柱９との間隔を５０μｍ以上に設けることにより
、給電用導体膜７と給電用導体柱９とのショートの発生
確率を無くすことができる。以上のように、給電用導体
膜７と給電用導体柱９との間隔を４０μｍ以上に設ける
ことにより、ショートの発生箇所の特定が困難で、修復
困難な多層配線部３の発生割合を減らすとともに、集積
回路用パッケージ１の信頼性を向上させることができる
。
結果からも明らかなように、給電用導体柱９の周囲の給
電用導体膜７を切り抜き、給電用導体膜７と給電用導体
柱９との間隔を４０μｍ以上に設けることにより、給電
用導体膜７と給電用導体柱９とのショートの発生確率を
小さくすることができる。特に、給電用導体膜７と給電
用導体柱９との間隔を５０μｍ以上に設けることにより
、給電用導体膜７と給電用導体柱９とのショートの発生
確率を無くすことができる。以上のように、給電用導体
膜７と給電用導体柱９との間隔を４０μｍ以上に設ける
ことにより、ショートの発生箇所の特定が困難で、修復
困難な多層配線部３の発生割合を減らすとともに、集積
回路用パッケージ１の信頼性を向上させることができる
。
【図１】本実施例の集積回路用パッケージの断面図を示
す。
す。
【図２】本実施例の多層配線部の要部断面図を示す。
【図３】従来技術の集積回路用パッケージの断面図を示
す。
す。
【図４】従来技術の多層配線部の要部断面図を示す。
１ 集積回路用パッケージ
３ 多層配線部
４ 絶縁膜
５ 導体膜
６ 配線層
７ 給電用導体膜
８ 導体柱
９ 給電用導体柱
１０ 信号用導体柱（給電用導体柱とは異なった他の
導体柱）
導体柱）
Claims (1)
- 【請求項１】 低誘電率の絶縁膜と導体膜とからなる
配線層を多数積層した多層配線部を備えた集積回路用パ
ッケージであって、少なくとも１つの導体膜がメッシュ
状に設けられて、電源あるいはグランドと接続されて給
電用導体膜とされるとともに、この給電用導体膜と絶縁
されて前記給電用導体膜を通り抜けて設けられた導体柱
を備え、この導体柱のうち、少なくとも１つの導体柱が
前記給電用導体膜の電位とは異なった電位の電源あるい
はグランドと接続される給電用導体柱とされ、前記給電
用導体膜と前記給電用導体柱との間隔は、前記給電用導
体膜と前記給電用導体柱とは異なった他の導体柱との間
隔より、大きく設けられたことを特徴とする集積回路用
パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137734A JPH04361559A (ja) | 1991-06-10 | 1991-06-10 | 集積回路用パッケージ |
| US07/895,990 US5721453A (en) | 1991-06-10 | 1992-06-08 | Integrated circuit package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137734A JPH04361559A (ja) | 1991-06-10 | 1991-06-10 | 集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361559A true JPH04361559A (ja) | 1992-12-15 |
Family
ID=15205586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137734A Pending JPH04361559A (ja) | 1991-06-10 | 1991-06-10 | 集積回路用パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721453A (ja) |
| JP (1) | JPH04361559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19781846B4 (de) * | 1996-06-24 | 2005-03-31 | Intel Corporation, Santa Clara | Schaltungsgehäuse, insbesondere Flip-Chip- oder C4-Gehäuse mit Stromversorgungs- und Masseebenen |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-06-10 JP JP3137734A patent/JPH04361559A/ja active Pending
-
1992
- 1992-06-08 US US07/895,990 patent/US5721453A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5721453A (en) | 1998-02-24 |
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