KR20010071080A - 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법 - Google Patents

고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법 Download PDF

Info

Publication number
KR20010071080A
KR20010071080A KR1020017001335A KR20017001335A KR20010071080A KR 20010071080 A KR20010071080 A KR 20010071080A KR 1020017001335 A KR1020017001335 A KR 1020017001335A KR 20017001335 A KR20017001335 A KR 20017001335A KR 20010071080 A KR20010071080 A KR 20010071080A
Authority
KR
South Korea
Prior art keywords
thin film
conductive layer
layer
patterned
dielectric layer
Prior art date
Application number
KR1020017001335A
Other languages
English (en)
Other versions
KR100476117B1 (ko
Inventor
스콧 엠. 웨스트브룩
얀 아이. 스트랜드버그
Original Assignee
씨. 스코트 클리크
클리크 앤드 소파 홀딩스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 씨. 스코트 클리크, 클리크 앤드 소파 홀딩스 인코포레이티드 filed Critical 씨. 스코트 클리크
Publication of KR20010071080A publication Critical patent/KR20010071080A/ko
Application granted granted Critical
Publication of KR100476117B1 publication Critical patent/KR100476117B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0756—Uses of liquids, e.g. rinsing, coating, dissolving
    • H05K2203/0759—Forming a polymer layer by liquid coating, e.g. a non-metallic protective coating or an organic bonding layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

본 발명은 도전층(6) 및 패턴화된 도전층 상에 그리고 도선(6)의 에지들(16) 사이에 형성된 유전층(2)의 경계를 형성하는 에지(16)를 가지는 다중 도선(6)을 포함하는 기판 상부면 상에 형성된 제 1의 패턴화된 도전층을 가지는 고밀도 상호접속 인쇄배선기판(40)을 형성하는 방법에 관한 것이다. 상기 방법은 유전층(2) 상에 박막 도전층(4)을 형성하는 단계 및 박막 도전층(4)을 패턴화하는 단계를 포함하며 패턴화 단계 후에, 박막 도전층(4)은 도선(6)의 각각의 에지(16) 상에 배치된다. 바람직한 실시예에서, 박막 도전층(4)이 패턴화되며, 패턴화 단계 후에, 상기 도전층은 적어도 10 미크론까지 도선(6)의 에지(16) 상에 배치된다. 본 발명의 다른 측면에 있어서, 고밀도 상호접속 공통 회로기판(80) 상에 증착된 박막 빌드-업층을 강화하는 방법이 기술되었다. 이 측면에 따르면, 대략 10% 미만의 팽창 계수를 가지는 광-제한 박막 유전층(5)은 패턴화된 도전층(6) 상에 형성되고 박막 도전층(4)은 광-제한 박막 유전층(5) 상에 형성된다. 그 다음으로 박막 도전층이 패턴화되어 다수의 신호선(18) 및 다수의 띠빙선(10)을 포함하며 상기 띠빙선(10)은 비균일한 간격의 신호선(18) 사이에 배치되어 신호선(18) 및 띠빙선(10)의 균일한 결합 패턴을 제공한다.

Description

고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의 응력을 제어하는 방법 {A METHOD FOR CONTROLLING STRESS IN THIN FILM LAYERS DEPOSITED OVER A HIGH DENSITY INTERCONNECT COMMON CIRCUIT BASE}
반도체 산업에서는 계속해서 더욱 복잡하고 더욱 높은 밀도를 가지는 집적회로를 생산하고 있다. 이 집적회로 중 일부는 더욱 복잡해져서 회로 칩상의 입력/출력 패드의 수가 증가되는 결과를 가져온다. 동시에, 칩의 밀도 증가로 인해 입력/출력 패드의 피치가 감소한다. 이 2가지 추세의 결합으로 인해 외측과 연결되고 칩들을 다른 집적회로 디바이스에 상호접속하는 패키지에 칩들을 접속할 필요가 있는 커넥터 핀의 배선 밀도가 상당히 증가되었다.
하나 이상의 집적회로와 해당 컴포넌트를 상호접속하는 여러 기술들이 개발되었다. 상기 기술 중 하나는 집적회로가 종종 MCM-L 또는 적층 MCM이라고도 하는 쿼드 플랫 패키지(QFP)등의 표면 실장 디바이스에서 패키징되는 주기동안 널리 사용된 대표적인 인쇄배선기판(PWB)에 기초한다. PWB 기술은 일반적으로 구리를 사용하며 구성 블록으로서 유전물질의 하부적층을 절연하여 요구되는 상호접속 구조를 형성한다. MCM-L 기술로 하부적층 상에 구리 도전패턴을 형성하는 공정은 일반적으로 구리층위에 포토레지스트 건식막을 형성하고, 패턴화하며 상기 포토레지스트를 현상하여 적절한 마스크를 형성하며 선택적으로 원하지 않는 구리를 에칭함으로써, 원하는 패턴화된 도전층을 남기는 단계를 포함한다.
MCM-L 기술에서 사용되는 기판은 효율성을 제공하는 대형 패널로 제조되어 제조 비용을 낮출 수 있다. 이 기술에서 일반적으로 사용되는 상호접속 방법은 비교적 우수한 수행 특성을 갖는데, 이는 구리 및 저 유전상수(예를 들어, 4.0 이하) 때문이다. 그러나, 인쇄배선기판 분야는 패드 밀도에 관한 반도체 제조의 발전에 뒤처져있다. 따라서, 반도체 제조와 상호접속 인쇄배선기판 제조 사이에는 제조 능력의 차가 있다.
일부 애플리케이션에서는, 2개 이상의 적층 조각이 함께 적층되어 최종 구조를 형성한다. 기계적으로 천공된 후에 도금된 스루홀을 통해서 적층막이 상호접속될 수 있다. 상기 천공 공정은 비교적 느리고 많은 비용이 필요하며 대형 기판 공간이 필요할 수도 있다. 상호접속 패드의 수가 증가함에 따라, 증가된 수의 신호층이 종종 사용되어 상호접속 구조를 형성한다. 이러한 제한으로 인해, 통상적인 인쇄배선기판 기술은 고밀도의 집적회로 패키징 및 보조기판 제조시 일부 애플리케이션을 위해 다수의 금속층(예를 들어, 8개의 층 이상)이 필요하다. 이러한 정황으로 상당수의 층들의 비용은 증가하고 전기적 성능은 감소한다. 또한, 패드의 크기는 이러한 기술로는 소정의 어떠한 층상의 배선 밀도도 제한된다. 따라서, MCM-L 기술은 일부 애플리케이션에 대해 사용될 수 있지만, 다른 애플리케이션에서 요구되는 접속 밀도를 제공할 수는 없다.
MCM-L 기술의 상호접속 밀도를 향상시키기 위해서는, 다중층 빌드-업이라는 개선된 인쇄배선기판 기술이 개발되었다. 이 기술에 있어서 통상적인 인쇄배선기판 코어는 시작점이다. 표준 천공 및 도금 기술은 코어내에 도금된 스루홀을 형성한다. 기본 코어로부터 이 빌드-업 방법은 많은 변형을 가진다. 일반적으로 대략 50 미크론 두께의 유전층은 통상적으로 제조된 인쇄배선기판의 상부 및 하부 주면 모두에 적층된다. 레이저 제거, 포토마스크/플라즈마 에칭, 또는 다른 공지된 방법에 의해 빌드-업층에 비아들이 형성된다. 다음으로 무전극 살포(seeding) 단계가 상부 및 하부면 모두를 금속화하는 패널 도금 단계 이전에 행해진다. 다음으로 마스킹 및 습식에칭 단계를 통해 적층된 유전층 위에 원하는 도전 패턴이 형성된다.
이 기술은 표준 MCM-L 기술하에서 빌드-업층이 없이 밀도에 대한 상당한 개선점을 제공하지만, 상기 빌드-업 기판은 개발중인 고밀도 패키징 및 보조 기판 요건을 충족시키기 위해서 다중층이 필요하다. 따라서 이 기술은 여전히 제한된 조건을 가진다.
고밀도 상호접속 애플리케이션을 패키징하는데 사용되는 다른 통상적인 방법은 코파이어 세라믹 기판을 사용한다. 이 기술은 종종 MCM-C, 코파이어 세라믹 MCM 및 후막 MCM 기술이라고 한다. 기본적으로, MCM-C 기술은 세라믹 혼합물을 시트로 롤링하고, 시트를 건조시키며, 비아를 천공하며, 세라믹 표면상의 경로 패턴을 나타내는 금속 패이스트로 이루어진 롤링된 시트를 스크린하며, 모든 층을 함께 스태킹하고 적층한 후에, 고온(예를 들어, 850℃ 이상)으로 코파이어링하여 원하는 상호접속을 달성하는 단계를 포함한다.
MCM-C 구성은 고밀도 및 고신뢰성 제품의 포괄적으로 사용되며 고밀도 상호접속 패키지의 견고함은 비용에 대한 중요성보다 우선한다. 세라믹에서 밀봉부를 형성할 수 있는 능력은 통상적인 인쇄배선기판 기술로 내구성이 없는 환경을 견딜 수 있는 능력을 향상시킨다. 이 기술은 고밀도 패키징 애플리케이션(예를 들어, 1000 패드 이상)에 대해 가능하지만, 높은 비용이 요구된다. 또한, 신호 전파 시간과 같은 성능 특성은 세라믹 물질의 상대적으로 고유전상수(예를 들어, 5.0에서 9.0 사이)에 의해 영향을 받는다. MCM-C 기술은 MCM-L 기술보다 높은 접속 밀도를 제공하지만, 현재의 고밀도 상호접속 애플리케이션의 일부에 요구되는 접속 밀도를 제공할 수는 없다.
고밀도 상호접속 및 패키징 산업은 이러한 고밀도 상호접속 애플리케이션을어드레싱하도록 바뀐 제 3 방법은 박막 증착 기술을 이용한다. 이것은 종종 증착된 적층 또는 광역 센스에서의 MCM 기술을 사용하며 종종 MCM-D 또는 MCM 증착 기술이라고도 한다. 상기 MCM-D 기술은 공통회로기판 상에 박막 도전경로를 형성하고 패턴화하는 단계를 포함한다.
일부 애플리케이션에서, 상기 MCM-D 기술은 공통 기판으로서 그리고 고밀도 및 저비용의 상호접속 요건을 충족시키는 시작점으로서, 인쇄배선기판 상에 통상적인 빌드-업 다중층을 사용하거나 사용하지 않고, 저비용, 대영역의 인쇄배선기판을 사용한다. 상기 대형 기판은 40 센티미터×40 센티미터 이상의 표면적을 가질 수 있으며, 이에 의해 생산 비용을 낮추는 효율성을 제공한다. 통상적인 대형 인쇄배선기판 기술 및 개선된 박막 증착 기술에서의 이 결합은 이전에 논의된 MCM-L 및 MCM-C 기술과 비교하여 상당한 경제적 이점 및 밀도의 향상을 나타낸다.
MCM-D 기술의 중요한 한가지 특징은 공통회로기판의 일 측면에서만 박막 공정을 이용하여 고밀도 상호접속 기판을 형성한다는 것이다. 고밀도 상호접속은 박막층을 선택적으로 증착하고 절연하며 도전화함으로써 형성된다. 이러한 여러 증착층의 총 두께는 통상적인 단일 빌드-업층의 두께보다 작다. 이것은 기판의 휨을 방지하기 위해 상부 및 하부 상에 모두 빌드-업층의 균형을 맞출 필요성을 배제시킨다.
MCM-D 공정은 우선 공통회로기판의 상부면 상에 절연 유전물질층을 형성하고, 유전층 위에 도전물질을 증착하며, 도전물질에 회로 패턴을 형성한 후에, 절연 및 도전층을 증착하는 단계를 포함한다. 이렇게 형성된 여러 층은 습식 화학 에칭, 노광 및 현상 또는 레이저 제거등의 공지된 다양한 기술을 이용하여 구현된 비아를 통해서 접속된다. 이 방법에서 3차원의 증착된 적층 구조는 고밀도 상호접속 패턴이 작은 물리적 영역에서 제조될 수 있게하여 달성된다.
MCM-D 기술의 분명한 이점에도 불구하고, 증착된 박막층이 적절하게 수행되지 않으면 결함 모드 및 성능 제한의 결과를 초래할 수 있는 잠재적인 문제점이 있다. 인쇄배선기판 표면상에 증착된 박막층을 수행하는데 있어서의 한 가지 중요한 측면은 프로세싱과 운용을 통해서 발생되는 기계적 응력의 제어이다. 이러한 응력을 제어하는 열쇠는 기판 및 박막 빌드-업층 모두에 물질의 열적 특성차를 인식하여 기계적 응력에 견딜 수 있는 제조 방법 및 고밀도로 증착된 빌드-업층 구조를 제공하는 것이다.
일부 MCM-D 애플리케이션에서 선택 유전물질(예를 들어, 100만분의 50 내지 70 사이의 CTE)과 선택 금속물질(예를 들어, 100만분의 16 내지 17 사이의 CTE) 사이의 열팽창 계수(CTE)의 차는 크래킹 및 결합의 소스일 수 있는 응력을 발생시킨다. 응력이 모두 제거될 수는 없지만, 적절한 박막 구조 설계를 통해서, 응력을 제어하거나 상기 응력에 의해 다르게 형성될 수 있는 악영향을 적어도 최소화하는 것이 중요하다.
본 발명은 박막 증착 기술을 이용하여 통상적인 인쇄배선기판 상에 고밀도의 상호접속부를 형성하는 방법에 관한 것이다. 특히, 본 발명은 도전 및 절연층의 경계에서 축적된 응력의 영향을 감소시키는 방법에 관한 것이다. 본 발명의 방법은 통상적인 빌드-업층(예를 들어, 상부 빌드-업층의 응력을 균일하게 맞추도록 기판 하부면 상에 증착된 대응 유전층을 가지며, 통상적으로 기판 제조장치에 의해, 완성된 인쇄배선기판의 상부면 상에 증착된 평탄화된 유전층)을 구비해서 또는 구비하지 않고 사용될 수 있으며 단일칩, 다중칩 및 레지스터와 캐패시터 같은 보조 소자를 패키징하는 고밀도 집접회로에 대해 사용될 수 있다. 본 발명의 방법은 패키징된 디바이스를 운반하는 고밀도 보조기판 상에 상호접속부를 형성하는데에도 사용될 수 있다.
도 1a는 통상적인 단일층의 인쇄배선기판의 단순 단면도이다.
도 1b는 도금된 스루홀을 가지는 통상적인 4개층의 인쇄배선기판의 단순 단면도이다.
도 2는 단일의 금속화 빌드-업층을 가진 통상적인 4개층의 인쇄배선기판의 단순 단면도이다.
도 3a는 본 발명의 이점이 없는 4개층의 인쇄배선기판 상에 형성된 2개의 박막 도전층의 단순 단면도이다.
도 3b는 도 3a에서 도시된 구조의 상세 단면도이다.
도 4a는 본 발명의 이점을 가진 4개층의 인쇄배선기판 상에 형성된 2개의 박막 도전층의 단순 단면도이다.
도 4b는 도 3b에서 도시된 구조의 상세 단면도이다.
도 5a 및 5b는 본 발명의 이점이 없는 통상적으로 증착된 박막 빌드-업층 구조의 같은 크기의 단면도이다.
도 6a 및 6b는 본 발명의 이점을 가진 통상적으로 증착된 박막 빌드-업층 구조의 같은 크기의 단면도이다.
도 7은 본 발명의 방법에 대한 흐름도이다.
본 발명은 유전물질과 고밀도 상호접속된 박막 증착층 사이의 열팽창 계수차에 의해 발생된 상기 기계적 응력을 제어하는 문제에 대한 해결책을 제공한다. 따라서, 본 발명은 이러한 응력으로 발생한 크랙을 최소화할 수 있으며 현재의 고밀도 상호접속 애플리케이션의 필요성을 충족할 수 있는 경제적인 공정으로 제공된다.
본 발명의 방법에 따르면, 인쇄배선기판 기초 표면의 비교적 거친 금속 구조상에 증착되는 초기의 증착 박막 빌드-업 도전층에서 금속량을 상당히 증가시키는 구조를 형성하는 설계 공정이 사용된다. 금속량의 증가는 초기의 도전층으로서 금속 접지판을 사용함으로써 성립된다. 이 금속 접지판은 신호를 접지판층을 통해서 판의 상부 및 하부의 도전층까지 통과시키는 개구 내에 아일랜드를 가지는 개구를 기본적으로 제외하는 인쇄배선기판의 거의 전체 표면까지 연장된다. 따라서, 효과적으로, 초기 박막 도전층에서의 도전 패턴을 형성하는 공정 단계에서 정상적으로 에칭될 금속이 대신 남게되고, 이에 의해 이 초기층의 금속량이 증가된다. 초기의 증착된 박막 도전층의 금속량을 증가시킴으로써, 상기 층은 기계적으로 강화되어, 발생된 어떠한 응력 효과도 최소화한다. 이 강화 부재는 또한 기본적인 대형 인쇄배선기판 구조를 쉐도잉함으로써 증착된 박막층에 기계적 차단물을 제공한다. 상기 쉐도잉은 배치된 층에서 크랙이 전달되는 것을 방지한다. 제 2 박막 금속층( 및 일부 일시예에서는 제 3 또는 그 이상의 박막층)이 접지판 상에 증착되어 원하는 신호 패턴을 형성한다.
일 실시예에서, 본 발명의 방법은 기판 상부면 상에 형성된 제 1의 패턴화된 도전층을 가지는 고밀도 상호접속 인쇄배선기판 상에 증가된 강도를 가진 박막 상호접속 구조를 형성한다. 제 1의 패턴화된 도전층은 도선의 경계를 형성하는 에지를 가지는 다중 도선을 포함한다. 인쇄배선기판은 또한 유전층을 포함하는데, 패턴화된 도전층 위에 그리고 도선의 에지 사이에 형성된 박막 유전층 또는 통상적인 빌드-업 유전층 중 하나이다. 본 발명의 방법에 대한 이러한 실시예는 유전층 상에 박막 도전층을 형성하고, 박막 도전층을 패턴화함으로써 상기 기판 상에 형성된 박막 상호접속 구조의 강도를 증가시키며, 패턴화 단계 후에, 박막 도전층은 도선의 각 에지 상에 배치된다. 바람직한 실시예에서, 박막 도전층이 패턴화되며, 패턴화 단계 후에, 상기 층은 적어도 10 미크론까지 도선의 에지 상에 배치된다.
본 발명의 다른 실시예에서, 고밀도 상호접속 공통회로기판 상에 증착된 박막 유전층을 강화시키는 방법이 제공된다. 이 실시예에서, 대략 10% 미만의 팽창 계수를 가지는 포토-제한 박막 유전층이 패턴화된 도전층 상에 형성되며, 박막 도전층은 포토-제한 박막 유전층 상에 형성된다. 다음으로 박막 도전층은 다수의 신호선 및 다수의 띠빙선(thieving)을 포함하도록 패턴화되며, 띠빙선은 비균일하게 간격진 신호선 사이에 배치되어 균일하게 결합된 패턴의 신호선 및 띠빙선을 제공한다. 띠빙선은 박막 유전층에 대해 보강용 강철봉 효과를 가져 층을 강화하며 따라서, 연속 제조 단계 및 동작 동안 기계적 응력에 견디는 능력이 증가되게 된다.
본 발명의 장치에 대한 바람직한 실시예에서, 본 발명은 기판 상부면 상에 형성된 제 1의 패턴화된 도전층을 가지는 고밀도로 상호접속되는 인쇄배선기판을 포함한다. 제 1의 패턴화된 도전층은 도선의 경계를 형성하는 에지를 가지는 다수의 도선을 포함한다. 평탄화된 유전층은 제 1의 패턴화된 도전층 상에 그리고 도선의 에지 사이에 형성되며 박막 접지판층은 평탄화된 유전층 상에 형성된다. 박막 접지판층은 도선의 에지에 배치되어 도선의 에지 주위에 형성되는 크랙이 접지판층 상에서 전달되는 것을 방지하는 차단물을 형성한다.
본 발명의 장치에 대한 더욱 바람직한 실시예에서, 대략 10% 미만의 팽창 계수를 가지는 박막 유전층이 박막 접지판층 상에 형성되며, 박막 신호층은 박막 유전층 상에 형성된다. 박막 신호층은 다중 신호선 및 다중 띠빙선을 포함하며 띠빙선은 비균일하게 간격진 신호선 사이에 배치되어 균일하게 결합된 패턴의 신호선 및 띠빙선을 제공한다.
본 발명의 상기 및 다른 실시예와 이점 및 특성은 아래의 설명과 첨부된 도면과 함께 더욱 상세히 논의될 것이다.
도 1a는 고밀도의 적층 인쇄배선기판(10)의 단순 단면도이다. 적층 기판은 NEMA FR4 또는 FR5 에폭시 합성수지와 같은 절연물질(14)을 가진 단일층으로부터 형성되며 상부 및 하부면에 각각 적층된 구리시트(12, 16)를 가진다. 원하는 도전패턴(18)은 예를 들어, 포토리소그라피에 의해 구리로 전이되며, 다음으로 기판은 습식 화학 에칭시 원치 않는 구리를 제거하여, 원하는 회로 패턴이 남도록 배치된다. 회로 패턴을 가지는 이러한 다수의 하위 적층부는 도 1b에서 도시되는 바와 같이 다중층 인쇄배선기판을 형성함과 동시에 적층될 수 있다.
도 1b는 본 발명을 이용할 수 있는 4개층의 인쇄배선기판(15)의 단순 단면도이다. 기판(15)은 3개의 하위 적층 기판층(14a, 14b, 14c)을 포함한다. 층(14b)은 상부 및 하부 도전층(7, 7')을 가지지만, 층(14a)은 상부 도전층(6)을 포함하고 층(14c)은 하부 도전층(6')을 포함한다. 내부 도전층(7, 7')은 전원 및 접지면에 대해 사용되며 견고성을 가진다. 도금된 스루홀(통상적으로 물질(26), 예를 들어 절연 또는 도전성 에폭시로 충전된다)은 기판(15)의 상부 및 하부면 상의 도전층 사이에 접속부를 형성하지만, 매입된 스루홀(도시되지 않음)은 내부층(7, 7')에 그리고 그 사이에 접속부를 형성한다. 도전층(7, 7', 6, 6')으로 도시된 기판(15)과 같은 4개층의 기판은 International Business Machines Corporation(IBM)과 Micro Via Corporation등의 기판 제조업체에서 구입 가능하다.
도 2에서는 MCM-D 기술을 이용하여 도 1b의 기판(15)과 유사한 4개층의 인쇄배선기판 상에 형성된 통상적인 고밀도 상호접속 구조(20)가 도시된다. 고밀도 상호접속 구조는 평탄화 유전층(2)(통상적인 빌드-업층 또는 박막층 중 어느 하나), 박막 금속화층(4)(예를 들어, 크롬/구리 스택층), 및 박막 유전 패시베이션층(5)을 포함한다. 도 2에 도시된 여러 층의 두께는 크기가 도시되지 않는 것을 아는 것이 중요하다. 일반적인, 예시적 애플리케이션에서, 금속화층(7, 7')의 두께는 대략 35 미크론이고 금속화층(6, 6')의 두께는 대략 20 미크론이다. 반대로, 동일한 예시적 애플리케이션에서, 평탄화 유전층(2)의 두께는 45 내지 50 미크론이며, 박막 증착 금속화층(4)의 두께는 대략 5 미크론이며, 박막 증착 패시베이션층(5)의 두께는 10 내지 12 미크론이다. 당업자는 도 2에서 도시된 각 층의 실제 두께가 변할 수 있다는 것을 인식할 것이다.
상호접속부 또는 비아(12')는 사용된 유전물질에 의존하는 노광 및 현상 사이클, 레이저 제거 또는 플라즈마 에칭에 의해 금속 구조(6, 4) 사이에 형성된다. 패시베이션층(5) 상부의 접촉 패드(12)는 당업자에게 공지된 예를 들어, 배선 결합 또는 플립 칩 기술에 의해 기판(20)에 전기 접속될 수 있는 집적회로소자에 대한 고밀도 땜납 접속 패드를 제공한다. 전기 접속부는 충전된 도금 스루홀(3)을 통과하여 형성되며, 상기 스루홀은 금속 코팅될 수도 있고 아닐 수도 있으며 패드(37)에 접속되어, 4개층의 기판(20)의 하부면의 다음 레벨에 접속되는 저밀도 땜납 접속 패드를 제공한다.
전술한 본 발명의 배경설명에서 논의된 바와 같이, 도 2에서 도시된 기판과 같은 적층 인쇄배선기판 상에 형성된 박막층에 기계적 응력이 가해진다. 물리적 처리 및 동작시 그리고 제조 공정시 발생하는 열적 변화를 포함하는 다수의 기계적 응력 소스가 존재한다. 물리적 처리와 관련된 응력은 적절한 공정 설계, 운용자 훈련 및 적절한 장치 설계를 통해서 실질적으로 제거될 수 있다. 그러나, 열적 응력은 열팽창 계수차에 의해 여러 층의 상이한 팽창과 관련된다. 이 응력은 금속 구조가 비교적 큰 유전 영역으로 둘러싸여, 유전체가 분열될 수 있게 하는데 초점이 맞추어진다.
상기 응력에 견디는 물질의 능력은 물질의 신장 비율로서 나타내질 수 있다, 즉, 물질의 양은 크래킹 전에 늘어날 수 있다. 일부 박막 상호접속 구조에서 사용된 물질은 비교적 높은 신장 비율을 가져 이러한 기계적 응력에 덜 민감하다. 예를 들어, 폴리이미드막은 통상적으로 약 30%의 신장 비율을 가져 다른 막보다 이러한 응력에 아주 미미하게 손상된다. 폴리이미드막은 상업적으로 이용 가능한 다수의 MCM-D 애플리케이션에서 사용되지만, 상기 막은 다른 애플리케이션에 대해서는 덜 이상적이다. 예를 들어, 본 발명의 바람직한 실시예는 포토-제한 유전층을 도 2의 층(2, 5)으로서 사용한다. 폴리이미드 물질은 포토-형성가능하지 않아서 본 발명의 바람직한 실시예에서 사용될 수 없다. 대신에, 본 발명은 바람직하게 니뽄 스틸 케미컬(Nippon Steel Chemical) V-259PA(이하 "니뽄 스틸"이라 칭함) 또는Ciba Probimer등의 포토-제한 물질을 사용한다. 이러한 각각의 물질은 30%에 훨씬 못 미치며 보통 10% 미만인 신장 비율을 가진다. 실제로, 니뽄 스틸은 대략 2.3%의 신장 비율을 가진다.
따라서, 본 발명자에서는 박막 상호접속 인쇄배선기판에서 비교적 낮은 신장 비율을 가진 물질을 사용할 때 기계적 응력을 제어하는 것이 적절한 기능을 하는 기판 제조에 중요할 수 있는 것으로 결정되었다. 따라서, 본 발명에서는 2개의 분리된, 그러나 결합 가능한, 상기 응력에 대해 증착된 박막 유전층을 강화하는 방법과 응력을 감소시키는 방법이 개발되었다.
이 방법 중 제 1 방법을 설명하기 위해, 응력을 제어하기 위해 본 발명의 방법을 사용하지 않는 PWB 기판(30)을 도시한 도 3a 및 3b와, 응력을 제어하기 위해 본 발명의 방법을 사용한 PWB 기판(40)을 도시한 도 4a 및 4b가 참고된다.
도 3a는 본 발명의 구조를 포함하지 않는, 도 2에 도시된 기판(20)과 같은 PWB 기판(30)의 상부면 상에 형성된 2개의 증착된 박막 도전층(4, 4')의 단면도이다. 도 3a에서, PWB 기판(20)은 각각 상부 및 하부면 상의 구리 클래드 도전층(6, 6')(대략 20 미크론의 두께) 및 2개의 내부 도전층(7, 7')(대략 35 미크론의 두께)을 포함한다. 유전물질(8)은 통상적으로 NEMA FR4 합성수지 에폭시와 같은 에폭시 합성수지이다. 평탄화 유전층(2)은 인쇄배선기판 상의 상승부(6)의 상부에 대략 10-20 미크론의 두께가 적용되며 공동 양도되고 동시 출원된 공동 발명자, David J. Chazan, Ted T. Chen, Todd S. Kaplan, James L. Lykins, Michael P. Skinner 및 Jan I. Strandberg에 의한 "AN IMPROVED METHOD OF PLANARIZING THIN FILMLAYERS DEPOSITED OVER A COMMON CIRCUIT BASE"라는 미국 특허출원건에 개시된 방법에 따라 증착될 수 있다. 제 1 금속화층(4)은 층(2) 상에 증착된다. 제 1 금속화층(4)의 목적은 접지 기준판 기능을 하는 것이다. 제 2 유전층(5)은 대략 10 미크론의 두께로 코팅된다. 다음으로 신호 금속화층(4')이 증착되고 패턴화되며 최종 유전층(5)이 보호용도로 금속 상에 증착된다.
증착된 박막 빌드-업층에서의 내부 비아(12')는 습식 화학 에칭 또는 레이저 제거 중 어느 하나에 의해 형성된다. 증착된 박막 빌드-업층에서의 신호경로(4, 4') 및 인쇄배선기판 표면 상의 신호경로(6)는 패턴 마스크, 노광 및 에칭 단계를 이용하여 형성된다.
도 3a의 중요한 구조적 특징 중 한 가지가 화살표(A)에 의해 식별된다. 도금된 스루홀(3)에 대해 수직 상방으로 연장된 영역에서는 제 2 금속화층(4')까지 보여진 구리 구조는 없다. 본 발명에서는 이러한 영역이 크랙에 더욱 손상되기 쉬운 유전층에서의 약점이며 따라서 다른 영역과는 다른 기계적 응력으로 인해 결함이 형성되는 것이 발견된다.
도면에서의 구조의 크기가 도시되지 않는다는 것을 아는 것이 중요하다. 증착된 박막 빌드-업층의 금속화 구조는 인쇄배선기판(30) 표면 상의 금속 구조보다 훨씬 약하다. 예시적인 애플리케이션에서, 증착된 박막 빌드-업층의 금속화 구조의 두께는 5 내지 10 미크론 범위인 반면에, 인쇄배선기판 표면의 도전 구조의 두께는 20-40 미크론의 범위이다.
도 3b는 도 3a의 제 1 증착된 박막 빌드-업층의 상세도이다. 이것은 인쇄배선기판(40)의 비교적 거친 구조, 예를 들어 도금된 스루홀(3)과 박막 빌드-업층(4)의 미세 구조 사이의 치수 차로 인해 금속 도체를 전혀 포함하지 않는 커다란 유전체(9) 영역이 남게된다는 것을 나타낸다. 일반적으로, 물질에서의 축적된 응력은 이 물질이 제조되는 온도에서 최소이다. 따라서, 제조시, 예를 들어 유전체가 보수 온도일 때, 도전물질 유전물질은 안정한 물리적 상태에 도달한다. 이 안정성은 기판에서 층 경계 사이에 최소의 응력이 축적되는 결과를 초래한다.
기판의 온도가 변할 때는 언제든지, 완성된 디바이스의 리플로우 또는 스루 동작 등과 같은 어느 하나의 제조 공정단계로부터, 도전물질(1, 3, 4 및 6)은 절연물질(2, 5) 미만으로 팽창 또는 수축하는 경향이 있다. 이것은 예시적인 애플리케이션에서 구리에 대해 15-17%의 도전물질의 팽창 온도계수가 동일한 예시적인 애플리케이션에서 50-70%의 절연 유전물질의 팽창 온도계수보다 작기 때문에 발생한다. 도 3b의 구조의 온도가 낮고 이 온도가 상승할 때, 도전물질은 유전물질보다 느린 속도로 팽창하기 시작한다. 팽창 속도의 차는 유전체 및 도전체 사이의 각각의 경계에 응력이 축적되게 한다. 축적된 응력의 양은 팽창계수 차와 온도 변화의 속도의 곱에 비례한다.
도 3b에서, 물리적 응력의 일반적인 영역이 영역(A)에서 도시된다. 인쇄배선기판(40)의 기본 구조는 증착된 박막층에서의 도체(4)보다 크기 때문에, 응력은 이 점에 포커싱되는 경향이 있다. 응력이 충분하면, 크랙은 영역(A)의 유전체에서 커질 것이다. 비교적 큰 유전체 대 금속도체의 종횡비가 증착된 박막층에서, 예를 들어 도 4의 영역(9)에서 존재하며, 크래킹의 가능성은 증가한다. 이것은 상이한팽창 또는 수축으로 인해 응력을 견딜 수 없는 유전물질에 대한 강화가 부족하기 때문이다. 일단 시작되면, 크랙은 어떠한 강한 구조에 의해 저지되지 않는다면 상방으로 전달될 것이다. 증착된 박막층에 배치된 구조가 작기 때문에, 크랙은 신호도체를 파괴하여 결함을 발생시킬 수 있다.
이러한 상이한 팽창 또는 수축은 모든 고밀도 상호접속 기술에서 존재하지만, 사용된 물질의 특성으로 인해 박막 증착 기술을 이용한 인쇄배선기판에서는 더욱 심각하다. 온도계수차를 가지는 2개의 물질이 어디에 접합되든 간에, 이러한 측면 응력은 존재할 것이다. 이 문제점은 발생된 포스의 악영향을 가능한 최대 범위까지, 완화시키게된다.
도 4a에서는 잠재적인 응력 결함을 해결하는데 사용되는 본 발명의 제 1 측면의 내용이 도시되어 있다. 도 4a에서, 인쇄배선기판(40)은 화살표(A')로 지정된 금속 구조로 충전된 커다란 유전체(예를 들어, 도 3b에서 도시된 영역(9)) 영역을 가진다. 이것은 기판(40) 상의 제 1 박막 금속화층으로서 접지판(15)을 형성함으로써 성립된다. 접지판(15)은 가능하면 인쇄배선기판 상의 상당한 면적을 덮는다. 실제로, 접지판은 인쇄배선기판의 거친 표면 구조(예를 들어, 도금된 스루홀(3) 및 도선(6))의 코너에 기계적 장벽 또는 그림자를 형성한다. 도 4b에서, 크랙은 영역(A')의 도금된 스루홀(3)과 같은 거친 구조의 코너에서 시작해서 상방으로 확장되면, 배치된 접지판(15)과 만나서 정지할 것이다.
바람직한 실시예에서, 접지판(15)은 상부 및 하부 도전층 사이의 전기 접속부가 접지판층을 통해서 형성되는 영역을 제외하고 인쇄배선기판(40)의 거의 전체면을 덮는다. 상기 접속부는 접지되지 않는 대신에 비아를 통해 상부 및 하부층에 접속되는 층(15)에서의 금속 아일랜드를 포함한다. 구조가 거칠수록 접지판층(15)으로 덮이는 금속 에지는 더 좋다. 가장 바람직한 실시예에서, 100%의 거친 구조의 금속 에지가 접지판(15)에 의해 덮인다. 통상적으로, 기판(40)과 같은 기판은 1000 이상의 거친 구조 금속 에지를 가질 것이지만, 아마도 그 보다 훨씬 많을 것이다. 덮이지 않은 여러 에지 또는 전체 에지의 일부 비율 또는 덮이지 않은 전체 에지의 전체 길이를 남기는 것은 본 발명의 이러한 측면은 실행된다는 것을 의미한다. 본 발명의 일부 이점은 전체 거친 구조의 금속 에지의 90%, 더욱 바람직하게는 95%가 덮이면, 또는 전체 거친 구조의 금속 에지의 전체 길이의 90%, 더욱 바람직하게는 95%(모두 합산될 때)가 덮이면, 계속해서 얻어질 수 있다. 일부 실시예에서, 접지판(15)은 적어도 10-100 미크론까지 심지어 더욱 바람직하게는 적어도 25 미크론까지 거친 금속 구조의 에지(16)를 덮도록 설계된다.
도 5a는 도 3a와 유사한 고밀도 상호접속 구조의 같은 크기의 단면도이다. 도 5a에서, 인쇄배선기판(60)은 단일 배선층으로서 접지판 및 제 2의 증착된 박막층(4')의 형태로 단일 증착된 박막 빌드-업층(4)을 가진다. 화살표(B)는 신호 도체 그룹 사이의 큰 영역의 유전물질을 가리킨다.
도 5b는 도 5a의 인쇄배선기판(60)을 도시하며 박막유전층은 확실하게 제거된다. 이러한 관점에서 도 3a 및 3b의 영역(A)과 유사한 영역(A)은 층(4) 상에 증착된 박막 금속화층에 도금된 스루홀(3)의 거친 구조를 수직 노광하도록 밝게 조명된다. 도시된 바와 같이, 도금된 스루홀(3)의 코너로부터 배치된 신호층(4 또는4')까지 크랙이 전달되는 것을 방지할 어떠한 방지물도 없다. 따라서, 도 5a의 기판은 초기 박막 금속화층으로서 박막 접지판을 사용하지만, 이것은 본 발명의 상술한 제 1 측면의 이점을 이용하지 않고 있다. 또한, 도 5a에 의해 도시된 일부 위치에서, 비교적 손상되기 쉬운 큰 영역의 유전체는 구리 구조를 전혀 가지고 있지 않다. 이 영역은 크랙에 손상되기 쉽다.
도 6a 및 6b는 도 5a에서 도시된 영역(B)과 같은 영역에서의 크랙을 방지하도록 설계된 본 발명의 추가의 측면을 나타낸다. 도 6b는 도 6a와 동일한 도면이지만, 더욱 상세한 금속 구조를 제공하도록 박막 유전층이 제거되었다. 신호 금속화층은 유전체(도 6a의 5)에 의해 분리된 도체(4')로 구성되며 도전층(4') 상에 증착된 추가의 금속층(도시되지 않음)을 포함할 수 있다.
도 6a 및 6b에 도시된 본 발명의 제 2 측면은 단일층(4')에서 띠빙선을 사용하여 유전층(5)을 강화시키는 것이다. 도 6b에서, 덮여진 신호선(18)은 제 2의 증착된 박막 금속화층에서의 신호 도체이다. 도 6a에서의 영역(B)은 신호선이 아닌 금속선(10)의 패턴으로 충전된다. 이 선은 회로와 전기 접속되지 않으며 "플로팅" 상태로 남거나 전기 접지와 접지된다. 금속선(10)은 콘크리트 구조물에서 보강용 강철봉을 사용하는 것과 유사한 방식으로 주위의 유전체를 강화시키며 띠빙선으로 불리는데 이는 금속선(10)이 금속 패턴화 단계에서 제거되는 구리로부터 띠빙되었기 때문이다. 추가의 선(10)의 결과에 따라, 도 6a의 대영역 유전층(B)은 상당히 감소되었다. 구조를 띠빙하는 이 선은 크래킹을 저지하는 물질을 보조하는 유전물질에 추가의 강도를 제공한다.
띠빙선의 사용은 그 자체로는 새롭지 않다. 예를 들어, 상기 선은 Scott Westbrook(본 출원 발명자 중 한 명) 및 Gelston Howell의 특허 허여된 미국 특허 5,278,727에서 기술되어 있다. 그러나, 종래에는 띠빙선이 절연층의 수축 및 팽창을 감소시켜 구리 도체에 균일한 도금을 제공하는데 사용되었다. 반대로, 본 발명에서는 띠빙선(10)은 유전층을 강화시켜 물질이 크래킹을 저지하는데 보조하는데 사용된다. 본 발명에서는 층(5)으로서 사용된 유전물질이 비교적 낮은 신장 비율(예를 들어, 대략 10% 이하)을 가질 때 이 방식으로 유전층을 강화하는 것이 중요하다는 것이 발견되었다.
띠빙선(10)의 배치는 당업자에게 공지되고 전체적으로 참조되는 상기 특허 5,278,727에서 기술된 CAD 프로그램을 사용하여 결정될 수 있다. 기본적으로, 선(10)은 바람직하게는 서로 균일하게 간격지도록, 즉 선(18)이 서로 간격진 거리와 동일하도록 배치된다. 이 선은 또한 선(10)의 길이를 따라 갭을 제공하여 선을 작은 부분으로 쪼갬으로써 신호선(18)을 유도적 또는 용량적으로 로딩되지 않도록 치수가 정해져 간격진다. 하나의 실시예에서, 선은 1.5 cm 이하의 부분으로 쪼개진다.
동작시, 정지 온도의 변화에 따라 도전 및 절연물질의 각 부분은 특성 작용을 나타낸다. 도 6b의 오버래핑하는 접지판에 있어서의 A' 및 띠빙선(10)에서, 더욱 빠르게 팽창하는 유전체량은 감소하며 잔류 유전체는 쉐도우 및 보강용 강철봉 효과 모두에 의해 강화된다. 그 결과, 훨씬 적은 양의 축적된 응력이 세밀하게 증착된 박막 신호층에 도달하며 응력은 작은 유전 영역에 적용되어 응력과 관련된 결함이 감소된다.
도 6a 및 6b는 또한 본 발명의 제 1 측면을 도시한다. 예를 들어, 도 6a에서 도시된 바와 같이, 접지판(15)은 인쇄배선기판(80)의 거친 구조(3, 6)의 에지를 덮는다.
도 7은 본 발명의 실행 흐름도이다. 흐름도의 시작점은 도 1b에서 패시베이션층(예를 들어, 도 2의 층(2)) 및 기판 상에 형성된 비아(예를 들어, 도 2의 비아(12'))를 가지는 도 1b의 기판(15)과 같은 인쇄배선기판이다. 단계(100)에서는 제 1의 박막 금속화층(접지판)이 예를 들어, 스퍼터링에 의해 전체 표면 상에 증착된다. 바람직하게는, 접지판층은 대략 2 미크론의 두께로 증착된다. 단계(110)에서는 이 금속화층은 도 2의 내부 비아(12')를 위한 개구를 형성하도록 패턴화된다. 바람직한 실시예에서, 내부 비아를 필요로 하는 영역만이 단계(120)에서 에칭되어, 본 발명의 쉐도우 패턴을 형성한다.
다음으로 단계(130)에서는, 박막 접지판 상에 유전층(예를 들어, 도 2의 층(5))이 형성되고 패턴화된다(단계(140)). 상술한 본 발명의 배경설명에서 기술된 바와 같이, 유전층의 형성은 다수의 방법 예를 들어, 회전 코팅에 의해 성립될 수 있다. 제 2의 박막 금속화층이 단계(150)에서 증착되며 단계(160)에서 패턴화되어 도 4a의 도체(4')와 같은 신호 경로를 형성한다. 단계(160)에서는 금속화층의 패턴화의 일부 단계는 띠빙선(10)을 형성하는 단계이다. 박막 금속화층(4')은 단계(170)에서 에칭되어 전기 신호 도체(4') 및 강화된 띠빙선(10) 모두를 수용한다. 바람직한 실시예에서, 단계(150)는 2000-6000Å 사이의 두께로 제 1 구리층을스퍼터링한 후에, 당업자에게 공지된 단계(160, 170) 후에 금속층의 제 2 부분의 2-10 미크론 사이로 도금 패턴하는 단계를 포함한다.
본 발명의 특정한 바람직한 실시예에서, PWB 기판은 0.5 또는 1 온스의 구리 선택층(7, 7') 및 4개의 층으로 적층된 Mitsubishi BT HL810 유전층(8)으로 구성되어 있다. 내부층은 전원 및 접지 기능을 하지만, 하부 주면은 통상적인 인쇄배선기판에 대해 물리적 팬아웃(fanout) 인터페이스 기능을 하며 상부 주면은 증착된 고밀도 상호접속 빌드-업층에 대한 플렛폼 기능을 한다. 인쇄배선기판(35)의 모든 층은 도금된 스루홀(3)과 접속된다.
제 1의 빌드-업 유전층(2)은 Ciba Probimer(대략 55 미크론의 두께)로 구성되는 반면에, 증착된 박막 빌드-업층은 니뽄 스틸 화학 V 259PA 유전층(대략 10-12 미크론의 두께)과 같은 포토-제한 카르도 아크릴 물질 및 구리 금속화층(대략 5-10 미크론의 두께)의 선택 증착층을 이용하여 형성된다. 도면에서 도시된 본 발명의 실시예는 2개의 유전을 가지며 2개의 금속화층은 최종 패시베이션층을 추가하지만, 당업자에 의해 더 많은 층이 가능하다는 것이 이해될 수 있다.
다시, 도 6b의 바람직한 실시예에서, 강화선(10)의 폭은 대략 15-17 미크론 사이지만, 선의 피치는 대략 73-77 미크론이며, 다른 선/간격 치수 또한 적절한 강화력을 제공한다. 실제로, 띠빙선의 폭과 피치는 신호선, 예를 들어, 도 6b의 선(4')에 사용된 것과 동일해야 한다.
기술된 실시예는 본 발명의 애플리케이션에서만 가능한 것이 아니라는 것이 당업자에 의해 이해될 수 있다. 본 발명을 실행하는 다른 등가의 또는 바람직한방법은 당업자가 본 발명의 여러 실시예에 대한 상기 설명을 읽은 후에 분명해질 것이다. 예를 들어, 본 발명의 상세한 설명은 인쇄배선기판에 대해 기술되어 있지만, 본 발명은 어떠한 공통회로기판 상에 증착된 박막 유전층의 평탄화를 개선하는데 사용될 수 있다는 것이 이해되야 한다. 이 애플리케이션에서 사용될 때, 공통회로기판은 칩-레벨 및/또는 컴포넌트-레벨 상호접속이 형성되는 모든 기판, 보조 기판 또는 다중칩 모듈이다. 공통회로기판의 예는 다른 기판 중에 인쇄배선기판, 실리콘 기판, 세라믹 기판 및 알루미늄 기판을 포함한다. 집적회로 다이는 그 자체로 공통회로기판은 아니다. 대신에, 다이의 결합 패드는 통상적으로 제 1의 상호접속 구성(예를 들어, 배선 결합, 테이프 자동 결합, 플립플롭 결합 등)에 의해 전원 및 접지 도체와 다른 다이와 캐패시터 및 레지스터 등의 보조 소자에 다이를 접속하는 신호 상호접속선을 포함하는 공통회로기판에 접속될 것이다. 본 발명의 방법은 이러한 신호 상호접속선 형성시 사용될 수 있다. 따라서, 본 발명에 기초한 다른 방법 및 구성이 가능하며 본 발명은 청구범위에 의해서만 제한된다.

Claims (20)

  1. 도선의 경계를 형성하는 에지를 가지는 다수의 도선을 포함하고, 기판 상부면 상에 형성된 제 1의 패턴화된 도전층, 및 상기 제 1의 패턴화된 도전층 상에 그리고 상기 도선의 에지 사이에 형성된 유전층을 가지는 고밀도 상호접속 인쇄배선기판을 형성하는 방법에 있어서,
    (a) 상기 유전층 상에 박막 도전층을 형성하는 단계; 및
    (b) 상기 패턴화 단계 후에, 상기 박막 도전층이 상기 도선의 에지에 배치되도록 상기 박막 도전층을 패턴화하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 박막 도전층은 상기 패턴화 단계 후에, 상기 박막 도전층이 적어도 10 미크론까지 상기 도선의 에지에 배치되도록 패턴화되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 박막 도전층은 상기 패턴화 단계 후에, 상기 박막 도전층이 적어도 25 미크론까지 상기 도선의 에지에 배치되도록 패턴화되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1의 패턴화된 도전층은 대략 20-40 미크론 사이의 두께의 구리 클래드를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 박막 도전층은 대략 2-8 미크론 사이의 두께의 구리 또는 구리 합금을 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 유전층은 포토-제한 카르도 아크릴 물질을 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1의 패턴화된 도전층은 상기 박막 도전층에 비해 적어도 수배의 두께를 가지는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 박막 도전층은 접지판층인 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    (c) 상기 패턴화된 박막 도전층 상에 박막 유전층을 형성하는 단계;
    (d) 상기 박막 유전층 상에 제 2의 박막 도전층을 형성하는 단계; 및
    (e) 다수의 신호선 및 다수의 띠빙선을 포함하도록 상기 제 2의 박막 도전층을 패턴화하는 단계를 더 포함하며, 상기 띠빙선은 비균일하게 간격진 신호선 사이에 배치되어 균일하게 결합된 패턴의 신호선 및 띠빙선을 제공하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 제 1의 패턴화된 도전층에서의 전체 도선의 전체 에지 중 적어도 95%가 상기 패턴화된 박막 도전층에 의해 덮이는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서,
    상기 제 1의 패턴화된 도전층에서의 전체 도선의 전체 에지 중 100%가 상기 패턴화된 박막 도전층에 의해 덮이는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    상기 제 1의 패턴화된 도전층에서의 전체 도선의 전체 에지의 전체 길이의 적어도 95%가 상기 패턴화된 박막 도전층에 의해 덮이는 것을 특징으로 하는 방법.
  13. 고밀도 상호접속 인쇄배선기판에서 도선의 에지와 절연층 사이의 인터페이스에서의 열적으로 발생된 수직 응력 크래킹을 감소시키는 방법에 있어서,
    (a) 상기 패턴화된 도전층이 상기 도선의 에지에 배치되어 상방으로 전달되는 크랙에 대한 기계적 차단물을 형성하도록 상기 절연층 상에 패턴화된 박막 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 도선은 상기 박막 도전층에 비해 적어도 수배의 두께를 가지는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 수배는 3 내지 10배 사이인 것을 특징으로 하는 방법.
  16. 고밀도 상호접속 공통회로기판 상에 증착된 박막 빌드-업층을 강화시키는 방법에 있어서,
    (a) 상기 패턴화된 박막 도전층 상에 대략 10% 미만의 팽창 계수를 가지는 포토-제한 박막 유전층을 형성하는 단계;
    (b) 상기 포토-제한 박막 유전층 상에 박막 도전층을 형성하는 단계; 및
    (c) 다수의 신호선 및 다수의 띠빙선을 포함하도록 상기 박막 도전층을 패턴화하는 단계를 포함하며, 상기 띠빙선은 비균일하게 간격진 신호선 사이에 배치되어 균일하게 결합된 패턴의 신호선 및 띠빙선을 제공하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    (d) 상기 패턴화된 박막 도전층의 제 2의 포토-제한 박막 유전층을 형성하는 단계를 더 포함하며, 상기 제 2의 포토-제한 박막 유전층은 대략 10% 미만의 팽창 계수를 가지는 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서,
    상기 포토-제한 박막 유전층은 카르도 아크릴 물질을 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 카르도 아크릴 물질은 니뽄 케미컬 스틸 V-259PA를 포함하는 것을 특징으로 하는 방법.
  20. 고밀도 상호접속 인쇄배선기판에 있어서,
    상기 기판 상부면에 형성되며, 도선의 경계를 형성하는 에지를 가지는 다수의 도선을 포함하는 제 1의 패턴화된 도전층;
    상기 제 1의 패턴화된 도전층 상에 그리고 상기 도선의 에지 사이에 형성된 평탄화된 유전층;
    상기 평탄화된 유전층 상에 형성되며, 상기 도선의 에지에 배치되는 박막 접지판층;
    상기 박막 접지판층 상에 형성되며, 대략 10% 미만의 팽창 계수를 가지는 박막 유전층; 및
    상기 박막 유전층 상에 형성되며, 다수의 신호선 및 다수의 띠빙선을 포함하는 박막 신호층을 포함하며, 상기 띠빙선은 비균일하게 간격진 신호선 사이에 배치되어 균일하게 결합된 패턴의 신호선 및 띠빙선을 제공하는 것을 특징으로 하는 고밀도 상호접속 인쇄배선기판.
KR10-2001-7001335A 1998-07-31 1999-07-30 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법 KR100476117B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/127,579 1998-07-31
US09/127,579 US6203967B1 (en) 1998-07-31 1998-07-31 Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base

Publications (2)

Publication Number Publication Date
KR20010071080A true KR20010071080A (ko) 2001-07-28
KR100476117B1 KR100476117B1 (ko) 2005-03-15

Family

ID=22430826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7001335A KR100476117B1 (ko) 1998-07-31 1999-07-30 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법

Country Status (7)

Country Link
US (1) US6203967B1 (ko)
EP (1) EP1114573A1 (ko)
JP (1) JP2002521852A (ko)
KR (1) KR100476117B1 (ko)
AU (1) AU5249899A (ko)
TW (1) TW434811B (ko)
WO (1) WO2000007421A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440641B1 (en) * 1998-07-31 2002-08-27 Kulicke & Soffa Holdings, Inc. Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates
US6586682B2 (en) 2000-02-23 2003-07-01 Kulicke & Soffa Holdings, Inc. Printed wiring board with controlled line impedance
US6600224B1 (en) * 2000-10-31 2003-07-29 International Business Machines Corporation Thin film attachment to laminate using a dendritic interconnection
US6879492B2 (en) * 2001-03-28 2005-04-12 International Business Machines Corporation Hyperbga buildup laminate
SG127684A1 (en) * 2002-08-19 2006-12-29 Micron Technology Inc Packaged microelectronic component assemblies
JPWO2004091268A1 (ja) * 2003-04-07 2006-07-06 イビデン株式会社 多層プリント配線板
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
WO2005076683A1 (ja) 2004-02-04 2005-08-18 Ibiden Co., Ltd. 多層プリント配線板
TWI255535B (en) * 2004-03-31 2006-05-21 Sanyo Electric Co Device mounting board and semiconductor apparatus using the same
JP2005347411A (ja) 2004-06-01 2005-12-15 Sanyo Electric Co Ltd 素子搭載基板およびそれを用いる半導体装置
US20060261498A1 (en) * 2005-05-17 2006-11-23 Micron Technology, Inc. Methods and apparatuses for encapsulating microelectronic devices
WO2007130471A2 (en) * 2006-05-01 2007-11-15 The Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
US7833456B2 (en) * 2007-02-23 2010-11-16 Micron Technology, Inc. Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece
US8273603B2 (en) 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US20140262440A1 (en) * 2013-03-14 2014-09-18 Xilinx, Inc. Multi-layer core organic package substrate
KR102437245B1 (ko) * 2017-10-24 2022-08-30 삼성전자주식회사 인쇄회로기판 및 그를 포함하는 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4496793A (en) 1980-06-25 1985-01-29 General Electric Company Multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion
US4695868A (en) 1985-12-13 1987-09-22 Rca Corporation Patterned metallization for integrated circuits
US4654248A (en) 1985-12-16 1987-03-31 Gte Communication Systems Corporation Printed wiring board with zones of controlled thermal coefficient of expansion
JP2767645B2 (ja) 1990-03-07 1998-06-18 富士通株式会社 多層配線基板の製造方法
US5278727A (en) 1990-05-29 1994-01-11 Digital Equipment Corporation High density electrical interconnection device and method therefor
US5338975A (en) * 1990-07-02 1994-08-16 General Electric Company High density interconnect structure including a spacer structure and a gap
DE9016266U1 (de) 1990-11-29 1991-03-21 Siemens Nixdorf Informationssysteme AG, 4790 Paderborn Mehrlagenleiterplatte in Mikroverdrahtungstechnologie
JP2531464B2 (ja) 1993-12-10 1996-09-04 日本電気株式会社 半導体パッケ―ジ

Also Published As

Publication number Publication date
AU5249899A (en) 2000-02-21
JP2002521852A (ja) 2002-07-16
WO2000007421A1 (en) 2000-02-10
US6203967B1 (en) 2001-03-20
EP1114573A1 (en) 2001-07-11
TW434811B (en) 2001-05-16
KR100476117B1 (ko) 2005-03-15

Similar Documents

Publication Publication Date Title
KR100476117B1 (ko) 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법
US5774340A (en) Planar redistribution structure and printed wiring device
US4591411A (en) Method for forming a high density printed wiring board
US6545353B2 (en) Multilayer wiring board and semiconductor device
US5768108A (en) Multi-layer wiring structure
US6662443B2 (en) Method of fabricating a substrate with a via connection
US20080296056A1 (en) Printed circuit board, production method therefor, electronic-component carrier board using printed circuit board, and production method therefor
US6165892A (en) Method of planarizing thin film layers deposited over a common circuit base
US6323435B1 (en) Low-impedance high-density deposited-on-laminate structures having reduced stress
US20130153266A1 (en) Printed circuit board and method of manufacturing the same
US20090071704A1 (en) Circuit board and method for fabricating the same
US6440641B1 (en) Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates
US6465890B1 (en) Integrated circuit package having offset segmentation of package power and/or ground planes and methods for reducing delamination in integrated circuit packages
US6740222B2 (en) Method of manufacturing a printed wiring board having a discontinuous plating layer
JPH0832244A (ja) 多層配線基板
KR102719490B1 (ko) 패키지 구조 및 이의 제조 방법
TWI808642B (zh) 印刷電路板及其製造方法
JP2003068803A (ja) 半導体装置用テープキャリアおよびそれを用いた半導体装置
KR20220160265A (ko) 인쇄회로기판 제조방법
KR100652132B1 (ko) 인쇄 회로 기판 및 이의 제작 방법
US20030031830A1 (en) Printed circuit boards and printed circuit board based substrates structures with multiple core layers
EP1114439A2 (en) Method for forming low-impedance high-density deposited-on-laminate structures having reduced stress
JP2000353871A (ja) プリント配線板及びその製造方法
JPH09266380A (ja) プリント配線板及びその製造方法
JPH03263394A (ja) 多層回路基板の修復方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090303

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee