JP2005347411A - 素子搭載基板およびそれを用いる半導体装置 - Google Patents

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Abstract

【課題】 多層絶縁膜を備える半導体装置を小型・薄型化する。
【解決手段】 素子を搭載するための素子搭載基板であって、基材３０２と、基材３０２の一方の面上に設けられた複数の絶縁層からなる積層膜と、を備え、基材３０２側から数えて二層目以上の絶縁層のうちいずれかの絶縁層は、カルド型ポリマーを含有するフォトソルダーレジスト層３２８であり、フォトソルダーレジスト層３２８は、フォトソルダーレジスト層３２８と基材３０２との間に設けられている絶縁樹脂膜３１２よりも層厚が小さい素子搭載基板を提供する。
【選択図】 図１０

Description

本発明は、素子搭載基板およびそれを用いる半導体装置に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip
Size Package）と呼ばれるパッケージ技術が種々開発されている。
こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
図１２は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ１００は、ガラスエポキシ基板１０６上に、接着層１０８を介してＬＳＩチップ１０２が搭載された構造を有する。ＬＳＩチップ１０２は封止樹脂１１０によってモールドされている。ＬＳＩチップ１０２とガラスエポキシ基板１０６とは、金属線１０４により電気的に接続されている。ガラスエポキシ基板１０６の裏面には、半田ボール１１２がアレイ状に配列されている。この半田ボール１１２を介して、ＢＧＡ１００がプリント配線基板に実装される。
特許文献１には、他のＣＳＰの例が記載されている。同公報記載には、高周波用ＬＳＩを搭載するシステム・イン・パッケージが開示されている。このパッケージは、コア基板上に多層配線構造が形成されてなるベース基板を備え、その上に高周波用ＬＳＩをはじめとする半導体素子が形成されている。多層配線構造は、コア基板や絶縁樹脂層付銅箔などが積層された構造となっている。
特開２００２−９４２４７号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。すなわち、上記ベース基板のような素子形成基板が多層絶縁膜を含む場合には、多層絶縁膜の各絶縁樹脂層の厚みや線膨張係数などが異なる場合がある。このため、半導体装置の製造時または使用時におけるヒートサイクルなどにより、多層絶縁膜の各絶縁樹脂層の膨張収縮度合いが異なる場合がある。
その結果、多層絶縁膜の各絶縁樹脂層間の密着性の低下または層間剥離などが発生する場合がある。あるいは、素子搭載基板の反りが発生するため、フリップチップまたはワイヤーボンディングなどの接続方法により半導体素子を接続する際の位置精度が低下し、歩留まりが低下する場合がある。また、従来の素子搭載基板では、反りなどの問題を解消するためには、絶縁層の層厚を厚くせざるを得ず、素子搭載基板の薄型化、小型化が困難であった。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、薄型化、小型化を図りつつ、信頼性および耐熱性に優れ、半導体素子を搭載する際の位置精度に優れる素子搭載基板を安定的に提供することである。
本発明によれば、素子を搭載するための素子搭載基板であって、基材と、基材の一方の面上に設けられた複数の絶縁層からなる積層膜と、を備え、基材側から数えて二層目以上の絶縁層のうちいずれかの絶縁層は、カルド型ポリマーを含有し、カルド型ポリマーを含有する絶縁層は、カルド型ポリマーを含有する絶縁層と基材との間に設けられている絶縁層よりも層厚が小さい素子搭載基板が提供される。
カルド型ポリマーは、嵩高い置換基が主鎖の運動を阻害することにより、優れた機械的強度、耐熱性および低い線膨張率を有する。よって、ヒートサイクルにおいて、素子搭載基板の多層絶縁膜の各絶縁樹脂層間の密着性の低下または層間剥離などが抑制される。このため、信頼性および耐熱性に優れる素子搭載基板を安定的に提供できる。
また、カルド型ポリマーを含有する絶縁層がカルド型ポリマーを含有する絶縁層と基材との間に設けられている絶縁層よりも層厚が小さいため、素子搭載基板の薄型化、小型化を図ることができる。カルド型ポリマーを含有する絶縁層は、絶縁性、露光性に優れるとともに、剛性が高くかつ線膨張係数が低いため、基材との間に設けられている絶縁層よりも層厚が小さくても、素子搭載基板全体を固定し、素子搭載基板全体の反りを抑制することができる。このため、半導体素子を搭載する際の位置精度に優れる素子搭載基板が得られる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を素子搭載基板の製造方法または素子搭載基板を備える半導体装置などの他のカテゴリーに変換したものもまた本発明の態様として有効である。
なお、本発明において、素子搭載基板とは、ＬＳＩチップやＩＣチップなどの半導体素子、トランジスタやダイオードなどの能動素子、または抵抗、コイル、キャパシタなどの受動素子などを搭載するための基板を意味する。たとえば、後述するＩＳＢ（登録商標）構造におけるインターポーザー基板などが挙げられる。また、素子搭載基板は、シリコン基板などの剛性を有するコア基板を備えてもよいが、コア基板を有さず、絶縁樹脂膜からなる多層絶縁膜を備えるコアレス構造であってもよい。
なお、本発明において、外部端子とは、外部の素子や基板などと接続可能な端子を意味し、例えば、電極パッドや半田ボールなどが挙げられる。もっとも、これらに限定されず、外部の素子や基板などと接続可能な配線の一部や他の導電部材などの一部などであってもよい。
また、ＬＳＩチップやＩＣチップなどの半導体素子を上記の素子搭載基板の表面に搭載する場合には、フリップチップ接続またはワイヤーボンディング接続などにより接続することができる。いずれの接続方法であっても、上記素子搭載基板を用いれば、半導体素子を位置精度良く搭載することができる。
本発明によれば、特定の組成および構造を有する複数の絶縁膜の積層膜を備えるため、信頼性および耐熱性に優れ、半導体素子を搭載する際の位置精度に優れる素子搭載基板が安定的に提供される。
本発明において、上記カルド型ポリマーを含有する絶縁層（適宜、カルド型ポリマー含有樹脂膜と略記する）は、導電部材を埋設する絶縁層であってもよい。
一般に積層膜中に配線を設けると、各層における配線密度が異なることが多い。このため、ヒートサイクルにおいて、素子搭載基板の積層膜の各絶縁樹脂層間の密着性の低下、層間剥離または素子搭載基板の反りなどが生じやすくなる。
しかし、本発明においては、第一の絶縁層が第二の絶縁層よりも層厚が小さいカルド型ポリマーを含有する。カルド型ポリマーは、剛性が高くかつ線膨張係数が低いため、第一の絶縁層の層厚を第二の絶縁層よりも小さくすることにより、素子搭載基板の薄型化、小型化を図ることができるとともに、各層における配線密度が異なっていても、第一の絶縁層が多層絶縁膜全体を固定し、各絶縁樹脂層間の密着性の低下、層間剥離または素子搭載基板の反りなどを抑制することができる。
また、上記カルド型ポリマーを含有する絶縁層は、ソルダーレジスト層であってもよい。
カルド型ポリマーは、後述するように解像度が優れるため、厚膜化しても解像度の低下が抑制され、ソルダーレジスト層として好適に用いることができる。すなわち、厚膜化しても半田ボールを設ける際の半田ボール形成孔の位置精度を良好に維持できる。
また、上記カルド型ポリマーは、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなるポリマーであってもよい。
この構成によれば、上記カルド型ポリマーは、現像性を持つカルボン酸基と、架橋基であるアクリレート基とを同一分子鎖中に有する化学架橋型のポリマーであって、さらに主鎖に嵩高い置換基を持ちラジカル拡散し難いため、高解像度を有する光硬化型ポリマーとなる。この場合、ポリマーに紫外線（ＵＶ）または熱が加わると、アクリレート基が架橋してアクリル基を形成することにより、ポリマーが露光・現像する。
また、上記カルド型ポリマーを含有する絶縁層は、ガラス転移温度が１８０℃以上２２０℃以下であってもよい。
この構成によれば、耐熱性に優れる絶縁膜が安定的に得られるため、高温条件下における信頼性に優れる半導体装置が得られる。
また、上記カルド型ポリマーを含有する絶縁層は、線膨張係数が５０ｐｐｍ／℃以上８０ｐｐｍ／℃以下であってもよい。
ここで、上記カルド型ポリマーを含有する絶縁層には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ2やＳｉＮを用いることができる。この場合、熱膨張係数が２０ｐｐｍ／Ｋ以下の樹脂組成物からなる絶縁層を得ることもできる。
この構成によれば、ヒートサイクルによる他の部材との密着性の低下が抑制された絶縁膜が安定して得られるので、信頼性および製造安定性に優れる半導体装置が得られる。
また、上記カルド型ポリマーを含有する絶縁層は、周波数１ＭＨｚの交流電界を印加した場合の誘電正接が０．００１以上０．０４以下であってもよい。
この構成によれば、絶縁膜の高周波特性をはじめとする誘電特性が優れるため、全体としても誘電特性に優れる半導体装置を得ることができる。
また、本発明において、上記素子搭載基板は、上記基材の他方の面上に設けられた複数の絶縁層からなる第二の積層膜をさらに備え、第二の積層膜において、基材側から数えて二層目以上の絶縁層のうちいずれかの絶縁層は、カルド型ポリマーを含有し、カルド型ポリマーを含有する絶縁層は、カルド型ポリマーを含有する絶縁層と基材との間に設けられている絶縁層よりも層厚が小さい構成とすることができる。
この構成によれば、カルド型ポリマーを含有する絶縁層が両側から素子搭載基板全体を固定するため、素子搭載基板の薄型化、小型化を図りつつ、各絶縁樹脂層間の密着性の低下、層間剥離または素子搭載基板の反りなどを抑制する効果が向上する。
また、本発明においては、素子搭載基板と、素子搭載基板に搭載されている半導体素子と、を備える半導体装置も提供される。
この構成によれば、薄型化、小型化が図られ、かつ、反りなどが抑制された素子搭載基板上に、フリップチップ接続やワイヤーボンディング接続などにより半導体素子を接続するため、半導体素子を搭載する際の位置精度が向上する。
なお、上記カルド型ポリマーを含有する絶縁層は、カルド型ポリマーを母材として含有する絶縁層であることが好ましく、例えば、カルド型ポリマーを３０質量％以上含有してもよく、特に好ましくは、カルド型ポリマーを５０質量％以上含有する。この範囲の含有量であれば、上記諸特性を安定して実現できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
はじめに、後述する各実施形態の半導体装置に用いるＩＳＢ構造について説明する。ＩＳＢ（Integrated System in Board；登録商標）は、本出願人の従業者等により開発された独自のパッケージである。ＩＳＢは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。
図１はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。
このパッケージによれば、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
(ii)トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ(System in
Package)を実現できる。
(iii)現有の半導体素子を組合せできるため、システムＬＳＩを短期間に開発できる。
(iv)半導体ベアチップが直下の銅材に直接マウントされており、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ISBのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
次にＩＳＢの製造プロセス上のメリットについて説明する。図２は、従来のＣＳＰおよび本発明に係るＩＳＢの製造プロセスの対比図である。
図２（Ｂ）は、従来のＣＳＰの製造プロセスを示す。はじめにベース基板上にフレーム１３２を形成し、各フレームに区画された素子形成領域にチップ１３４が実装される。その後、各素子について熱硬化性樹脂によりパッケージが設けられ、その後、素子毎に金型を利用して打ち抜きを行うことにより製品１３８を得る。最終工程の打ち抜きでは、モールド樹脂およびベース基板が同時に切断されるようになっており、切断面における表面荒れなどが生じる場合がある。また打ち抜きを終わった後の廃材１３６が多量に生じる場合もあるため、環境負荷の点で課題を有していた。
一方、図２（Ａ）は、ＩＳＢの製造プロセスを示す図である。はじめに、金属箔の上にフレーム１２２を設け、各モジュール形成領域に、配線パターンを形成し、その上にＬＳＩなどの回路素子を搭載する。続いて各モジュール毎にパッケージを施し、ＩＳＢ基本ブロック１２６を複数備えるフレーム１２２を得る。次いで、スクライブ領域に沿ってフレームのダイシングを行い、製品１３０を得る。パッケージ終了後、スクライブ工程の前に、下地となる金属箔を除去するので、スクライブ工程におけるダイシングでは、樹脂層のみの切断となる。このため、切断面の荒れを抑制し、ダイシングの正確性を向上させることが可能となる。また、ＩＳＢの製造プロセスでは、廃材１２８は少量しか生じないため、環境負荷の点で有利である。
＜実施形態１＞
図１０（ｂ）は、本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板を示す断面図である。本実施形態に係る素子搭載基板は、基材３０２の上面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。また、基材３０２の下面に、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を順に積層してなる構造を有する。
また、これらの基材３０２、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８を貫通する貫通孔３２７が設けられている。
また、基材３０２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、ビア３１１の一部などが埋め込まれている。絶縁樹脂膜３１２には、銅膜３０８からなる配線の一部、銅膜３２０からなる配線の一部、配線３０９、ビア３１１の一部、ビア３２３の一部などが埋め込まれている。フォトソルダーレジスト層３２８には、銅膜３２０からなる配線の一部、ビア３２３の一部などが埋め込まれている。また、フォトソルダーレジスト層３２８には、開口部３２６が設けられている。
ここで、基材３０２に用いる材料としては、特にガラスエポキシ基板に限定されず、適度な剛性を有する材料であれば使用可能である。例えば、基材３０２として、樹脂基板やセラミック基板などを用いることができる。より具体的には、低誘電率であるため高周波特性に優れた基材を用いることができる。すなわち、ポリフェニールエチレン（ＰＰＥ）、ビスマレイドトリアジン（ＢＴ−ｒｅｓｉｎ）、ポリテトラフルオロエチレン（テフロン（登録商標））、ポリイミド、液晶ポリマー（ＬＣＰ）、ポリノルボルネン（ＰＮＢ）、エポキシ系樹脂、アクリル系樹脂、セラミックあるいはセラミックと有機基材の混合体などを用いることができる。
絶縁樹脂膜３１２に用いる材料としては、加熱により軟化する樹脂材料であり、絶縁樹脂膜３１２をある程度薄膜化させることができる樹脂材料が用いられる。特に、低誘電率であり高周波特性に優れた樹脂材料を好適に用い得る。
ここで、絶縁樹脂膜３１２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ2やＳｉＮを用いることができる。
また、フォトソルダーレジスト層３２８は、カルド型ポリマーを含有している。また、フォトソルダーレジスト層３２８は、絶縁樹脂膜３１２よりも層厚が小さい。
ここで、カルド型ポリマーは、嵩高い置換基が主鎖の運動を阻害することにより、優れた機械的強度、耐熱性および低い線膨張率を有する。よって、ヒートサイクルにおいて、基材３０２、絶縁樹脂膜３１２、フォトソルダーレジスト層３２８間の密着性の低下または層間剥離などが抑制される。このため、本実施形態に係る素子搭載基板の信頼性および耐熱性が良好となる。
また、カルド型ポリマーを含有するフォトソルダーレジスト層３２８がフォトソルダーレジスト層３２８と基材３０２との間に設けられている絶縁樹脂膜３１２よりも層厚が小さいため、素子搭載基板の薄型化、小型化を図りつつ、フォトソルダーレジスト層３２８が素子搭載基板全体を固定し、素子搭載基板全体の反りを抑制する。このため、本実施形態に係る素子搭載基板に半導体素子を搭載する際の位置精度が良好となる。
また、カルド型ポリマーは、後述するように解像度が優れるため、このようにフォトソルダーレジスト層３２８を厚膜化しても解像度の低下が抑制され、ソルダーレジスト層として好適に用いることができる。すなわち、フォトソルダーレジスト層３２８の層厚を絶縁樹脂膜３１２の層厚より小さくしても半田ボールを設ける際の半田ボール形成孔として用い得る開口部３２６の位置精度を良好に維持できる。
また、上記の銅膜３０８からなる配線、銅膜３２０からなる配線、配線３０９、ビア３１１、ビア３２３などからなる多層配線構造としては、例えば銅配線などに限定されず、アルミニウム配線、アルミニウム合金配線、銅合金配線、ワイヤーボンディングされた金配線、金合金配線、またはこれらの混合配線などを用いることもできる。
また、上記の４層ＩＳＢ構造の表面または内部には、トランジスタやダイオードなどの能動素子、キャパシタや抵抗などの受動素子が設けられていてもよい。これらの能動素子または受動素子は、４層ＩＳＢ中の多層配線構造に接続し、ビア３２３などを通じて外部の導電部材と接続可能としてもよい。
図３から図１０は、本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板の製造手順を示す工程断面図である。
本実施形態に係る４層ＩＳＢ構造を備える素子搭載基板を製造するには、まず、図３（ａ）に示すように、ドリルで直径１５０μｍ程度の孔を開口した銅箔３０４が接着されたガラスエポキシ基板などからなる基材３０２を用意する。ここで、基材３０２の厚さは、たとえば、３７．５μｍから４２．５μｍ程度とし、銅箔３０４の厚さは、たとえば、１０μｍから１５μｍ程度とする。
また、銅箔３０４の代わりに、アルミニウム箔を用いてもよい。あるいは、銅合金箔またはアルミニウム合金箔なども用いることができる。なお、銅含有導電部材の代わりにアルミニウムなどの他の金属またはその合金を含有する導電部材を用いてもよい。
次いで、図３（ｂ）に示すように、銅箔３０４の上面に、フォトエッチングレジスト層３０６をラミネートする。
続いて、図示しないが、遮光領域を有するガラスをマスクとして露光することでフォトエッチングレジスト層３０６をパターニングする。その後、図４（ａ）に示すように、フォトエッチングレジスト層３０６をマスクとして、銅箔３０４をパターニングする。
次いで、図４（ｂ）に示すように、フォトエッチングレジスト層３０６をマスクとして、基材３０２をパターニングし、たとえば、直径１５０μｍ程度のビアホール３０７などを形成する。
ビアホール３０７を形成する方法として、本実施形態では薬液による化学エッチング加工によったが、そのほか、機械加工、プラズマを用いたドライエッチング法、レーザ加工などを用いることもできる。なお、エッチング後にはフォトエッチングレジスト層３０６を除去する。
その後、図４（ｃ）に示すように、ビアホール３０７内をウェット処理により粗化および洗浄する。つづいて、高アスペクト比対応の無電解めっき、次いで電解めっきにより、ビアホール３０７内を導電性材料で埋め込み、ビア３１１を形成した後に、全面に銅膜３０８を形成する。
ビア３１１は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
次いで、図５（ａ）に示すように、銅膜３０８の上下の表面にフォトエッチングレジスト層３１０をラミネートする。つづいて、図示しないが、遮光領域を有するガラスをマスクとして露光することでフォトエッチングレジスト層３１０をパターニングする。
その後、図５（ｂ）に示すように、フォトエッチングレジスト層３１０をマスクとして銅めっき層からなる銅膜３０８をエッチングすることにより、銅からなる配線３０９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅めっきをエッチング除去し、配線パターンを形成することができる。なお、エッチング後にフォトエッチングレジスト層３１０を除去する。
次いで、図６（ａ）に示すように、絶縁樹脂膜３１２を形成するために、銅箔３１４付きの樹脂フィルムを、配線３０９の上下から接着する。ここで、絶縁樹脂膜３１２を形成するための樹脂フィルムの厚さは、たとえば、３５μｍ〜５０μｍ程度とし、銅箔３１４の厚さは、たとえば、１０μｍ〜１５μｍ程度とする。
接着の方法としては、銅箔付き絶縁樹脂膜３１２を基材３０２および配線３０９に当接し、絶縁樹脂膜３１２内に基材３０２および配線３０９を嵌入する。次に、図６（ｂ）に示すように、絶縁樹脂膜３１２を真空下または減圧下で加熱して基材３０２および配線３０９に接着する。
なお、絶縁樹脂膜３１２は、接着により形成される必要はなく、例えば、液状の樹脂組成物を塗布、乾燥して形成してもよい。すなわち、塗布均一性、厚み制御性などに優れるスピンコート法、カーテンコート法、ロールコート法、あるいはディップコート法などを用いて形成してもよい。この場合、銅箔は、絶縁樹脂膜３１２形成後に別途形成することができる。
つづいて、図６（ｃ）に示すように、銅箔３１４にＸ線を照射することで、銅箔３１４、絶縁樹脂膜３１２、配線３０９、基材３０２を貫通する孔３１５を開口する。あるいはレーザ照射またはドリル穿孔により孔３１５を開口してもよい。
その後、図７（ａ）に示すように、銅箔３１４の上下の表面にフォトエッチングレジスト層３１６をラミネートする。つづいて、図示しないが、遮光領域を有するガラスをマスクとして露光することでフォトエッチングレジスト層３１６をパターニングする。
そして、図７（ｂ）に示すように、フォトエッチングレジスト層３１６をマスクとして、銅箔３１４をエッチングすることにより、銅からなる配線３１９を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。なお、エッチング後にフォトエッチングレジスト層３１６を除去する。
次いで、図８（ａ）に示すように、配線３１９の上下の表面にフォトエッチングレジスト層３１７をラミネートする。つづいて、図示しないが、遮光領域を有するガラスをマスクとして露光することでフォトエッチングレジスト層３１７をパターニングする。
その後、図８（ｂ）に示すように、フォトエッチングレジスト層３１７をマスクとして、配線３１９および絶縁樹脂膜３１２をパターニングし、たとえば、直径１５０μｍ程度のビアホール３２２を形成する。なお、パターニング後、フォトエッチングレジスト層３１７を除去する。
ビアホール３２２を形成する方法として、本実施形態では薬液による化学エッチング加工によったが、そのほか、機械加工、プラズマを用いたドライエッチング法、レーザ加工などを用いることもできる。
その後、図８（ｃ）に示すように、ビアホール３２２内をウェット処理により粗化および洗浄する。つづいて、高アスペクト比対応の無電解めっき、次いで電解めっきにより、ビアホール３２２内を導電性材料で埋め込み、ビア３２３を形成した後に、全面に銅膜３２０を形成する。
ビア３２３は、たとえば以下のようにして形成することができる。まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成する。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁樹脂に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
図９（ａ）に示すように、銅膜３２０の上下の表面に、フォトエッチングレジスト層３１８をラミネートする。つづいて、図示しないが、遮光領域を有するガラスをマスクとして露光することでフォトエッチングレジスト層３１８をパターニングする。
その後、図９（ｂ）に示すように、フォトエッチングレジスト層３１８をマスクとして、銅膜３２０をエッチングすることにより、銅からなる配線３２４を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。
そして、図１０（ａ）に示すように、配線３２４の上下の表面に、カルド型ポリマーを含み、絶縁樹脂膜３１２よりも層厚が小さいフォトソルダーレジスト層３２８をラミネートする。
つづいて、図１０（ｂ）に示すように、遮光領域を有するガラスをマスクとして露光することでフォトソルダーレジスト層３２８をパターニングする。その後、フォトソルダーレジスト層３２８をマスクとして、ビアホール３２２内に形成されたビア３２３を露出するように、配線３２４をエッチングして、たとえば、直径１５０μｍ程度の開口部３２６を形成する。
開口部３２６を形成する方法として、本実施形態では薬液による化学エッチング加工によったが、そのほか、機械加工、プラズマを用いたドライエッチング法、レーザ加工などを用いることもできる。その後、露出されたビア３２３に金メッキを施す（不図示）。あるいは露出されたビア３２３に直接半田ボールを形成してもよい。
なお、説明の便宜のために半導体素子についての記載は省略したが、一般的には、こうして得られた４層ＩＳＢ構造の表面には、ＬＳＩチップ、ＩＣチップをはじめとする半導体素子がフリップチップ接続またはワイヤーボンディング接続により搭載される。
以下、通常のフォトソルダーレジスト層を用いる場合の製造手順を、比較のために説明する。通常のフォトソルダーレジスト層を用いる場合には、図３から図９に示した製造手順の後に、図１１に示す製造手順を行う。
すなわち、通常のフォトソルダーレジスト層を用いる場合には、図９（ｂ）に示した製造工程の後に、図１１（ａ）に示すように、配線３２４の上下の表面に、通常のフォトソルダーレジスト層３４０を膜厚が約３５μｍとなるようにラミネートする。あるいは、通常の液状のフォトソルダーレジスト液をスピンコート法などにより塗布、乾燥してフォトソルダーレジスト層３４０を形成してもよい。
つづいて、図１１（ｂ）に示すように、遮光領域を有するガラスをマスクとして露光することで通常のフォトソルダーレジスト層３４０をパターニングする。その後、通常のフォトソルダーレジスト層３４０をマスクとして、ビアホール３２２内に形成されたビア３２３を露出するように、配線３２４をエッチングして、たとえば、直径１５０μｍ程度の開口部３２６を形成する。
開口部３２６を形成する方法として、この製造手順では、薬液による化学エッチング加工によったが、そのほか、機械加工、プラズマを用いたドライエッチング法、レーザ加工などを用いることもできる。その後、露出されたビア３２３に金メッキを施す（不図示）。あるいは露出されたビア３２３に直接半田ボールを形成してもよい。
以下、本実施形態において、カルド型ポリマーを含み、所定の改質剤を添加することにより得られる樹脂材料からなる絶縁樹脂膜を用いることの効果について説明する。
本実施形態では、上記フォトソルダーレジスト層３２８は、ネガ型であってもポジ型であってもよい。もっとも、上記カルド型ポリマーが、カルボン酸基とアクリレート基とを同一分子鎖内に有する場合には、フォトソルダーレジスト層３２８は、一般にはネガ型として用いられる。
ネガ型のフォトソルダーレジスト層３２８とは、具体的には、感光した部分だけを構造変化させ、溶媒に溶けなくする感光性樹脂を使った絶縁用被膜を意味する。
ここで、フォトソルダーレジスト層３２８は、ハンダ付けの際に用いられるため、耐熱性や高弾性などの優れた耐久性が求められる。本実施形態では、後述する特定のポリマーを含有するネガ型のフォトソルダーレジスト層３２８を用いているため、耐熱性や高弾性などの優れた耐久性を有する。
なお、本実施形態に用いるラミネートタイプのフォトソルダーレジスト層３２８とは、通常の液状の原液を塗布してなるフォトソルダーレジスト層とは異なり、薄膜状のフォトソルダーレジスト層を接着してなるラミネートタイプのフォトソルダーレジスト層３２８である。この際、フォトソルダーレジスト層３２８はある程度軟化した状態で適当な温度、圧力条件下で半導体基板などに接着される。
また、ラミネートタイプフォトソルダーレジスト層３２８の接着前の材料フィルムの膜厚は、特に限定するものではないが、例えば５μｍ以上とすることができ、特に好ましくは１０μｍ以上である。また、材料フィルムを接着して得られるラミネートタイプフォトソルダーレジスト層３２８の層厚は、例えば５μｍ以上とすることができ、特に好ましくは１０μｍ以上である。材料フィルムまたはラミネートタイプフォトソルダーレジスト層３２８の層厚がこれらの範囲であれば、機械的強度、信頼性、および生産性が向上する。
また、ラミネートタイプフォトソルダーレジスト層３２８の接着前の材料フィルムの膜厚は、例えば２５μｍ以下とすることができ、特に好ましくは２０μｍ以下である。また、材料フィルムを接着して得られるラミネートタイプフォトソルダーレジスト層３２８の層厚は、例えば２５μｍ以下とすることができ、特に好ましくは２０μｍ以下である。材料フィルムまたはラミネートタイプフォトソルダーレジスト層３２８の層厚がこれらの範囲であれば、ラミネートタイプフォトソルダーレジスト層３２８の絶縁性と基板表面の平坦性とが向上する。
また、ラミネートタイプフォトソルダーレジスト層３２８の層厚が絶縁樹脂膜３１２の層厚よりも小さくても、これらの範囲であれば、後述する解像度の優れるカルド型ポリマーを含む材料フィルムを用いることにより、フォトソルダーレジスト層３２８のＵＶ照射による光硬化処理などの際の加工性が良好となる。
ここで、通常、フォトソルダーレジスト層として用いられている樹脂材料の厚さの約３５μｍと比較すると、本実施形態のフォトソルダーレジスト層３２８は約０．１４〜０．７１倍の厚さである。また、通常、フォトソルダーレジスト層直下の絶縁樹脂膜３１２として用いられている樹脂材料の厚さの約３５μｍ〜５０μｍと比較すると、本実施形態のフォトソルダーレジスト層３２８は約０．１〜０．７１倍の厚さである。
また、フォトソルダーレジスト層３２８の厚さは、素子搭載基板全体の厚さに対して、例えば３０％以下とすることができ、特に好ましくは２５％以下である。ラミネートタイプフォトソルダーレジスト層３２８の相対的な厚さがこれらの範囲であれば、ラミネートタイプフォトソルダーレジスト層３２８の接着の際の圧力も小さくてすみ、素子搭載基板全体にかかるストレスも抑制できる。
なお、カルド型ポリマーを含有するラミネートタイプフォトソルダーレジスト層３２８は、一般的に、上記露光・現像工程とは別に、適当な条件によるアフターベーク工程により硬化させることにより、後述する望ましい諸特性を備えるようになる。
一方、図１１に示したような、通常のフォトソルダーレジスト層３４０を用いる場合には、通常のフォトソルダーレジスト層３４０直下の絶縁樹脂膜３１２および基材３０２の各層における配線密度や厚みや材料の違いによる４層ＩＳＢ全体の反り量は、４層ＩＳＢの各層の膜厚を薄くしていった場合に、大きくなる傾向がある。
このため、上記の４層ＩＳＢの反り量を抑制するためには、４層ＩＳＢの各層の膜厚を厚くせざるを得ず、結果的に４層ＩＳＢ全体の薄型化、小型化が困難になる。
また、上記の４層ＩＳＢの反り量を抑制する対策をとらない場合には、４層ＩＳＢの平坦性が低下する。そのため、フリップチップなどで配線基板に接続する場合に、コンタクト性が低下する場合がある。
これに対して、本実施形態の４層ＩＳＢでは、後述する解像度および剛性に優れるカルド型ポリマーを用いるために、解像度を低下させずに、フォトソルダーレジスト層３２８を絶縁樹脂膜３１２の層厚より薄くすることが可能になる。このため、４層ＩＳＢ全体の厚さを薄くしつつ、フォトソルダーレジスト層直下の絶縁樹脂膜３１２および基材３０２の各層における配線密度や厚みや材料の違いによる４層ＩＳＢ全体の反り量を抑制することができる。
また、上記樹脂材料は、従来の材料と比較して吸湿特性に優れるので、フォトソルダーレジスト層３２８と接する部材との密着性を改善することができる。この結果、素子信頼性が高く、高密度化された４層ＩＳＢを提供することができる。
また、４層ＩＳＢの平坦性が優れるため、フリップチップ接続などで配線基板に接続する場合のコンタクト性が良好となる。あるいは、フリップチップ接続などで半導体素子を搭載する場合のコンタクト性も良好となる。そのため、本実施形態の４層ＩＳＢを用いれば、薄型化、小型化された信頼性の高い半導体装置を提供できる。
なお、このような通常のラミネートタイプフォトソルダーレジスト層よりも薄いラミネートタイプフォトソルダーレジスト層３２８を実現するためには、後述する特定の構造を有するカルド型ポリマーを用いることが有効である。後述するカルド型ポリマーは加工性および剛性が良好であるため、優れた絶縁性を有する材料フィルムを通常よりも薄く形成可能だからである。
そして、上記ラミネートタイプフォトソルダーレジスト層３２８は、カルド型ポリマーを含有してもよい。カルド型ポリマーとは、式（Ｉ）に示すように、環状の基がポリマー主鎖に直接結合した構造を有するポリマーの総称である。
Figure 2005347411
 なお、式（Ｉ）において、Ｒ1、Ｒ2はアルキレン基、芳香環を含む基などの二価の基を表す。
すなわち、このカルド型ポリマーとは、四級炭素を有する嵩高い置換基が、主鎖に対して、ほぼ直角に存在する構造を有しているポリマーのことである。
ここで、環状部は、飽和結合でも不飽和結合を含んでいてもよく、炭素の他、窒素原子、酸素原子、硫黄原子、リン原子等の原子を含んでいてもよい。また、環状部は多環であってもよく、縮合環であってもよい。また、環状部は、他の炭素鎖と結合していても、更には、架橋していてもよい。
なお、嵩高い置換基としては、たとえば、式（ＩＩ）に示すように、五員環の両側に六員環が結合し、五員環の残り一つの炭素原子が主鎖と結合した構造を有する縮合環を有するフルオレニル基などの環状の基が挙げられる。
Figure 2005347411
 フルオレニル基とは、フルオレンの９位の炭素原子が脱水素化された基であり、カルド型ポリマーにおいては、式（Ｉ）に示すように、脱水素化された炭素原子の位置で、主鎖であるアルキル基の炭素原子と結合している。
カルド型ポリマーは、上記構造を有するポリマーであるため、
（１）ポリマー主鎖の回転拘束
（２）主鎖及び側鎖のコンフォメーション規制
（３）分子間パッキングの阻害
（４）側鎖の芳香族置換基導入等による芳香族性の増加
といった効果を奏する。
したがって、カルド型ポリマーは、高耐熱性、溶剤溶解性、高透明性、高屈折率、低複屈折率、更には、より高い気体透過性といった特徴を有する。
ここで、ラミネートタイプフォトソルダーレジスト層３２８の接着前の材料フィルムは、カルド型ポリマーと所定の添加剤とを用いて、ボイドや凹凸などの発生が抑制された状態で厚膜として成形可能である。また、カルド型ポリマーを含む材料フィルムは、ガラス転移温度の高いカルド型ポリマーを含有しているため、流動性の高い他成分を多く含むことが可能となっている。そのため、カルド型ポリマーを含む材料フィルムは、加熱することにより材料を軟化することが容易なため、埋め込み性が良く、接着された素子搭載基板のラミネートタイプフォトソルダーレジスト層３２８にもボイドや凹凸は少ない。そして、ボイドが少ないラミネートタイプフォトソルダーレジスト層３２８によれば、膜厚が保障できる。
ここで、通常のフォトソルダーレジスト層は、薄膜化すると反りが生じる場合がある。一方、本実施形態では、後述の剛性および解像度が優れ、線膨張係数の低いカルド型ポリマーを含む材料フィルムを用いるので、薄膜化しても優れた解像度を得られるラミネートタイプフォトソルダーレジスト層３２８を形成できる。
なお、上記カルド型ポリマーは、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなるポリマーであってもよい。従来の一般的な感光性ワニスとしては、現像性を持つカルボン酸基オリゴマーと多官能アクリルとのブレンドが用いられているが、解像度の面でさらなる改善の余地があった。一般的な感光ワニスの代わりに、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなるカルド型ポリマーを用いると、現像性を持つカルボン酸と架橋基であるアクリレート基とを同一分子鎖中に有し、主鎖に嵩高い置換基を持ちラジカル拡散し難いため、カルド型ポリマーを含有するフォトソルダーレジスト層３２８の解像度が向上する利点がある。
また、上記カルドポリマー含有樹脂膜からなるフォトソルダーレジスト層３２８は、以下に示す諸物性値を満たすことが望ましい。なお、以下の物性値はフィラーなどを含まない樹脂部分についての値であり、フィラーなどを添加することにより、適宜調整可能である。
ここで、カルド型ポリマー含有樹脂膜のガラス転移温度（Ｔｇ）は、例えば１８０℃以上とすることができ、特に好ましくは１９０℃以上である。ガラス転移温度がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐熱性が向上する。
また、カルド型ポリマー含有樹脂膜のガラス転移温度（Ｔｇ）は、例えば２２０℃以下とすることができ、特に好ましくは２１０℃以下である。ガラス転移温度がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。ガラス転移温度は、例えばバルク試料の動的粘弾性測定（ＤＭＡ）により測定可能である。
また、カルド型ポリマー含有樹脂膜のＴｇ以下の領域における線膨張係数（ＣＴＥ）は、例えば８０ｐｐｍ／℃以下とすることができ、特に好ましくは７５ｐｐｍ／℃以下である。線膨張係数がこの範囲にあると、カルド型ポリマー含有樹脂膜と、他の部材などとの密着性が向上する。
また、カルド型ポリマー含有樹脂膜のＴｇ以下の領域における線膨張係数（ＣＴＥ）は、例えば５０ｐｐｍ／℃以上とすることができ、特に好ましくは５５ｐｐｍ／℃以上である。また、上記カルド型ポリマー含有樹脂膜にフィラーを配合することにより、ＣＴＥを２０ｐｐｍ／℃以下の樹脂組成物を得ることもできる。線膨張係数がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。線膨張係数は、例えば熱機械分析装置（ＴＭＡ）による熱膨張測定により測定可能である。
また、カルド型ポリマー含有樹脂膜の熱伝導率は、例えば０．５０Ｗ／ｃｍ2・ｓｅｃ以下とすることができ、特に好ましくは０．３５Ｗ／ｃｍ2・ｓｅｃ以下である。熱伝導率がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐熱性が向上する。
また、カルド型ポリマー含有樹脂膜の熱伝導率は、例えば０．１０Ｗ／ｃｍ2・ｓｅｃ以上とすることができ、特に好ましくは０．２５Ｗ／ｃｍ2・ｓｅｃ以上である。熱伝導率がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。熱伝導率は、例えば円板熱流計法（ＡＳＴＭ Ｅ１５３０）により測定可能である。
また、カルド型ポリマー含有樹脂膜の１０〜２００μｍ直径のビアにおけるビアアスペクト比は、例えば０．０２５〜２．５とすることができ、特に好ましくは０．５〜１．５である。ビアアスペクト比がこの範囲にあると、カルド型ポリマー含有樹脂膜の解像度が向上する。
また、ビアアスペクト比がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。
また、カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電率は、例えば４以下とすることができ、特に好ましくは３以下である。誘電率がこの範囲にあると、カルド型ポリマー含有樹脂膜の高周波特性をはじめとする誘電特性が向上する。
また、カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電率は、例えば０．１以上とすることができ、特に好ましくは２．７以上である。誘電率がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。
また、カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電正接は、例えば０．０４以下とすることができ、特に好ましくは０．０２９以下である。誘電正接がこの範囲にあると、カルド型ポリマー含有樹脂膜の高周波特性をはじめとする誘電特性が向上する。
また、カルド型ポリマー含有樹脂膜の周波数１ＭＨｚの交流電界を印加した場合の誘電正接は、例えば０．００１以上とすることができ、特に好ましくは０．０２７以上である。誘電正接がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。
また、カルド型ポリマー含有樹脂膜の２４時間吸水率（ｗｔ％）は、例えば３ｗｔ％以下とすることができ、特に好ましくは１．５ｗｔ％以下である。２４時間吸水率（ｗｔ％）がこの範囲にあると、カルド型ポリマー含有樹脂膜の耐湿性が向上する。
また、カルド型ポリマー含有樹脂膜の２４時間吸水率（ｗｔ％）は、例えば０．５ｗｔ％以上とすることができ、特に好ましくは１．３ｗｔ％以上である。２４時間吸水率（ｗｔ％）がこの範囲のカルド型ポリマー含有樹脂膜であれば、通常の製法により安定的に製造可能である。
これら上記の複数の特性をカルド型ポリマーが満たす場合には、カルド型ポリマーを含むラミネートタイプフォトソルダーレジスト層３２８に要求される、機械的強度、耐熱性、他の部材との密着性、解像度、誘電特性、耐湿性などの諸特性がバランス良く実現される。そのため、信頼性および耐熱性に優れ、半導体素子を搭載する際の位置精度に優れる素子搭載基板が安定的に提供される。
＜実施形態２＞
図１３は、実施形態１において説明した素子搭載基板上に半導体素子を搭載してなる各種の半導体装置を模式的に示した断面図である。
上記の実施形態１で説明した素子搭載基板に半導体素子を搭載してなる半導体装置には、多くの形式がある。例えば、フリップチップ接続やワイヤーボンディングにより接続して搭載する形式がある。また、素子搭載基板に半導体素子をフェイスアップ構造やフェイスダウン構造により搭載する形式がある。また、素子搭載基板の片面や両面に半導体素子を搭載する形式がある。さらには、これらの各種形式を組み合わせてなる形式もある。
具体的には、例えば図１３（ａ）に示すように、実施形態１の素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂと、半導体素子５００の電極パッド５０２ａ、５０２ｂとがそれぞれ互いに直接に接続する。
また、図１３（ｂ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェイスアップ構造で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続されている。
また、図１３（ｃ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフリップチップ形式で搭載し、素子搭載基板４００の下部にＩＣなどの半導体素子６００をフリップチップ形式で搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００の電極パッド５０２ａ、５０２ｂとそれぞれ互いに直接に接続する。また、素子搭載基板４００仮面の電極パッド４０４ａ、４０４ｂは、半導体素子６００の電極パッド６０２ａ、６０２ｂとそれぞれ互いに直接に接続する。
また、図１３（ｄ）に示すように、素子搭載基板４００の上部にＬＳＩなどの半導体素子５００をフェースアップ構造で搭載し、素子搭載基板４００を、プリント基板７００の上部に搭載し得る。このとき、素子搭載基板４００上面の電極パッド４０２ａ、４０２ｂは、半導体素子５００上面の電極パッド５０２ａ、５０２ｂと、それぞれ金線５０４ａ、５０４ｂによりワイヤーボンディング接続される。また、素子搭載基板４００下面の電極パッド４０４ａ、４０４ｂは、プリント基板７００上面の電極パッド７０２ａ、７０２ｂとそれぞれ互いに直接に接続する。
上記いずれの構造からなる半導体装置においても、実施形態１で説明したように、素子搭載基板４００に備わる、カルド型ポリマーを含有する第一の絶縁層が第二の絶縁層よりも層厚が小さい構成であるため、半導体装置の薄型化、小型化を図りつつ、第一の絶縁層が多層絶縁膜全体を固定し、素子搭載基板４００の多層絶縁膜全体の反りを抑制する。
このため、素子搭載基板４００の上面または下面に半導体素子５００、６００を搭載する際の位置精度が優れる。また、プリント基板７００上に素子搭載基板４００を搭載する際の位置精度も優れる。このように優れた位置精度は、フリップチップ接続の場合も、ワイヤーボンディング接続の場合も同様に得られる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
たとえば、上記実施形態においては、フォトソルダーレジスト層３２８に、カルド型ポリマーを含み、所定の改質剤が添加された樹脂材料を用いる構成としたが、４層ＩＳＢを構成する基材３０２、絶縁樹脂膜３１２にカルド型ポリマーを含んでもよい。
また、上記の素子搭載基板としては、４層ＩＳＢ（登録商標）構造からなる素子搭載基板などが挙げられるが、特に限定されるわけではない。上記の素子搭載基板に備わる多層絶縁膜は、２層絶縁膜または３層絶縁膜であってもよく、５層以上の絶縁膜であってもよい。
また、４層ＩＳＢ以外のＩＳＢを構成する基材、絶縁樹脂膜、フォトソルダーレジスト層などにカルド型ポリマーを用いてもよい。さらに、他の半導体パッケージの基材、絶縁樹脂膜、フォトソルダーレジスト層などにカルド型ポリマーを用いてもよい。
また、上記の多層配線構造としては、例えば銅配線に限定されず、アルミニウム配線、アルミニウム合金配線、銅合金配線、ワイヤーボンディングされた金配線、金合金配線、またはこれらの混合配線などであってもよい。
また、上記の素子搭載基板の内部または表面には、トランジスタやダイオードなどの能動素子や、キャパシタや抵抗などの受動素子が設けられていてもよい。このような素子を備えることにより、半導体装置のさらなる高集積化が可能となる。
また、上記の素子搭載基板としては、ＩＳＢ構造を備える素子搭載基板を例に挙げたが、特に限定されるわけではない。例えば、本実施形態における素子搭載基板は、いわゆるプリント基板として用いることも可能である。
ＩＳＢ（登録商標）の構造を説明するための図である。 ＣＳＰおよびＩＳＢ（登録商標）の製造プロセスを説明するための図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 実施の形態における素子搭載基板の製造手順を示す工程断面図である。 通常のフォトソルダーレジスト層を用いる場合の素子搭載基板の製造手順を示す工程断面図である。 従来の一般的なＢＧＡの概略構成を示す図である。 実施の形態における素子搭載基板上に半導体素子を搭載してなる各種半導体装置を模式的に示した断面図である。
符号の説明
１２２ フレーム、１２６ ＩＳＢ基本ブロック、１２８ 廃材、１３０ 製品、１３２ フレーム、１３４ チップ、１３６ 廃材、１３８ 製品、２０１ ＬＳＩベアチップ、２０２ Ｔｒベアチップ、２０３ チップＣＲ、２０４ 金線ボンディング、２０５ 銅パターン、２０６ 導電性ペースト、２０７ 樹脂パッケージ、３０２ 基材、３０４ 銅箔、３０６ フォトエッチングレジスト層、３０７ ビアホール、３０８ 銅膜、３０９ 配線、３１０ フォトエッチングレジスト層、３１１ ビア、３１２ 絶縁樹脂膜、３１４ 銅箔、３１５ 孔、３１６ フォトエッチングレジスト層、３１７ フォトエッチングレジスト層、３１８ フォトエッチングレジスト層、３１９ 配線、３２０ 銅膜、３２２ ビアホール、３２３ ビア、３２４ 配線、３２６ 開口部、３２７ 貫通孔、３２８ フォトソルダーレジスト層、３４０ フォトソルダーレジスト層、４００ 素子搭載基板、４０２ 電極パッド、４０４ 電極パッド、５００ 半導体素子、５０２ 電極パッド、５０４ 金線、６００ 半導体素子、６０２ 電極パッド、７００ プリント基板、７０２ 電極パッド。

Claims (8)

  1. 素子を搭載するための素子搭載基板であって、
    基材と、
    前記基材の一方の面上に設けられた複数の絶縁層からなる積層膜と、
    を備え、
    前記基材側から数えて二層目以上の絶縁層のうちいずれかの絶縁層は、カルド型ポリマーを含有し、
    前記カルド型ポリマーを含有する絶縁層は、前記カルド型ポリマーを含有する絶縁層と前記基材との間に設けられている絶縁層よりも層厚が小さいことを特徴とする素子搭載基板。
  2. 請求項１に記載の素子搭載基板において、
    前記カルド型ポリマーを含有する絶縁層は、導電部材を埋設する絶縁層であることを特徴とする素子搭載基板。
  3. 請求項１または２に記載の素子搭載基板において、
    前記カルド型ポリマーを含有する絶縁層は、ソルダーレジスト層であることを特徴とする素子搭載基板。
  4. 請求項１乃至３のいずれか１項に記載の素子搭載基板において、
    前記カルド型ポリマーは、カルボン酸基とアクリレート基とを同一分子鎖内に有するポリマーが架橋してなることを特徴とする素子搭載基板。
  5. 請求項１乃至４のいずれか１項に記載の素子搭載基板において、
    前記カルド型ポリマーを含有する絶縁層のガラス転移温度が１８０℃以上２２０℃以下であり、
    前記カルド型ポリマーを含有する絶縁層の周波数１ＭＨｚの交流電界を印加した場合の誘電正接が０．００１以上０．０４以下であることを特徴とする素子搭載基板。
  6. 請求項５に記載の素子搭載基板において、
    前記カルド型ポリマーを含有する絶縁層のガラス転移温度以下の領域における線膨張係数が５０ｐｐｍ／℃以上８０ｐｐｍ／℃以下であることを特徴とする素子搭載基板。
  7. 請求項１乃至６いずれかに記載の素子搭載基板において、
    前記基材の他方の面上に設けられた複数の絶縁層からなる第二の積層膜をさらに備え、
    前記第二の積層膜において、
    前記基材側から数えて二層目以上の絶縁層のうちいずれかの絶縁層は、カルド型ポリマーを含有し、
    前記カルド型ポリマーを含有する絶縁層は、前記カルド型ポリマーを含有する絶縁層と前記基材との間に設けられている絶縁層よりも層厚が小さいことを特徴とする素子搭載基板。
  8. 請求項１乃至７いずれかに記載の素子搭載基板と、
    前記素子搭載基板に搭載されている半導体素子と、
    を備えることを特徴とする半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420711B (zh) * 2010-01-15 2013-12-21 Everlight Electronics Co Ltd 發光二極體封裝及其製作方法
WO2011093079A1 (ja) * 2010-01-28 2011-08-04 三井化学株式会社 金属樹脂複合体

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW394986B (en) * 1997-11-25 2000-06-21 Nippon Electric Co Active matrix liquid crystal display device and its manufacturing method
JP2000044776A (ja) 1998-07-29 2000-02-15 Mitsui Chemicals Inc 熱硬化性樹脂組成物
US6323435B1 (en) * 1998-07-31 2001-11-27 Kulicke & Soffa Holdings, Inc. Low-impedance high-density deposited-on-laminate structures having reduced stress
US6203967B1 (en) 1998-07-31 2001-03-20 Kulicke & Soffa Holdings, Inc. Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base
WO2001017797A1 (en) * 1999-09-10 2001-03-15 Caliper Technologies Corp. Microfabrication methods and devices
CN100454142C (zh) 2000-03-29 2009-01-21 学校法人神奈川大学 光固化性和热固化性树脂组合物、其感光性干薄膜及使用其的图案形成方法
JP4656737B2 (ja) 2000-06-23 2011-03-23 イビデン株式会社 多層プリント配線板および多層プリント配線板の製造方法
JP4529262B2 (ja) 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
JP4830204B2 (ja) 2001-03-13 2011-12-07 住友ベークライト株式会社 アクティブマトリックス型表示用プラスチック基板
JP2003133469A (ja) 2001-10-29 2003-05-09 Kyocera Corp ピン付き配線基板およびこれを用いた電子装置
JP2003264253A (ja) 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003298234A (ja) 2002-04-01 2003-10-17 Hitachi Cable Ltd 多層配線板及びその製造方法、ならびに配線基板
JP2003332483A (ja) * 2002-05-16 2003-11-21 Hitachi Ltd 配線基板とそれを用いた電子装置
US6881606B2 (en) * 2003-03-18 2005-04-19 Micron Technology, Inc. Method for forming a protective layer for use in packaging a semiconductor die

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