JP4413206B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体チップを搭載した半導体装置とその製造方法に関するものである。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。
こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡ
は、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
図１は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ１００は、ガラスエポキシ基板１０６上に、接着層１０８を介してＬＳＩチップ１０２が搭載された構造を有する。ＬＳＩチップ１０２は封止樹脂１１０によってモールドされている。ＬＳＩチップ１０２とガラスエポキシ基板１０６とは、金属線１０４により電気的に接続されている。ガラスエポキシ基板１０６の裏面には、半田ボール１１２がアレイ状に配列されている。この半田ボール１１２を介して、ＢＧＡ１００がプリント配線基板に実装される。
特開平７−１８３４２６号公報
こうしたパッケージにおいて、半導体チップと配線層とは、ワイヤボンディング方式またはフリップチップ方式により結線される。すなわち、配線層の最上部に金属膜からなるパッド電極を設け、このパッド電極と半導体チップのパッド電極とを所定の導電部材、すなわち、金線または半田等により接続する。この接続箇所の抵抗低減および接続強度を安定的に向上させることは、歩留まりおよび素子信頼性を向上させる上で重要な技術的課題となる。
ところが、パッケージ形成プロセスによっては、この接続部分の抵抗や強度が充分に得られないことがあった。本発明者らの検討によれば、特に、配線層上に素子を形成する工程においてプラズマ処理を含むプロセスを採用すると、ワイヤボンディング等の不良が生じることがしばしば確認された。
本発明は、上記事情に鑑みなされたものであって、半導体パッケージにおける半導体チップと配線層との接続不良を抑制し、素子の信頼性および歩留まりを向上させることを目的とする
本発明者は、半導体チップと配線層との接続不良を引き起こす要因について鋭意検討を行った。この結果、配線層の上部に素子を搭載する工程においてプラズマ処理等の金属表面を変質させる工程を実施すると、パッド電極表面が変質し、接続強度が低下することを見いだした。本発明は、かかる知見に基づいてなされたものである。
すなわち、本発明によれば、基材と、基材中に設けられた導体回路と、基材の少なくとも一部を覆う絶縁膜と、絶縁膜に設けられた凹部と、凹部の内部に設けられるとともに導体回路に接続するパッド電極と、絶縁膜の表面に形成された微小突起郡と、絶縁膜の上に形成された半導体チップと、パッド電極および半導体チップを電気的に接続する導電部材と、を備え、パッド電極は、電極膜およびその表面に形成された導電性保護膜とを含み、導電部材の一端が導電性保護膜に接して形成され、その側面と凹部の内壁との間に空隙部が設けられたことを特徴とする半導体装置が提供される。
また本発明によれば、導体回路を含む基材を用意する工程と、基材の少なくとも一部を覆う絶縁膜を形成するとともに、基材の表面または絶縁膜の表面に、導体回路に接続するパッド電極を形成する工程と、絶縁膜の表面およびパッド電極の表面が露出した状態でプラズマ処理を行う工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、パッド電極表面に導電性保護膜を設けているため、パッド電極表面の劣化を抑制することができる。このため、半導体パッケージにおける半導体チップと配線層との接続不良を抑制し、素子の信頼性および歩留まりを向上させることができる。
そして、絶縁膜の表面に微小突起郡が形成されているため、絶縁膜とその上部に設けられる封止樹脂等との間の界面密着性が顕著に改善され、歩留まりおよび素子信頼性が向上する。
また、絶縁膜に凹部が設けられ、パッド電極は凹部の内部に設けられ、凹部の内壁とパッド電極の側面との間に空隙部が設けられた構成とする。こうすることにより、絶縁膜上部に設けられる封止樹脂等との密着性が良好となる。また、パッド電極上に絶縁膜材料のかす等が付着しにくくなり、パッド電極上のボンディングの信頼性が向上する。
この半導体装置において、絶縁膜の表面がプラズマ処理面であって、導電性膜の表面が耐プラズマ性材料からなる構成とすることができる。また、このプラズマ処理により絶縁膜の表面に微小突起群が形成された構成とすることもできる。絶縁膜表面をプラズマ処理することにより、その上部に形成される膜との密着性が向上するが、その反面、パッド電極表面の劣化が生じ、半導体チップと配線層との接続不良が問題となる。上記構成によれば、導電性保護膜によりパッド電極表面の劣化を抑制できるので、かかる問題を解決することができる。
本発明における導電性保護膜は、電極膜上に形成された密着膜と、該密着膜上に形成され導線性保護膜の最表面を構成する被覆膜とを含む構成とすることができる。こうすることにより、表面劣化を安定的に抑制するとともに優れた強度を有するパッド電極を実現することができる。
以下、本発明の実施の形態について説明するが、その前に、実施の形態で採用するＩＳＢ構造について説明する。ＩＳＢ（Integrated System in Board；登録商標）は、本出願により開発された独自のパッケージである。ＩＳＢは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。
図２はＩＳＢの一例を示す概略構成図である。ここではＩＳＢの全体構造をわかりやすくするため、単一の配線層のみ示しているが、実際には、複数の配線層が積層した構造となっている。このＩＳＢでは、ＬＳＩベアチップ２０１、Ｔｒベアチップ２０２およびチップＣＲ２０３が銅パターン２０５からなる配線により結線された構造となっている。ＬＳＩベアチップ２０１は、引き出し電極や配線に対し、金線ボンディング２０４により導通されている。ＬＳＩベアチップ２０１の直下には、導電性ペースト２０６が設けられ、これを介してＩＳＢがプリント配線基板に実装される。ＩＳＢ全体はエポキシ樹脂などからなる樹脂パッケージ２０７により封止された構造となっている。なお、この図では単層の配線層を備える構成を示したが、多層配線構造を採用することもできる。
図３は、従来のＣＳＰおよび本発明に係るＩＳＢの製造プロセスの対比図である。図３（Ａ）は、従来のＣＳＰの製造プロセスを示す。はじめにベース基板上にフレームを形成し、各フレームに区画された素子形成領域にチップが実装される。その後、各素子について熱硬化性樹脂によりパッケージが設けられ、その後、素子毎に金型を利用して打ち抜きを行う。最終工程の打ち抜きでは、モールド樹脂およびベース基板が同時に切断されるようになっており、切断面における表面荒れなどが問題になる。また打ち抜きを終わった後の廃材が多量に生じるため、環境負荷の点で課題を有していた。
一方、図３（Ｂ）は、ＩＳＢの製造プロセスを示す図である。はじめに、金属箔の上にフレームを設け、各モジュール形成領域に、配線パターンを形成し、その上にＬＳＩなどの回路素子を搭載する。続いて各モジュール毎にパッケージを施し、スクライブ領域に沿ってダイシングを行い、製品を得る。パッケージ終了後、スクライブ工程の前に、下地となる金属箔を除去するので、スクライブ工程におけるダイシングでは、樹脂層のみの切断となる。このため、切断面の荒れを抑制し、ダイシングの正確性を向上させることが可能となる。
ＩＳＢ構造を採用した場合、以下の利点が得られる。
(i)コアレスで実装できるため、トランジスタ、IC、LSIの小型・薄型化を実現できる。
(ii)トランジスタからシステムLSI、さらにチップタイプのコンデンサや抵抗を回路形成
し、パッケージングすることができるため、高度なＳＩＰ(System in Package)を実現で
きる。
(iii)現有の半導体チップを組合せできるため、システムLSIを短期間に開発できる。
(iv)単層ＩＳＢ構造とした場合、半導体ベアチップが直下の銅材に直接マウントされており、良好な放熱性を得ることができる。
(v)回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転
送や高周波回路で優れた特性を発揮する。
(vi)電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
(vii)パッケージサイズはフリーであり、1個あたりの廃材を64ピンのSQFPパッケージと比較すると、約1/10の量となるため、環境負荷を低減できる。
(viii)部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
(ix)ISBのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、
セットメーカーのエンジニアが自ら設計できる。
以下、本発明の実施の形態について図面を参照して説明する。
以下、本発明の好ましい実施形態について、前述したＩＳＢの構造を有する半導体装置を例に挙げて説明する。図４は、本実施形態に係る半導体装置の断面構造を示す図である。この半導体装置は、層間絶縁膜４０５、層間絶縁膜４０６および銅からなる配線４０７からなる配線層が複数層積層し、最上層にソルダーレジスト層４０８が形成された多層配線構造体と、その表面に形成された素子４１０ａおよび回路素子４１０ｂにより構成されている。多層配線構造体の裏面には、半田ボール４２０が設けられている。素子４１０ａと、回路素子４１０ｂとは、モールド樹脂４１５によりモールドされた構造となっている。
パッド電極４６０は、配線４０７と電気的に接続している。パッド電極４６０と素子４１０ａとは金線４７０によりワイヤボンディングされ、およびパッド電極４６０と素子４１０ｂとはフリップチップ方式により接続されている。パッド電極４６０は、銅膜と、その表面に形成される導電材料からなるプラズマ保護膜とにより構成される。プラズマ保護膜の構造については後述する。
ソルダーレジスト層４０８、層間絶縁膜４０５およびモールド樹脂４１５を構成する材料は、それぞれ独立に樹脂材料を選択することができ、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。このうち、高周波特性に優れる液晶ポリマー、エポキシ樹脂、ＢＴレジン等のメラミン誘導体が好適に用いられる。これらの樹脂とともに、適宜、フィラーや添加剤を添加してもよい。
次に、図４に示す半導体装置の製造方法について、図５〜図７を参照して説明する。まず、図５（Ａ）のように、金属箔４００上に所定の表面にビアホール４０４を設け、その箇所に選択的に導電被膜４０２を形成する。具体的には、フォトレジスト４０１で金属箔４００を被覆した後、電界メッキ法により、金属箔４００の露出面に導電被膜４０２を形成する。導電被膜４０２の膜厚は、例えば１〜１０μｍ程度とする。この導電被膜４０２は、最終的に半導体装置の裏面電極となるので、半田等のロウ材との接着性の良い金、または銀を用いて形成することが好ましい。
つづいて図５（Ｂ）に示すように、金属箔４００上に、第一層目の配線パターンを形成する。まず金属箔４００を化学研磨して表面のクリーニングと表面粗化を行う。次に、金属箔４００上に熱硬化性樹脂で導電被膜４０２全面を覆い、加熱硬化させて平坦な表面を有する膜とする。つづいてこの膜中に、導電被膜４０２に到達する直径１００μｍ程度のビアホールを形成する。ビアホールを設ける方法としては、本実施形態ではレーザ加工によったが、そのほか、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを用いることもできる。その後、レーザ照射によりエッチング滓を除去した後、ビアホール４０４を埋め込むように全面に銅メッキ層を形成する。その後、フォトレジスト４０１をマスクとして銅メッキ層をエッチングし、銅からなる配線４０７を形成する。たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な銅箔をエッチング除去し、配線パターンを形成することができる。
以上のように、層間絶縁膜４０５の形成、ビアホール形成、銅メッキ層の形成および銅メッキ層のパターニングの手順を繰り返し行うことにより、図５（Ｃ）のように、配線４０７および層間絶縁膜４０５、４０６からなる配線層が積層した多層配線構造を形成する。
つづいて図６（Ａ）に示すように、パッド電極４６０と、このパッド電極４６０の形成箇所に開口部を有するソルダーレジスト層４０８とを形成し、ソルダーレジスト層４０８上に素子４１０ａおよび回路素子４１０ｂを形成する。ソルダーレジスト層４０８は半田耐熱性の良好な絶縁材料により構成する。たとえば、エポキシ樹脂等を用いることができる。素子４１０ａおよび回路素子４１０ｂとしては、トランジスタ、ダイオード、ＩＣチップ等の半導体チップや、チップコンデンサ、チップ抵抗等の受動素子が用いられる。なお、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。本実施形態では、素子４１０ａがベアーの半導体チップ（トランジスタチップ）であり、回路素子４１０ｂがチップコンデンサである。これらはソルダーレジスト層４０８に固着される。
図６（Ａ）に示す構造の形成工程について図７を参照して説明する。はじめに、層間絶縁膜４０６上に銅膜を形成した後、パターニングを行い、電極膜４６２を形成する。その後、選択メッキ法により、電極膜４６２表面に密着膜４６４を形成し、さらにその上に被覆膜４６６を形成する。密着膜４６４の材料としては、ニッケル、クロム、モリブデン、タングステン、アルミニウムおよびこれらの合金等が例示される。被覆膜４６６の材料としては、金、銀、白金およびこれらの合金等が例示される。それぞれの膜は、単層であっても多層であってもよい。次いで、ソルダーレジストシートを層間絶縁膜４０６表面に貼りつけ、熱プレスによりソルダーレジスト層４０８を形成する。その後、露光、現像を行い、電極膜４６２形成箇所を開口させる。電極膜４６２の側壁と、ソルダーレジスト層４０８の開口部内壁との間には空隙部が設けられる。なお、本実施形態では、エポキシ樹脂のシートを用い、エポキシ樹脂製のソルダーレジスト層４０８を形成するが、これに限られず種々の材料を用いることができる。
電極膜４６２を銅または銅アルミニウム合金とした場合、密着膜４６４と被覆膜４６６の好ましい組合せとしては、ニッケルからなる密着膜４６４および金からなる被覆膜４６６の組合せが挙げられる。本実施形態ではこの組合せを用いる。
こうして電極膜４６２上に、密着膜４６４および被覆膜４６６がこの順で積層してなるプラズマ保護膜が形成されたパッド電極４６０が形成される。この構造において、被覆膜４６６はプラズマ耐性向上に寄与し、密着膜４６４は、被覆膜４６６と電極膜４６２との密着性向上に寄与する。以上のようにして、図６（Ａ）に示す構造を得ることができる。
つづいて図６（Ａ）の状態でプラズマ処理を行う。プラズマ照射条件は、前述したような微小突起が形成されるよう、用いる樹脂材料に応じて適宜設定する。なお、基板へのバイアス印加は行わないことが好ましい。たとえば以下のような条件とする。
バイアス： 無印加
プラズマガス： アルゴン１０〜２０ｓｃｃｍ、酸素０〜１０ｓｃｃｍ
このプラズマ照射により、配線４０７の表面が清浄化され、ソルダーレジスト層４０８の表面が改質するとともに、ポリイミド保護膜からなる素子４１０の表面が改質し、これらの表面に微小突起が形成される。ソルダーレジスト層４０８の表面および素子４１０の表面には、平均直径１〜１０ｎｍ、数密度１×１０3μｍ-2程度の微小突起群が形成され
る。
次に図６（Ｂ）に示すように、素子４１０ａとパッド電極４６０とを金線４７０を用いてワイヤボンディングした後、これらをモールド樹脂４１５でモールドする。図６（Ｂ）は、モールドされた状態を示す。半導体素子のモールドは、金属箔４００に設けた複数個のモジュールに対して、金型を用いて同時に行う。この工程は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
その後、図６（Ｂ）の状態から金属箔４００を除去し、裏面に半田ボールを形成する。金属箔４００の除去は、研磨、研削、エッチング、レーザの金属蒸発等により行うことができる。本実施形態では以下の方法を採用する。すなわち、研磨装置または研削装置により金属箔４００全面を５０μｍ程度削り、残りの金属箔４００を化学的にウエットエッチングにより除去する。なお、金属箔４００全部をウエットエッチングにより除去してもよい。こうした工程を経ることにより、半導体素子の搭載された側と反対側の面に、第１層目の配線４０７の裏面が露出する構造となる。これにより、本実施形態で得られるモジュールでは裏面が平坦となり、半導体装置のマウント時に半田等の表面張力でそのまま水平に移動し、容易にセルフアラインできるというプロセス上の利点が得られる。
つづいて金属箔４００の除去により露出した導電被膜４０２に半田等の導電材を被着して半田ボール４２０を形成し、ダイシングを行うことにより図４に示した半導体装置を完成する。その後、ウエハをダイシングにより切断し、半導体装置チップを得ることができる。上記した金属箔４００の除去工程を行うまでは、金属箔４００が支持基板となる。金属箔４００は、配線４０７形成時の電解メッキ工程において電極としても利用される。また、モールド樹脂４１５をモールドする際にも、金型への搬送、金型への実装の作業性を良好にすることができる。
本実施形態に係る半導体モジュールは、図６（Ａ）の工程において、アルゴンプラズマ処理し、ソルダーレジスト層４０８表面および素子４１０の表面を改質し、微小突起を形成している。このため、これらとモールド樹脂４１５との間の界面密着性が顕著に改善され、歩留まりおよび素子信頼性が向上する。
さらに、こうしたプラズマ処理を行ってもパッド電極４６０の表面が劣化しないため、ワイヤボンディング工程における不良の発生が抑制され、高い信頼性と良好な歩留まりを実現することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
従来技術に係るパッケージ構造を説明するための図である。 ＩＳＢ（登録商標）の構造を説明するための図である。 ＢＧＡおよびＩＳＢ（登録商標）の製造プロセスを説明するための図である。 実施の形態に係る半導体装置の構造を説明するための図である。 実施の形態に係る半導体装置の製造方法を説明するための図である。 実施の形態に係る半導体装置の製造方法を説明するための図である。 実施の形態に係る半導体装置の製造方法を説明するための図である。
符号の説明
２０１ ＬＳＩベアチップ、２０２ Ｔｒベアチップ、２０３ チップＣＲ、２０４ 金線ボンディング、２０５ 銅パターン、２０６ 導電ペースト、２０７ 樹脂パッケージ、２０８ 半田ボール、４００ 金属箔、４０１ フォトレジスト、４０２ 導電被膜、４０５ 層間絶縁膜、４０７ 配線、４０８ ソルダーレジスト層、４０９ 接着部、４１０ａ 素子、４１０ｂ 回路素子、４１５ モールド樹脂、４２０ 半田ボール、４６０ パッド電極、４６２ 電極膜、４６４ 密着膜、４６６ 被覆膜、４７０ 金線。

Claims (6)

  1. 基材と、
    前記基材に設けられた導体回路と、
    前記基材の少なくとも一部を覆う絶縁膜と、
    前記絶縁膜に設けられた凹部と、
    前記凹部の内部に設けられるとともに前記導体回路に接続するパッド電極と、
    前記絶縁膜の表面に形成された微小突起群と、
    前記絶縁膜の上に形成された半導体チップと、
    前記パッド電極および前記半導体チップを電気的に接続する導電部材と、
    を備え、
    前記パッド電極は、電極膜と、該電極膜の側面を含む表面を覆う導電性保護膜とを含み、前記導電部材の一端が前記導電性保護膜に接して形成され、前記パッド電極を構成する前記導電性保護膜の側壁と前記凹部の内壁との間に空隙部が設けられたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記パッド電極、前記絶縁膜、前記空隙部、前記導電部材及び前記半導体チップを覆ったモールド材料をさらに備えることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記絶縁膜の表面がプラズマ処理面であって、前記導電性保護膜の表面が耐プラズマ性材料からなることを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記導電性保護膜は、前記電極膜上に形成された密着膜と、該密着膜上に形成された被覆膜とを含むことを特徴とする半導体装置。
  5. 導体回路と、
    基材の少なくとも一部を覆う絶縁膜と、
    前記基材の表面または前記絶縁膜の表面に、電極膜と該電極膜の側面を含む表面を覆う導電性保護膜とを含み、前記導体回路に接続するパッド電極とを形成した基材を用意する工程と、
    前記絶縁膜の表面および前記導電性保護膜の表面が露出した状態でプラズマ処理を行う工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    さらに、前記プラズマ処理を行う工程の後に、前記パッド電極、前記絶縁膜、前記空隙部、前記導電部材及び前記半導体チップをモールド材料で覆う工程を備えることを特徴とする半導体装置の製造方法。
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