JP4605177B2 - 半導体搭載基板 - Google Patents

半導体搭載基板 Download PDF

Info

Publication number
JP4605177B2
JP4605177B2 JP2007112279A JP2007112279A JP4605177B2 JP 4605177 B2 JP4605177 B2 JP 4605177B2 JP 2007112279 A JP2007112279 A JP 2007112279A JP 2007112279 A JP2007112279 A JP 2007112279A JP 4605177 B2 JP4605177 B2 JP 4605177B2
Authority
JP
Japan
Prior art keywords
semiconductor
mounting substrate
insulating layer
semiconductor chip
carrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007112279A
Other languages
English (en)
Other versions
JP2007227962A (ja
Inventor
文男 井上
教夫 森池
良明 坪松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2007112279A priority Critical patent/JP4605177B2/ja
Publication of JP2007227962A publication Critical patent/JP2007227962A/ja
Application granted granted Critical
Publication of JP4605177B2 publication Critical patent/JP4605177B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本発明は、半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法に関する。
半導体の集積度が向上するに従い、入出力端子数が増加している。これに伴い、多くの入出力端子数を有する半導体パッケージが必要になってきている。一般に、入出力端子はパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプ（アレイタイプ）がある。前者には、ＱＦＰ（Quad Flat Package）が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、０．５ｍｍピッチ以下の領域では、配線板との接続に高度な技術が必要とされる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するＰＧＡ（Pin Grid Array）が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なＢＧＡ（Ball Grid Array）と称するパッケージが開発されている。
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ（ＣＳＰ； Chip Size Package）が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの（NIKKEI MATERIALS TECHNOLOGY 94.4,No.140,p18-19）や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファモールドしたもの（Smallest Flip-Chip-Like Package ＣＳＰ； The Second VLSI Packaging Workshop of Japan,p46-50,1994）などがある。
また、本発明者らは、鋭意検討の結果、特開平１０−１８９８２０号に開示するように、絶縁性支持基板の一表面には複数の配線が形成されており、前記配線は少なくとも半導体チップ電極と接続するインナ−接続部及び半導体チップ搭載領域部を有し、前記絶縁性支持基板には、前記絶縁性支持基板の前記配線が形成されている箇所であって前記インナ−接続部と導通するアウタ−接続部が設けらる箇所に、開口が設けられており、前記絶縁性支持基板の前記半導体チップ搭載領域内における前記配線相互間に、少なくとも１個の貫通穴（以下、ベントホールという。）が設けられており、前記配線の半導体チップ搭載領域部を含めて前記半導体チップが搭載される箇所に、絶縁性フィルムが載置形成されており、前記絶縁性フィルムは、前記ベントホール周辺部で前記絶縁性支持基板との間に中空箇所を形成するように構成されている半導体パッケ−ジ用チップ支持基板とその製造方法を提案している（図４参照）。この提案によって、パッケージクラックを防止し信頼性に優れる小型の半導体パッケ−ジの製造が可能になった。
特開平１０−１８９８２０号 NIKKEI MATERIALS TECHNOLOGY 94.4,No.140,p18-19 Smallest Flip-Chip-Like Package ＣＳＰ； The Second VLSI Packaging Workshop of Japan,p46-50,1994
ところが、この半導体パッケージについても、小型化、高密度化が進められ、ベントホールを形成する箇所を確保するのが困難であった。また、従来のベントホールを有する半導体パッケージは、ベントホールと、絶縁性支持基板との間に中空箇所を形成するように構成しなければならず、そのために工程が複雑となり、効率が低くコスト高であるという課題があった。また、さらなる半導体パッケージの薄型化の要求が高まり、半導体搭載基板の薄型化が求められている。しかし、半導体搭載基板や半導体パッケージの製造の際には、ある程度半導体搭載基板の剛性が必要であり、従来技術では半導体搭載基板の絶縁基材の厚みは５０μｍ以上必要であった。さらに、従来の半導体搭載基板では、100μm以下の薄い基板に使用する基材としては、ポリイミドフィルムが一般的であるが、ポリイミドフィルムが高価であることから、薄い半導体搭載基板の価格低減が難しいという問題点があった。
本発明は、小型化、薄型化、高密度化、低価格化に優れ、かつ、パッケージクラック防止等の信頼性に優れ、また、ベントホール数を低減または削除することのできる小型の半導体パッケ−ジ及びこれに用いる半導体搭載基板を提供し、併せて生産効率に優れた半導体搭載基板と半導体パッケージ並びにこれらの製造方法を提供することを目的とする。
本発明は、以下のことを特徴とする。
（１）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップ搭載後に除去可能である半導体搭載基板。
（２）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップ搭載後に除去可能であって、前記支持体は前記絶縁層側に多数の配線を備え、後に前記半導体チップが搭載される半導体チップ搭載領域と、前記半導体チップ搭載領域の外側で後に封止樹脂で封止され半導体パッケージとなる半導体パッケージ領域とが複数組行及び列に均等に配置され、前記配線は半導体チップ接続端子と外部接続端子と前記端子同士を繋ぐ展開配線とから構成され、前記外部接続端子部の前記支持体には、前記外部接続端子に達する開口が形成された半導体搭載基板。
（３）前記キャリア層の除去が機械的に剥離可能な（１）または（２）に記載の半導体搭載基板。
（４）前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである（３）に記載の半導体搭載基板。
（５）前記絶縁層の厚みが１〜５０μmである（１）〜（４）のいずれかに記載の半導体搭載基板。
（６）前記絶縁層が絶縁性の接着剤である（１）〜（５）のいずれかに記載の半導体搭載基板。
（７）前記キャリア層の厚みが３０〜５００μmである（１）〜（６）のいずれかに記載の半導体搭載基板。
（８）前記キャリア層が絶縁性フィルムである（１）〜（７）のいずれかに記載の半導体搭載基板。
（９）前記絶縁性フィルム及び前記絶縁層は、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを含有するである（１）〜（８）のいずれかに記載の半導体搭載基板。
（１０）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板の製造方法であって：前記半導体チップを搭載する側に位置する少なくとも１の絶縁層と、前記半導体チップ搭載後に除去可能な少なくとも１のキャリア層とを備える支持体を形成する工程；後に外部接続端子が形成される箇所の前記支持体に開口を形成する工程；前記支持体の前記絶縁層側に金属箔を貼り合わせた後、前記金属箔をエッチングして露出した部分に少なくともニッケル及び金めっきして配線を形成する工程；及び、後に半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域の外側であって後に封止樹脂で封止され半導体パッケージの一部となる半導体パッケージ領域が複数組行及び列に均等に配置形成される工程を備える半導体搭載基板の製造方法。
（１１）前記支持体を形成する工程は、前記キャリア層にワニス状の前記絶縁層を塗布し乾燥させることからなる（１０）に記載の半導体搭載基板の製造方法。
（１２）前記支持体を形成する工程は、前記キャリア層にフィルム状の前記絶縁層を貼り合わせることからなる（１０）に記載の半導体搭載基板の製造方法。
（１３）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板の製造方法であって：少なくとも１の絶縁層及び前記絶縁層の一方の面に前記半導体チップ搭載後に除去可能な少なくとも１のキャリア層からなる支持体と、前記絶縁層の他方の面に金属箔とを備える積層体を形成する工程；後に外部接続端子が形成される箇所の前記支持体に前記金属箔に達するまで開口を形成する工程；及び前記金属箔をエッチングして露出した部分に少なくともニッケル及び金めっきして配線を形成する工程；及び、後に半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域の外側であって後に封止樹脂で封止され半導体パッケージの一部となる半導体パッケージ領域が複数組行及び列に均等に配置形成される工程を備える半導体搭載基板の製造方法。
（１４）前記積層体を形成する工程は、前記絶縁層の一方の面に前記キャリア層が位置するよう支持体を形成した後、前記絶縁層の他方の面に金属箔を形成することからなる（１３）に記載の半導体搭載基板の製造方法。
（１５）前記積層体を形成する工程は、金属箔の一方の面に前記絶縁層を形成した後、前記絶縁層の他方の面に前記キャリア層を形成することからなる（１３）に記載の半導体搭載基板の製造方法。（１６）（１）〜（９）のいずれかに記載の半導体搭載基板、または（１０）〜（１５）のいずれかに記載の製造方法による半導体搭載基板の前記半導体チップ搭載領域に前記半導体チップを搭載する工程、前記半導体搭載基板の前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程、前記半導体搭載基板の前記キャリア層を除去する工程、前記半導体搭載基板の前記外部接続端子に外部接続バンプを形成する工程を有する半導体パッケージの製造方法。
（１７）前記キャリア層の除去を、機械的な剥離で行う工程を有する（１６）記載の半導体パッケージの製造方法。
（１８）前記機械的な剥離を行う前に、前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する（１７）に記載の半導体パッケージの製造方法。
（１９）半導体チップの搭載をダイボンドフィルムで行う（１６）〜（１８）のいずれかに記載の半導体パッケージの製造方法。
（２０）前記半導体チップの搭載を、前記半導体チップの少なくとも一辺以上からはみ出させたダイボンドフィルムで行う工程を有する（１６）〜（１９）のいずれかに記載の半導体パッケージの製造方法。
（２１）前記ダイボンドフィルムが半硬化の状態で前記樹脂封止を行う工程を有する（１９）又は（２０）記載の半導体パッケージの製造方法。
（２２）前記半導体搭載基板の前記半導体チップ接続端子と前記半導体チップの電気的な接続をワイヤボンドで行う工程を有する（１６）〜（２１）のいずれかに記載の半導体パッケージの製造方法。
（２３）多数の前記半導体チップを一体に繋がった前記封止樹脂で同時に封止する工程、前記一体となった封止樹脂と前記半導体搭載基板の前記絶縁層を同時に切断する工程を有する（１６）〜（２２）のいずれかに記載の半導体パッケージの製造方法。
（２４）前記封止樹脂と前記半導体搭載基板の前記絶縁層の切断をダイサーで行う工程を有する（２３）に記載の半導体パッケージの製造方法。
（２５）前記封止樹脂と前記半導体搭載基板の前記絶縁層の切断を、前記外部接続バンプ形成後に行う工程を有する（２３）または（２４）に記載の半導体パッケージの製造方法。
（２６）前記外部接続バンプをはんだボールを融着して行う工程を有する（１６）〜（２５）のいずれかに記載の半導体パッケージの製造方法。
（２７）（１６）〜（２６）のいずれかに記載の製造方法で製造された半導体パッケージ。
（２８）絶縁層とその一方の面に形成された複数の配線からなり、前記配線は半導体チップ接続端子と外部接続端子とそれらを繋ぐ展開配線から構成され、前記外部接続端子部の前記絶縁層に前記外部接続端子に達する開口が形成された半導体搭載基板と、前記半導体搭載基板の半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップ接続端子と前記半導体チップを電気的に接続する手段と、少なくとも前記半導体チップの必要な箇所を封止する封止樹脂と、前記絶縁層の前記開口部に露出した外部接続端子に融着されたはんだボールから構成された半導体パッケージにおいて、前記絶縁層開口の直径をｄ（ｍｍ）、前記はんだボールの直径をＤ（ｍｍ）としたとき、Ｄ＞ｄ＋０．０５（ｍｍ）なる関係が成立するはんだボールを融着した半導体パッケージ。
（２９）少なくとも絶縁層とキャリア層からなる支持体の絶縁層側に形成された複数の配線からなり、前記配線は半導体チップ接続端子と外部接続端子とそれらを繋ぐ展開配線から構成され、前記外部接続端子部の前記絶縁層及び前記キャリア層に前記外部接続端子に達する開口が形成された半導体搭載基板を製造する工程、前記半導体搭載基板の半導体チップ搭載領域に半導体チップを搭載する工程、前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程、前記キャリア層を除去する工程、前記絶縁層の前記開口部に露出した外部接続端子にはんだボールを融着する工程を有する半導体パッケージの製造方法において、前記はんだボール融着工程が、前記絶縁層開口の直径をｄ（ｍｍ）、前記はんだボールの直径をＤ（ｍｍ）としたとき、Ｄ＞ｄ＋０．０５（ｍｍ）なる関係が成立するはんだボールを用いる工程である半導体パッケージの製造方法。
（３０）前記キャリア層の除去を、機械的な剥離で行う工程を有する（２９）記載の半導体パッケージの製造方法。
（３１）前記機械的な剥離を行う前に、前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する（３０）に記載の半導体パッケージの製造方法。
（３２）前記キャリア層の除去工程を、前記はんだボールの融着工程の前に行うことを特徴とする（２９）〜（３１）のいずれかに記載の半導体パッケージの製造方法。
本発明者らは、鋭意検討の結果、半導体搭載基板が少なくとも絶縁層とキャリア層から構成され、半導体パッケージの封止後にキャリア層を除去することにより、小型、薄型、高密度化、低価格化が可能で、かつパッケージクラック性や温度サイクル性に優れた信頼性の高い薄型半導体パッケージを製造できるという知見を得た結果、本発明をなすに至った。これは、半導体搭載基板の絶縁層が薄いほど基板の透湿度（測定方法：ＪＩＳ Ｚ０２０８）が高くなり、リフロー時の水分放出が容易になるためである。したがって、従来水分放出のために設けていたベントホールの低減や削除が可能になり、高密度実装が可能になる。また、最終的に半導体搭載基板のキャリア層を除去することで、絶縁層だけの薄い基板の使用が可能になり、薄型半導体パッケージを効率よく組み立てることが可能になる。さらに、絶縁層が薄いことから、従来では搭載できなかった大きなはんだボールを搭載することが可能になり、これによって、マザーボード実装時の温度サイクル性を著しく向上させることができる。
また、本発明は、半導体チップを搭載するためのダイボンドフィルムを半導体チップの少なくとも一辺以上からはみ出させること及び半導体チップと半導体搭載基板の空隙をダイボンドフィルムで充填することを満たした半導体パッケージとして、パッケージクラックの防止と良好な温度サイクル性を実現することができる。この場合には、半導体チップを実装するためのダイボンドフィルムを半導体チップの少なくとも一辺以上からはみ出させることによって、半導体チップの下に封止樹脂が侵入することを防ぎ、半導体チップと半導体搭載基板の空隙をダイボンドフィルムで充填することで気泡を排除でき、パッケージ内部の気密性と配線の保護作用を高めることができるため、耐リフロー性、温度サイクル性に優れると考えられる。
さらに、本発明は、半導体チップと半導体搭載用基板の空隙をダイボンドフィルムで充填することを満たした半導体パッケージは、ダイボンドフィルムが半硬化の状態で樹脂封止を行う工程を有する、即ち、半導体チップを搭載する工程において、ダイボンドフィルムを半硬化の状態で止めておき、樹脂封止の工程において、封止時の熱と圧力によって半導体チップと半導体搭載基板の空隙部分をダイボンドフィルムでほぼ完全に充填した後、本硬化させる工程を有する。これによると、半導体チップと半導体搭載基板の間に気泡のない半導体パッケージを得ることができる。
本発明のダイボンドフィルムが半硬化の状態で樹脂封止を行う工程を有する半導体パッケージの製造方法によれば、半導体搭載基板とその少なくとも一方の面に形成された配線が、半導体チップ搭載領域に少なくとも１本以上形成されたファン−インタイプ（図１参照）の半導体パッケージに対して、半導体チップと半導体搭載基板の間にダイボンドフィルムを効果的に充填することができ、良好な耐リフロー性、温度サイクル性を確保できる。これは、半導体チップ搭載領域１８に配線のないファン−アウトタイプ（図２参照）の半導体パッケージにおいても同様の効果が期待でき、特に半導体チップ搭載領域１８にダミーパターン２１を設けた場合は、ファン−インタイプと同様の効果が得られる。
（半導体搭載基板の支持体）
従来の半導体搭載基板では、使用する絶縁基材は、基板製造工程及び半導体パッケージ組立て工程での耐熱性、剛性、寸法安定性、耐薬品性等の特性と、半導体パッケージとしての耐リフロー性、ＰＣＴ性（プレッシャクッカテスト）、ＴＨＢ性（高温高湿バイアス）、ＴＣＴ性（温度サイクルテスト）等の信頼性試験の全てを満足しなければならなかった。これらの特性を全て満足できる基材としてはポリイミドフィルムやガラスエポキシ基材を用いるのが一般的であったが、ポリイミドフィルムは非常に高価であることや、薄いガラスエポキシ基材が入手困難であること等の問題点があった。
本発明の半導体搭載基板の支持体は、少なくとも絶縁層とキャリア層から構成され、必要に応じて夫々の層はさらに複数の層から構成されていても良い。このため、絶縁層としては、半導体搭載基板としての剛性や寸法安定性などの特性は必ずしも必要ではなくなり、またキャリア層は封止後に除去されるため、半導体パッケージの信頼性を満足する必要がなく、従来使用できなかった安価な材料が使用可能になる。
絶縁層の材料には、耐熱性のエンジニアリングプラスチックフィルムやそれらの樹脂を含む接着剤であることが好ましい。例えば、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも単位構造中に１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂が挙げられる。さらに具体的には、イミド基を少なくとも１つ以上含む樹脂としては、ポリイミドやポリアミドイミドがあり、アミド基を少なくとも１つ以上含む樹脂としては、ポリアミドやアラミドがあり、フェニレン基を少なくとも１つ以上含む樹脂としては、ポリフェニレンサルファイドがあり、エステル基を少なくとも１つ以上含む樹脂としては、ポリエチレンテレフタレート、ポリエチレンナフタレートやポリアリレートがあり、エーテル基を少なくとも１つ以上含む樹脂としては、ポリエーテルエーテルケトンやポリエーテルイミドがあり、サルホン基を少なくとも１つ以上含む樹脂としては、ポリサルホンやポリエーテルサルホンがあり、カーボネート基を少なくとも１つ以上含む樹脂としては、ポリカーボネートがあり、シリコーン結合を少なくとも１つ以上含む樹脂としては、シロキサン変性ポリアミドイミドがある。
キャリア層の材料は、半導体搭載基板製造、および半導体パッケージ組立て工程の特性を満足できれば特に制限するものではない。ただし、樹脂封止後に除去するため、除去しやすいものを選択するのが好ましい。例えば、キャリア層としても絶縁層と同様のエンジニアリングプラスチックフィルムが使用できる他に、銅、アルミニウム、鉄、ニッケル、またはそれらを含む合金などの金属、紙、布、ガラスクロス、またはそれらを組み合わせたものも使用できる。ただし、金属を使用する場合は、配線の金めっき工程でキャリア層に金めっきが析出するのを防止するために、レジストやその他めっきの析出しない材料で表面を被覆することが好ましい。また、キャリア層の材料は、除去後は不要になるため、環境負荷低減のためには、リサイクル可能な材料であることが好ましい。例えば、銅やアルミニウムなどの金属、熱可塑性樹脂を使用したエンジニアリングプラスチックフィルム、紙などはリサイクルが容易で好ましい。
絶縁層およびキャリア層の材料は、透湿度が高いものを用いるのが好ましく、この透湿度が１(ｇ/ｍ2・２４ｈ)以上の材料を用いるのが好ましく、さらに、１０(ｇ/ｍ2・２４ｈ)以上のものがより好ましい。なお、材料の入手容易性の観点から、１０００(ｇ/ｍ2・２４ｈ)以下が好ましい。
透湿度は、絶縁層およびキャリア層の厚みに反比例するため、厚みを薄くすることによって透湿性は上がる。したがって、絶縁層は薄いほうが好ましく、１〜５０μｍが好ましく、さらに５〜２０μｍがより好ましい。絶縁層が1μｍ以下ではＴＨＢ性やＰＣＴ性に問題が発生し、５０μｍより厚いと薄型パッケージには適用が困難になる傾向にある。また、キャリア層の厚みは、半導体搭載基板の剛性及び寸法安定性を確保するために、３０〜５００μｍが好ましく、さらに５０〜２００μｍがより好ましい。但し、使用する材料の熱膨張率、湿度膨張率、弾性率、搬送性等を考慮し、最適な厚みを実験的にあらかじめ求めておくのが好ましい。
絶縁層およびキャリア層は、吸水性の低いものであることが好ましく、ＪＩＳ Ｋ７２０９による吸水率が、１．５ｗｔ％未満であることが好ましく、１．０％未満であると更に好ましい。この吸水率が１．５ｗｔ％を超えると、半導体搭載基板や半導体パッケージの製造工程で水分が蒸発して、その圧力で剥離やふくれまたは発泡等の不良が発生しやすくなる。
（キャリア層の除去方法）
本発明の半導体搭載基板に半導体チップを搭載後、半導体搭載基板のキャリア層を除去する。 キャリア層の除去方法としては、機械的な力で剥離する方法、機械的な研磨による方法、薬液によるウエットエッチング、プラズマ等によるドライエッチングによる方法、レーザによる方法等があり、使用する材料の組合せによって選択でき、必要に応じて組み合わせて行うこともできる。
（機械的な力で剥離する方法）
機械的に剥離するためには、絶縁層とキャリア層の接着力が１０〜５００Ｎ／ｍであることが好ましく、更に５０〜２００Ｎ／ｍであることがより好ましい。
接着力が１０Ｎ／ｍ未満であると、半導体搭載基板や半導体パッケージの製造工程で剥離してしまう恐れが有り、また、５００Ｎ／ｍより大きいと、キャリア層の除去工程で剥離が困難になる傾向にある。しかし、キャリア層の除去工程で以下に示す接着力低下手段を用いて、接着力を５００Ｎ／ｍ以下、より好ましくは２００Ｎ／ｍ以下にできる場合は、接着力の初期値は５００Ｎ／ｍより大きくてもよい。
（接着力低下手段）
接着力の低下は、以下に示す温度処理、光照射、吸湿、液処理のいずれかもしくは組合わせで行うことができ、絶縁層やキャリア層材質等により効率的な方法を選択することが好ましい。また、接着力低下手段は、キャリア層の剥離前または剥離工程と同時に行うことができる。更に、キャリア層の絶縁層形成側に、予め離型処理を施すことにより、キャリア層と絶縁層間の接着力を調節することもできる。離型処理の方法は特に問わないが、一般的なシリコーン系または非シリコーン系材料による表面処理が使用できる。また、逆に接着力が弱い場合は、プラズマ処理やコロナ放電処理を行い、好ましい接着力に調整することもできる。
（温度処理による接着力の低下）
温度処理としては、剥離工程前に行う恒温放置と、剥離工程と同時に行う加熱処理および冷却処理に大別される。剥離工程前に行う恒温放置の温度としては、接着力が充分に低下してキャリア層が残らず、かつ絶縁層や半導体パッケージに熱によるダメージを与えない必要があり、５０〜２５０℃が好ましく、８０〜１５０℃がより好ましい。剥離工程前に行う恒温放置は、封止樹脂の加熱・硬化と同時に行うことが効率的で好ましい。但し、ある温度以上で急激に熱収縮する材料をキャリア層に用いれば、剥離工程前に恒温放置しなくても、熱処理だけで簡単に剥離できる場合があるため、より好ましい。この温度としては、１８０℃〜２５０℃が好ましく、使用する材料としてはポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン等が使用できる。
剥離工程と同時に行う加熱処理としては、接着力が充分に低下して絶縁層表面に汚染物質が残らず、かつ半導体パッケージに熱によるダメージを与えない温度である必要があり、例えば、４０〜２００℃が好ましく、４０〜１００℃がより好ましい。また、冷却処理としては、半導体パッケージにダメージを与えない必要があり、-２０〜３０℃が好ましく、０〜３０℃がより好ましい。
（光照射による接着力の低下）
キャリア層の剥離前に、光を照射することで、接着力を低下することができる。そのような光としては、紫外線を用いることが好ましく、一般的な配線板製造工程で用いられる紫外線露光機を用いることができる。その露光量は、キャリア層の光透過量、種類、厚みにより適切な量を実験的に求めることが好ましい。使用する波長も材料によって最適の波長を選択すればよい。
（吸湿による接着力の低下）
キャリア層の剥離前に、吸湿処理を行うことで接着力を低下できる。その条件は、例えば、６０％ＲＨ以上が好ましく、必要であれば同時に加熱することもできる。吸湿を行う雰囲気としては、汚染などの防止のために純水が好ましいが、必要に応じて有機溶剤を用いることもできる。
（液処理による接着力の低下）
キャリア層の剥離前に、液処理を行うことで接着力を低下できる。そのような液としては、水、アルコール、有機溶剤、アルカリ水溶液などを用いることができ、キャリア層の種類・厚みにより効果的なものを選択でき、さらに、組み合わせることもできる。例えば、アルコールとしては、メタノール、エタノール、プロパノールがあり、有機溶剤としては、アセトン、テトラヒドロフラン、ジメチルホルムアミド、ジメトキシエタン、トルエンなどがある。さらに、アルカリ水溶液のアルカリ成分としては、モノエタノールアミン、エチレンジアミンなどのアミン系材料や水酸化カリウム、水酸化ナトリウム、水酸化テトラメチルアンモニウムなどがある。また、液処理方法としては、液中への浸漬やスプレー噴霧があり、長時間の処理が必要な場合、液中への浸漬が好ましい。スプレー噴霧はスプレー圧によりキャリア層を剥離することができる場合に、効率的でより好ましい。
(半導体搭載基板の製造)
半導体搭載基板を、絶縁層とキャリア層とから成る支持体の絶縁層側に金属層を設け、この金属層の不要な箇所をエッチング除去して配線を形成する方法によって製造することができる。また、絶縁層とキャリア層から成る支持体の絶縁層側の必要な箇所にのみ、めっきにより配線を形成する方法によっても製造することができる。
(接着剤による貼り合わせ)
キャリア層と絶縁層と金属層を有する積層材は、キャリア層と絶縁層から成る支持体を形成しこれに金属箔を貼り合わせる方法、または金属箔に絶縁層を形成し、さらにキャリア層を貼り合わせる方法、キャリア層と絶縁層と金属箔とを同時に貼り合わせる方法によって製造することができる。この場合は、絶縁層が接着剤であれば効率がよく好ましい。その方法としては、キャリア層と金属箔を接着剤で貼り合わせる方法や、半硬化した絶縁層を直接金属箔と貼り合わせる方法がある。絶縁層として接着剤を使用する場合は、上記したように透湿性の高いものを用いるのが好ましいが、キャリア層及び絶縁層のトータルでの透湿度が１(ｇ/ｍ2・２４ｈ)以上であることが好ましく、さらに１０(ｇ/ｍ2・２４ｈ)以上であることがより好ましい。また、接着剤は、金属箔との接着力、特に熱衝撃下での接着力が重要であり、この値が３００(Ｎ/ｍ)以下であると、配線を接着する力が弱く、実用的でない場合がある。
また、絶縁層として使用する接着剤には、上記したように、例えば、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも単位構造中に１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを含む接着剤を用いることができる。中でも、ポリイミド系やシリコーン変性ポリアミドイミド系接着剤は、耐熱性が高く好ましい。
このような接着剤は、樹脂ワニスを別の支持フィルムや支持金属に、キスコータ、ロールコータ、コンマコータなどを用いて塗布し、５０〜２００℃で１０〜１００分間加熱・乾燥し、半硬化状態にした後、支持フィルムや支持金属から剥離して接着フィルムを形成する方法がある。また、金属箔やキャリア層に同様の方法で直接塗布する方法でもよい。加熱は使用する樹脂によって、それぞれ適切な条件で行うことが好ましい。
また、例えば、厚み１０μｍのポリイミド系接着剤は、この透湿度や耐熱性が高いなど、半導体搭載基板としての他の特性にも優れるので好ましい。
上記の接着剤を絶縁層として用いて、キャリア層と金属箔を貼り合わせた積層体を作製する。これは、この後の工程にて金属箔の不要な箇所をエッチング除去して、配線を形成するためである。この金属箔の厚みは、５〜５０μｍの範囲であることが好ましく、５μｍ未満の金属箔は貼り合わせることが困難で、５０μｍを超えると回路をエッチング形成する時に微細な形状に形成することが困難になるおそれがある。金属箔としては、銅箔を用いるのが一般的である。
支持体の金属箔側の面には、前述のように接着剤などの第１の絶縁層が形成されるが、このような非対称の構成にすると、すなわち、キャリア層の一方にのみ絶縁層を形成すると、半導体搭載基板としたときに基板に反りが発生する場合がある。その場合は、キャリア層の他方の面にも反りを抑制するための第２の絶縁層を形成することができる。第２の絶縁層の材質は特に問わないが第１の絶縁層と同様のものが使用でき、第１の絶縁層と同じ接着剤を用いるのが好ましい。また、第２の絶縁層の厚みは、半導体搭載基板としたときに反りが発生しないように、実験的に最適の厚みを選定するのが好ましく、形成方法も第１の絶縁層と同様に行うことができる。
（キャスティングによる絶縁層及びキャリア層の形成）
また、金属箔に、絶縁層となる絶縁ワニスをキャスティングし、加熱硬化後に更にキャリア層となる絶縁ワニスを絶縁層上にキャスティングして加熱硬化さて製造することもできる。この場合、金属箔の表面が適切な粗さを持つように調整されていれば、絶縁層との接着力が向上し効果的である。例えば、銅箔に、絶縁層用ワニスとして、ポリアミドイミドをキャスティングする場合、銅箔の表面粗さは、２〜１５μｍであることが好ましく、そのような粗さに調整するには、一般に知られている酸化剤による表面処理があり、例えば、亜塩素酸ナトリウム、過硫酸アルカリ、塩素酸カリウム、過塩素酸カリウム、又はペルオキソ硫酸アルカリのアルカリ性水溶液等の酸化剤を含む処理液に浸漬又はその処理液を吹き付けて行う。
(蒸着またはめっきによる金属層の形成)
また、絶縁層及びキャリア層からなる支持体の絶縁層側に、蒸着またはめっきによって金属層を形成してもよく、例えば、ポリイミド系接着剤とポリエチレンナフタレートフィルムに銅を蒸着する場合には、まず、絶縁層側に接着金属となるニッケルやクロムを５〜１００ｎｍ蒸着し、その上に銅を１０〜６００ｎｍ蒸着する。さらに銅を電気めっきすることによって、総厚み５〜５０μｍの銅層を形成することができる。
また、絶縁層及びキャリア層からなる支持体の絶縁層側に銅を０．５〜３μｍ無電解めっきし、さらに銅を電気めっきすることによって、総厚み５〜５０μｍの銅層を形成することもできる。
（エッチングによる配線の形成）
このようにして作製した積層体の、金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。金属箔として銅箔を用いる場合は、エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、例えば、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
（めっきによる配線の形成）
また、配線は、前記したように、絶縁層及びキャリア層からなる支持体の絶縁層側の必要な箇所にのみ無電解めっきを行うことで形成することもでき、通常の無電解めっきによる配線形成技術を用いることができる。
例えば、支持体の絶縁層側に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去して半導体搭載用基板とする。このときの無電解めっき用触媒は、通常パラジウムを用いることが多く、支持体の絶縁層側に無電解めっき触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、支持体を浸漬して絶縁層表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって支持体の絶縁層表面にめっきを開始するための核を形成することができる。通常は、このような操作をするために、被めっき物を、アルコールや酸で洗浄し、表面に付着した人体の指からの脂肪分や加工機械からの油分を除去し、表面にめっき用触媒を付着させやすくするクリーナ−コンディショナー工程、金属パラジウムを付着させる増感工程、めっき金属の密着力を高めあるいはめっきを促進する密着促進工程、めっき金属を析出させる無電解めっき工程、そして、必要な場合に、中和などの後処理工程を行う。
（配線の形状）
配線の形状は特に問わないが、図１及び２に示すような、少なくとも半導体チップと電気的に接続される半導体チップ接続端子１６（ワイヤボンド端子等）、マザーボードと電気的に接続される外部接続端子１９（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線２０から構成される。また、配線の配置も特に問わないが、図１に示すように、後に半導体チップが搭載される半導体チップ搭載領域１５又は１８に外部接続端子１９を形成し、半導体搭載領域の外側で後に封止樹脂で封止される半導体パッケージ領域１３に半導体チップ接続端子１６を形成したファン−インタイプや、図２に示すような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。なお、ダイボンドフィルム接着領域は、１４または１７で示される。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を半導体搭載領域及び半導体パッケージ領域に形成することもできる。ダミーパターンの形状や配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなる。
(貫通穴)
支持体には、外部接続端子の裏面に達する貫通穴を設けることができる。この貫通穴は、パッケージ内部の配線から、はんだボールのような接続導体で他のプリント配線板の接続ランドとの電気的な接続を行うために、接続端子を設けるためのものである。貫通穴を設ける方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
接続端子を設けるための貫通穴をあける工程と金属箔を重ね積層一体化する工程は、必要に応じてどちらを先に行ってもよい。 また、貫通穴の金属箔が露出した部分には、金属めっきや導電性ペーストなどの導電性物質を充填させることもできる。これは、パッケージを組み立てる際に、はんだボールを搭載させやすいことや、外部接続端子の接続信頼性を向上させるなどの効果がある。
金属箔を重ね積層一体化するときの加熱・加圧の条件は、用いる接着剤の種類によっても異なるが、例えば、好ましいポリイミド系の接着剤を用いるときには、加熱温度を１２０〜２８０℃、圧力を０．５〜５ＭＰａ、加熱・加圧時間を２０〜１８０分くらいとするのが好ましく、加熱温度が１２０℃未満では硬化速度が極端に遅くなり加熱時間を１８０分以上にしても完全に硬化せず、圧力が０．５ＭＰａ未満では、接着剤と金属箔の密着が不足し、気泡が残ったり接着しない箇所が発生するおそれがある。加熱・加圧時間が２０分未満では、硬化が不足し、未硬化の部分が残っていると、後の工程での加熱によって配線との位置精度が低下したり、あるいはリフローなどの加熱で変形するおそれがある。加熱温度が２８０℃を超えると、金属箔の酸化が激しくなる場合があり、後の工程で酸化物を除去するなどの手間がかかることがある。圧力が５ＭＰａを超えたり、加熱・加圧時間が１８０分を超えても特性に大きく影響することはないが、生産にかかるコストが大きくなり、生産効率が低下するおそれがある。また、接着剤によってはラミネートによって積層することもでき、効率的で好ましい。
（配線のめっき）
前述した方法で形成した配線の露出部分にニッケル、金めっきを順次施すことができる。これらのめっきは、配線の露出部分全体に施すことも可能であるが、必要に応じて半導体チップと電気的に接続される半導体チップ接続端子（ワイヤボンド端子等）や、マザーボードと電気的に接続される外部接続続端子（はんだボール等が搭載される箇所）などに選択的に施すこともできる。また、このめっきは、無電解めっき、または電解めっきのどちらを用いてもよく、必要に応じてニッケル、パラジウム、金という構成にしてもよく、さらに、錫めっきを用いることもできる。
（半導体搭載基板の形状）
半導体搭載基板の形状は、特に問わないが、図３に示すようなフレーム形状にすることが好ましい。半導体搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
図３に示す半導体搭載基板２２のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック（封止領域）を形成する。さらに、このような封止領域を複数個行及び列に形成する。図３では、２個の封止領域しか記載していないが、必要に応じて、封止領域も格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域を配置することで、半導体搭載基板の有効利用が可能になる。また、半導体搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。さらに、前記半導体パッケージ領域間のスペース部や前記封止領域の外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施されるのがより好ましい。補強パターンが、このような金属の場合は、電解めっきのときのめっきリードとして利用することも可能である。また、封止領域の外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。
このようにして、少なくともキャリア層と絶縁層と配線とからなる基板であって、後にキャリア層を除去可能な半導体搭載基板を作製することができる。
(半導体チップ搭載)
このように作製された半導体搭載基板の半導体チップ搭載領域に、半導体チップを搭載することができ、この半導体チップを搭載する接着剤には、ダイボンド用接着剤を用いる。ダイボンド用接着剤は、特にどんなものを用いてもよいが、絶縁性で接着力の強いものであることが好ましく、例えば、ＤＦ−１００(日立化成工業株式会社製、商品名)のような、ダイボンドフィルムを用いるのがより好ましい。さらに、ダイボンドフィルムは、先に半導体チップ側または半導体搭載基板側のどちらに仮固定してもよい。特に、半導体チップ側に先に仮固定する場合は、ウエハの状態で裏面にダイボンドシートを貼り付け、ダイシングの際に同時にカットすると効率よく好ましい。また、ダイボンド用接着剤も高透湿性で、透湿度が１(ｇ/ｍ2・２４ｈ)以上のものを用いるのが好ましく、さらに、１０(ｇ/ｍ2・２４ｈ)以上のものがより好ましい。なお、透湿度は高ければ高い程よいが、入手困難性の観点から２０００(ｇ/ｍ2・２４ｈ)以下が好ましい。
この半導体チップと金めっきを施した半導体チップ接続端子との電気的な接続は、ワイヤボンドで行うことができ、その場合に、半導体チップの固定には、前述のダイボンド用接着剤を用いることができる。ワイヤとしては、金線を用いるのが一般的である。また、異方導電性フィルムやチップまたは半導体チップ接続端子上に設けたバンプを用いて、配線に対向するように半導体チップを重ねて、加熱・加圧して、搭載することもできる。このようなフリップチップ接続を行う場合は、さらに超音波を併用することもできる。
半導体チップと半導体搭載基板の接着は、フィルム状接着剤が半硬化の状態で樹脂封止を行うことが好ましい。この場合における半硬化の程度については、フィルム状接着剤の実施例であるダイボンドフィルム或いは異方導電性フィルムは、樹脂封止時にダイボンドフィルム或いは異方導電性フィルムが流動して配線と半導体チップの空隙部分のほぼ全域を埋める程度に未硬化の状態を有していればよく、半導体チップに貼り付けるとき或いは半導体チップ搭載時に多少硬化が進んでもよい。実際の硬化状態はものによって異なるので、実験によって適当な条件を求めて使用すればよい。 フィルム状接着剤の実施例であるダイボンドフィルム或いは異方導電性フィルムが半導体チップの少なくとも１辺以上からはみ出るように実装する場合には、ダイボンドフィルム或いは異方導電性フィルムの端部の辺が半導体チップ端部の辺から少なくとも５μｍ以上はみ出ることが好ましく、半導体チップの全辺ではみ出るように実装することがより好ましい。図１及び図２にワイヤボンド実装及びフリップチップ実装の場合の半導体チップ、ダイボンドフィルム、半導体チップ接続端子の位置関係を示す。
(半導体パッケージの封止)
半導体チップは、封止樹脂によって封止されていることが耐湿性の点で好ましく、このような封止樹脂としては、フェノール樹脂、メラミン樹脂、エポキシ樹脂、あるいはポリエステル樹脂などの熱硬化性樹脂を用いることができ、封止方法としては、半導体チップを包み込むように樹脂ワニスで固めるポッティングやコンパウンドによるトランスファモールドなどを用いることができる。また、半導体チップを半導体チップ接続端子と対向するように搭載したフリップチップ実装の場合は、チップと半導体搭載基板の間にアンダーフィル材などを用いて封止することもできる。また、封止樹脂に熱硬化性樹脂を用いた場合は、トランスファモールド後またはポッティング後に樹脂を完全硬化させるための熱処理を行うのが一般的である。熱処理条件は使用する封止樹脂により異なるが、１４０〜２００℃で３〜６時間程度である。さらに、ダイボンドフィルム等を半硬化状態で封止した場合は、封止樹脂とダイボンドフィルム等を同時に完全硬化することも可能であり、効率的である。また、封止は半導体パッケージ１個分を個々に封止する個別モールドで行ってもよいが、図３に示すように、複数の半導体パッケージ領域（図３の封止領域２３）を一体で封止し、後に封止樹脂と半導体搭載基板を同時にダイサー等で切断する方法が効率的で好ましい。さらに、格子状に配置された封止領域を複数ブロックに分けて封止することにより、半導体パッケージの反りを低減することが可能になり好ましい。
（キャリア層の除去）
樹脂封止後に、キャリア層を除去する。キャリア層の除去方法は、前述のように、機械的な力で剥離する方法、機械的な研磨による方法、薬液によるウエットエッチング、プラズマ等によるドライエッチングによる方法、レーザによる方法等があり、必要に応じて最良の方法を選択すればよい。キャリア層と絶縁層間の接着力を最適化できれば、機械的な力で剥離する方法が効率的で好ましい。さらに、除去されたキャリア層はリサイクル可能な材料であれば、リサイクルすることも可能である。
（はんだボールの搭載）
半導体搭載用基板の外部接続端子裏面に設けられた貫通穴に、はんだボール等を融着できる。使用するはんだボールは、鉛・錫の共晶はんだが一般的であるが、接続信頼性を向上させるために、銀、アンチモン等を添加した高強度はんだや、環境対応として、錫・銀系、錫・ビスマス系などの脱鉛はんだを使用することもできる。特に、脱鉛はんだを使用した場合は、リフロー温度を従来より２０℃程度高温にする必要があり、リフロー時のパッケージクラックは、より一層発生しやすくなる。また、必要に応じて、はんだペーストを印刷して溶融し、ボール状にすることもできる。
また、マザーボード実装時の温度サイクル性を向上させるためには、融着するはんだボールは大きいものが好ましい。図５に従来の半導体パッケージにはんだボールを融着する図を示す。半導体搭載基板は接着剤２６及び絶縁基材２７を備え、接着剤２６の上に配線５が配設されている。また、半導体搭載基板の貫通穴（直径 ｄ）にははんだボール１０（直径 Ｄ１）が融着される場合を考える。
図５に示すような従来の厚い基板（５０〜１００μm）では、はんだボールを融着するときにはんだボールが基板開口部の先端に接触してしまうため、融着可能なはんだボールの大きさには大きな制限があった。開口の直径をｄ（ｍｍ）、従来融着可能なはんだボールの直径をＤ１（ｍｍ）、本発明で融着可能なはんだボールの直径をＤ２（ｍｍ）としたとき、従来基板を用いた場合は、Ｄ１＜＝ｄ＋０・０５（ｍｍ）であるのが一般的である。本発明では、図６に示すように、薄い絶縁層１であるため、Ｄ２＞ｄ＋０．０５（ｍｍ）のはんだボールの融着が可能になり、好ましくはＤ２＞ｄ＋０．０８（ｍｍ）、更に好ましくはＤ２＞ｄ＋０．１２（ｍｍ）のはんだボールを融着することも可能であり、温度サイクル性を向上できる。融着するはんだボール径の上限は、外部接続端子のピッチ以下であり、ピッチとしては１．０、０．８、０．７５、０．６５、０．５ｍｍなどがよく使われる。
（半導体パッケージの分離）
図３のようなフレーム状半導体搭載基板で組み立てられた複数の半導体パッケージは、切断し個々の半導体パッケージに分離できる。複数の半導体パッケージ領域を一体で封止した場合は、封止樹脂と半導体搭載基板を同時にダイサーで切断する方法が効率よく、半導体パッケージ領域間のスペースがブレード幅と同じに設計されていれば、さらに効率よく好ましい。
このようにして、前述の製造方法で作製された半導体搭載基板に、半導体チップを搭載した半導体パッケージ、配線と半導体チップとを電気的に接続した半導体パッケージ、半導体チップの搭載にダイボンド用接着剤を用いた半導体パッケージ、半導体チップを封止樹脂で封止した半導体パッケージ、さらに、貫通穴にはんだボールを搭載した半導体パッケージを製造することができる。このとき、キャリア層の剥離工程、はんだボールの搭載工程、半導体パッケージの分離工程を行う順序は特に問わないが、この順番で行うのが最も効率よく好ましい。
以下、本発明の具体的実施例及び比較例を説明する。なお、この実施例は本発明の内容を制限するものではなく、前述の説明通り、必要に応じて最良の組み合わせ及び条件を選択することができる。
（実施例１）
キャリア層２として、厚み５０μｍのポリエチレンテレフタレートフィルムを用い、図7（ａ）に示すように、その一方の面にシリコーン系離型処理を行った後、離型処理面側に接着剤である絶縁層１としてポリイミド系接着剤を１０μｍの厚みに塗布し、１２０℃で１０分間、加熱・乾燥して、半硬化状にした。次に、図7（ｂ）に示すように、厚み１８μｍの銅箔４を重ね、１５０℃で、２ＭＰａの条件で加熱・加圧して、６０分間保持することで積層一体化した。さらに、図7（ｃ）に示すように、外部接続端子となる箇所に、炭酸ガスレーザを用いて直径０．２７ｍｍの貫通穴３をあけた後、図7（ｄ）に示すように、不要な銅箔の箇所をエッチング除去して配線５を形成し、配線表面に無電解のニッケル、パラジウム、金めっきを順次施した。
このようにして製造した半導体搭載基板の半導体チップ搭載領域に、図7（ｅ）に示すように、半導体チップ６の裏面に半導体チップより大きいダイボンドフィルムＤＦ−１００（日立化成工業株式会社製 商品名）８を仮固定した後、図１のファン−インタイプの位置関係で半導体チップ搭載領域に接着固定し、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体搭載基板の半導体チップ接続端子（ワイヤボンド端子）と、直径２５μｍの金ワイヤ７で電気的に接続した。この状態では、ダイボンドフィルムと半導体搭載基板の接着剤との間には空隙２９がある。さらに、図7（ｆ）に示すように、半導体チップ６を封止樹脂９であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒でトランスファモールドした。このとき、ダイボンドフィルムと半導体搭載基板の接着剤との間にあった空隙２９は完全になくなった。次に、図7（ｇ）に示すように、キャリア層２であるポリエチレンテレフタレートフィルムを機械的に剥離した後、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化した。最後に、外部接続端子部の貫通穴３に、直径０．３６ｍｍの鉛・錫の共晶はんだボールをＮ2リフロー装置を用いて２４０℃で融着し、半導体パッケージとした。キャリア層剥離時の、キャリア層と絶縁層との接着力は、別途作製した接着力測定用サンプルで測定し、１５０Ｎ／ｍであった。
このようにして作製した半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、サンプル数２２個をリフローし、クラックの発生を調べた。結果を表１に示す。また、同様にサンプル数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。結果を表２に示す。
（実施例２）
キャリア層２として、厚み７５μｍのポリエチレンナフタレートフィルムを用い、図８（ａ）に示すように、その一方の面に厚み１５μmのフィルム状ポリアミドイミド系接着剤１を、温度１２０℃でラミネートした。次に、図８（ｂ）に示すように、ドリルを用いて外部接続端子となる箇所に直径０．３２ｍｍの貫通穴３、及び直系１．５ｍｍの位置合わせ用ガイド穴１１を開口した。次に、図８（ｃ）に示すように、厚さ１８μmの銅箔４を加熱・加圧して一体化し、さらに、図８（ｄ）に示すように、不要な銅箔の箇所をエッチング除去して図１に示すようなファン−インタイプの配線５及び補強パターン１２を形成し、配線及び補強パターン表面に無電解のニッケル、パラジウム、金めっきを順次施した。以上の工程で製造された半導体搭載基板の平面図を図３に示す。また、必要に応じて図３のように切断位置合わせマークを設けてもよい。さらに、本実施例では、半導体パッケージ領域を４行８列の格子状に配列したブロックを２ブロック配置し、半導体パッケージ領域間のスペースは２００μmとした。
このようにして製造した半導体搭載基板の半導体チップ搭載領域に、図８（ｅ）に示すように、半導体チップ６の裏面に半導体チップより大きいダイボンドフィルムＤＦ−１００（日立化成工業株式会社製 商品名）８を、図１の位置関係で貼ったものを接着固定し、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ７で電気的に接続した。さらに、図８（ｆ）に示すように、半導体チップ６を封止樹脂９であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図３に示す封止領域を一体にトランスファモールドした。次に、８５℃／８５％ＲＨの吸湿処理を２４時間行った後、図８（ｇ）に示すように、キャリア層２を機械的に剥離した。吸湿処理後のキャリア層と接着剤の接着力は１００Ｎ／ｍであった。さらに、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、図８（ｈ）に示すように、外部接続端子の貫通穴３に、直径０．４５ｍｍの鉛・錫共晶はんだボール１０をＮ2リフロー装置で融着した。最後に、図８（ｉ）に示すように、幅２００μmのブレードを装着したダイサーで切断し、個々の半導体パッケージとした。
このようにして作製した半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、サンプル数２２個をリフローし、クラックの発生を調べた。結果を表１に示す。また、同様にサンプル数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。結果を表２に示す。
（比較例１）
比較例１として、図7に示すように、キャリア層にポリイミドフィルム、絶縁層にエポキシ系接着剤を用い、図7（ａ）で離型処理を行わず、さらに図7（ｆ）でポリイミドフィルムを剥離しないで直径０．３０ｍｍの鉛・錫の共晶はんだボールを融着した半導体パッケージを作製し、実施例１と同じ試験を行った。このときのポリイミドフィルムと接着剤との接着力は９００Ｎ／ｍであった。結果を表1及び表２に示す。
（比較例２）
比較例２として、比較例１と同様で基板にベントホール２８を設けた図４に示す半導体パッケージを作製し、実施例１と同じ試験を行った。このときのポリイミドフィルムと接着剤との接着力は９００Ｎ／ｍであった。結果を表1及び表２に示す。
Figure 0004605177
Figure 0004605177
以上に説明したとおり、本発明によって、小型化、薄型化、高密度化、低価格化に優れ、かつ、パッケージクラック性及び温度サイクル性等の信頼性に優れ、また、ベントホール数を低減または削除できる小型の半導体パッケ−ジ、並びにそれに用いる半導体搭載基板と、生産効率に優れた半導体搭載基板と半導体パッケージ並びにそれらの製造方法を提供することができる。
本発明のファン−インタイプ半導体搭載基板の平面図である。 本発明のファン−アウトタイプ半導体搭載基板の平面図である。 本発明の半導体搭載基板のフレーム形状を表す平面図である。 従来半導体パッケージ例を示す断面図である。 従来半導体パッケージにはんだボールを融着する場合の断面図である。 本発明の半導体パッケージにはんだボールを融着する場合の断面図である。 本発明の第１の実施例を説明するための各工程における断面図である。 本発明の第２の実施例を説明するための各工程における断面図である。
符号の説明
１．絶縁層（接着剤）
２．キャリア層
３．外部接続端子用貫通穴
４．金属箔（銅箔）
５．配線
６．半導体チップ
７．金ワイヤ
８．ダイボンドフィルム
９．封止樹脂
１０．はんだボール
１１．位置合わせ用ガイド穴
１２．補強パターン
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体搭載基板
２３．封止領域
２４．補強パターン
２５．切断位置合わせマーク
２６．接着剤
２７．絶縁基材（ポリイミドフィルム）
２８．ベントホール
２９．空隙

Claims (6)

  1. 支持体と多数の配線からなり、前記支持体の一方の面に半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップを搭載し樹脂封止した後に除去可能であって、前記配線は前記支持体の前記絶縁層上に形成され、前記支持体には前記配線に達する開口が形成される半導体搭載基板。
  2. 前記キャリア層の除去が機械的に剥離可能な請求項１に記載の半導体搭載基板。
  3. 前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである請求項１又は２に記載の半導体搭載基板。
  4. 前記絶縁層の厚みが１〜５０μmである請求項１〜３のいずれかに記載の半導体搭載基板。
  5. 前記キャリア層の厚みが３０〜５００μmである請求項１〜４のいずれかに記載の半導体搭載基板。
  6. 前記配線の露出した部分に少なくともニッケル及び金めっきを施した請求項１〜５のいずれかに記載の半導体搭載基板。
JP2007112279A 2007-04-20 2007-04-20 半導体搭載基板 Expired - Fee Related JP4605177B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007112279A JP4605177B2 (ja) 2007-04-20 2007-04-20 半導体搭載基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007112279A JP4605177B2 (ja) 2007-04-20 2007-04-20 半導体搭載基板

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002207216A Division JP4103482B2 (ja) 2002-07-16 2002-07-16 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法

Publications (2)

Publication Number Publication Date
JP2007227962A JP2007227962A (ja) 2007-09-06
JP4605177B2 true JP4605177B2 (ja) 2011-01-05

Family

ID=38549375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007112279A Expired - Fee Related JP4605177B2 (ja) 2007-04-20 2007-04-20 半導体搭載基板

Country Status (1)

Country Link
JP (1) JP4605177B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8491837B2 (en) 2007-09-03 2013-07-23 Ihi Corporation Ni-based brazing composition, braze repair method, and braze-repair structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277636A (ja) * 1991-03-05 1992-10-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法及びこれに用いる接合体
JPH10189798A (ja) * 1996-12-24 1998-07-21 Hitachi Chem Co Ltd 半導体パッケ−ジ用チップ支持基板の製造法、半導体パッケ−ジ、半導体パッケ−ジの製造法および半導体パッケ−ジ用チップ支持基板製造用絶縁材転写用シ−ト
JP2000294690A (ja) * 1999-04-06 2000-10-20 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001244377A (ja) * 2000-02-25 2001-09-07 Hitachi Chem Co Ltd 半導体搭載用基板並びにその製造方法
JP2001244371A (ja) * 2000-02-25 2001-09-07 Hitachi Chem Co Ltd 半導体搭載用基板並びにその製造方法
JP2001267462A (ja) * 2000-03-17 2001-09-28 Hitachi Chem Co Ltd 半導体パッケージ用チップ支持基板、半導体装置及び半導体装置の製造方法
JP2002164467A (ja) * 2000-09-14 2002-06-07 Sony Corp 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117395C (zh) * 1994-03-18 2003-08-06 日立化成工业株式会社 半导体组件的制造方法及半导体组件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277636A (ja) * 1991-03-05 1992-10-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法及びこれに用いる接合体
JPH10189798A (ja) * 1996-12-24 1998-07-21 Hitachi Chem Co Ltd 半導体パッケ−ジ用チップ支持基板の製造法、半導体パッケ−ジ、半導体パッケ−ジの製造法および半導体パッケ−ジ用チップ支持基板製造用絶縁材転写用シ−ト
JP2000294690A (ja) * 1999-04-06 2000-10-20 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001244377A (ja) * 2000-02-25 2001-09-07 Hitachi Chem Co Ltd 半導体搭載用基板並びにその製造方法
JP2001244371A (ja) * 2000-02-25 2001-09-07 Hitachi Chem Co Ltd 半導体搭載用基板並びにその製造方法
JP2001267462A (ja) * 2000-03-17 2001-09-28 Hitachi Chem Co Ltd 半導体パッケージ用チップ支持基板、半導体装置及び半導体装置の製造方法
JP2002164467A (ja) * 2000-09-14 2002-06-07 Sony Corp 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2007227962A (ja) 2007-09-06

Similar Documents

Publication Publication Date Title
US8035035B2 (en) Multi-layer wiring board and method of manufacturing the same
JP3877717B2 (ja) 半導体装置およびその製造方法
US8110754B2 (en) Multi-layer wiring board and method of manufacturing the same
KR101174056B1 (ko) 반도체 장치 및 그 제조 방법
JP5113114B2 (ja) 配線基板の製造方法及び配線基板
TWI483363B (zh) 晶片封裝基板、晶片封裝結構及其製作方法
US8183469B2 (en) Wiring board and method of manufacturing the same
US7619317B2 (en) Carrier structure for semiconductor chip and method for manufacturing the same
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
US9949372B2 (en) Printed wiring board and method for manufacturing the same
JP2006024889A (ja) Ｂｇａパッケージおよびその製造方法
JP2009253284A (ja) 取外し可能な相互接続構造体の製造方法
TW200935573A (en) Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board
JP4605176B2 (ja) 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ
JP4192772B2 (ja) 半導体チップ搭載基板及びその製造方法、並びに半導体パッケージの製造方法
JP4103482B2 (ja) 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP4605177B2 (ja) 半導体搭載基板
JP5295211B2 (ja) 半導体モジュールの製造方法
JP2008263234A (ja) 半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
KR20040098170A (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
JP2010251795A (ja) 半導体パッケージ
JP4452964B2 (ja) 半導体搭載用基板の製造法並びに半導体パッケージの製造法
JP2002261186A (ja) 半導体搭載用基板とその製造方法とそれを用いた半導体パッケージ並びにその製造方法
JP4413206B2 (ja) 半導体装置およびその製造方法
JP7087369B2 (ja) 微細配線層付きキャリア基板および微細配線層付き半導体パッケージ基板の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100920

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees