KR20040098170A - 금속 칩스케일 반도체패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 금속 칩스케일 반도체패키지의 제조방법에 관한 것으로서, 프레임을 구비하는 단계와; 상기 프레임 일면 상에 회로패턴을 형성하는 단계와; 상기 회로패턴이 형성된 상기 프레임 일면 상에 반도체칩을 고정하는 단계와; 상기 반도체칩과 상기 회로패턴을 전기적 연결수단을 이용해서 연결하는 단계와; 상기 프레임의 일면상에 상기 반도체칩과, 상기 회로패턴과, 상기 전기적 연결수단을 감싸도록 몰딩하는 단계와; 상기 몰딩단계 이후에 상기 프레임을 에칭하여 제거하는 단계와; 상기 프레임을 에칭하여 제거한 면에 포토레지스트를 도포하고 솔더볼패드만을 외부로 노출시키는 단계와; 외부로 노출된 상기 솔더볼패드상에 솔더볼을 형성하는 단계를 포함하는 금속 칩스케일 반도체패키지의 제조방법을 통해, 반도체패키지의 제조비용을 절감하는 한편 수분침투를 방지함으로써 신뢰성있는 금속 칩스케일 반도체패키지를 제공하게 된다.

Description

금속 칩스케일 반도체패키지 및 그 제조방법{Metal chip scale semiconductor package and manufacturing method thereof}
본 발명은 반도체칩(semiconductor chip)의 패키징(packaging) 방법 및 이를 통해 제조된 반도체패키지(semiconductor package)에 관한 것으로, 보다 자세하게는 BGA(Ball Grid Array) 방식의 금속 칩스케일 반도체패키지(metal chip scale semiconductor package) 및 그 제조방법에 관한 것이다.
반도체패키지란 웨이퍼의 소잉 공정(sawing process)을 거쳐 얻어진 개별화된 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부환경으로부터 보호하고, 상기 반도체칩의 전기적 성능을 최적화, 극대화하기 위해 리드프레임, 인쇄회로기판 등을 이용해 외부로의 입출력단자를 형성하고, 봉지제를 이용하여 몰딩한 것을 말한다. 이렇게 만들어지 반도체패키지는 메인보더 또는 피씨비(Printed Curcuit Board : PCB)등의 기판에 장착되어 전자정보기기의 회로를 구현하는 중요한 기능성 소자로 사용되고 있다.
한편, 근래에 들어 각종 전자정보기기는 고속화 및 고기능화에 따른 대용량의 메모리를 요구하고, 사이즈(size)에 있어서 경량화 및 소형화되는 추세에 있다. 이에 반도체패키지의 경박단소(輕薄短小) 및 다핀(high pin)화를 구현할 수 있는 다양한 패키징 방법이 계속 대두되고 있으며, 개발방향도 종래의 DIP(Dual In-line Package)와 같은 삽입실장형에서 TSOP(Thin Small Out-Package), TQFP(Thin Quad Flat Package) 및 BGA와 같은 표면실장형 패키지로 급속히 진행되고 있다.
BGA방식의 반도체패키지는 현재 주목받고 있는 이른 바 금속 칩스케일 패키지(Metal Chip Scale Package) 기술중에서도 가장 범용되는 반도체패키지이다.
이러한 BGA 방식의 패키지는 반도체 패키지의 기본 골격재가 되는 기존의 리드프레임 대신에, FR4 기판으로 대표되는 글라스 섬유나 에폭시(Epoxy)수지, 폴리이미드(Polyimide)수지와 같은 절연성 재질에 구리등으로 이루어진 회로패턴들이 인쇄된 실장기판을 기본골격재로 사용한다.
도 1은 일반적인 BGA(Ball Grid Array) 반도체패키지의 단면도이며, 제조공정을 중심으로 상기 BGA 패키지를 설명하면 다음과 같다. 먼저 웨이퍼 소잉 공정을 거쳐 얻어진 반도체칩(1)을 실장기판(2)의 일면에 절연성 접착제(4)를 이용하여 접착하고, 반도체칩(1)상의 본딩패드(미도시)와 상기 실장기판(2)상에 인쇄된 회로패턴(3)을 와이어(5)본딩을 통해 전기적으로 연결하고, 상기 반도체칩(1)과 상기 실장기판(2)과 상기 와이어(5)를 봉지제를 이용하여 몰딩(6)하고, 상기 실장기판상에 형성된 관통홀을 통해 상기 실장기판의 이면으로 노출된 회로패턴과 전기적으로 연결되는 솔더볼(7)을 형성한다.
그런데 일반적인 BGA 패키지의 제작에 있어서는 기본골격이 되는 실장기판(2)에 금속 도금을 이용한 회로패턴(3)을 형성하는 이외에도 실장기판(2)의 표면과 이면을 전기적으로 연결하기 위해 관통홀을 형성하고, 관통홀 내측면으로 전기적 연결을 위한 금속 도금을 형성하여야 하므로 제작에 많은 비용이 소요될 뿐만아니라, 몰딩(6)과 실장기판(2)사이에 간극(8)이 형성되어 수분침투로 인한 패키지의 신뢰성저하가 큰 문제로 대두되고 있다. 수분침투가 반도체패키지에 있어서문제되는 이유는 완성된 반도체패키지를 외부회로와 연결하기위해 땜납을 하는 과정에서 수반되는 열이나 기타 열적 스트레스로 인해, 수분이 상기 간극속에서 팽창하는 경우 반도체패키지에 크랙이 발생하고, 이에 따라 패키지의 신뢰성이 크게 저하되기 때문이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 금속 칩 스케일 반도체패키지의 제조에 있어 실장기판을 사용하지 않음으로써 제조비용을 감소시키는 한편 수분침투를 방지하여 신뢰성있는 금속 칩스케일 반도체패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래 BGA방식에 의한 칩스케일 반도체패키지의 단면도
도 2는 본 발명의 실시예에 의한 칩스케일 반도체패키지의 단면도
도 3은 도2의 A-A선을 따라 절단한 단면도
도 4는 본 발명에 실시예에 의한 칩스케일 반도체패키지 제작 공정순서도
도 5a 내지 도 5j는 도 3의 B-B선에 따른 공정단면도
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체칩 20 : 회로패턴
22 : 솔더볼패드 24 : 신호라인
26 : 본딩리드 30 : 솔더볼
40 : 접착용 양면테이프 50 : 와이어
60 : 와이어 70, 320 : 포토레지스트
80 : 솔더패드홀 100 : 금속 칩스케일 반도체패키지
200 : 다이패드 300 : 프레임
본 발명은 상기와 같은 목적을 달성하기 위하여, 프레임을 구비하는 단계와; 상기 프레임 일면 상에 회로패턴을 형성하는 단계와; 상기 회로패턴이 형성된 상기 프레임 일면 상에 반도체칩을 고정하는 단계와; 상기 반도체칩과 상기 회로패턴을 전기적으로 연결하는 단계와; 상기 프레임의 일면상에 상기 반도체칩과, 상기 회로패턴과, 상기 전기적 연결수단을 감싸도록 몰딩하는 단계와; 상기 프레임을 에칭하여 제거하는 단계와; 상기 프레임을 에칭하여 제거한 면에 포토레지스트를 도포하고 솔더볼패드만을 외부로 노출시키는 단계와; 외부로 노출된 상기 솔더볼패드상에 솔더볼을 형성하는 단계를 포함하는 금속 칩스케일 반도체패키지의 제조방법 및 이를 통해 제조된 금속 칩스케일 반도체패키지를 제공한다.
이때 상기 프레임 일면 상에 회로패턴을 형성하는 단계는 상기 프레임 일면에 포토레지스트를 도포하는 단계와; 마스크를 사용한 노광, 현상을 통해 상기 프레임을 노출시키는 다수의 홀을 포함하는 포토레지스트패턴을 형성하는 단계와; 상기 다수의 홀에 금속이 충진되도록 도금하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
또한 상기 프레임 일면상에 반도체칩을 고정하는 단계는 절연성 양면테이프를 이용하는 것을 포함하며, 상기 반도체칩과 상기 회로패턴을 전기적으로 연결하는 단계는 상기 반도체칩과 상기 회로패턴을 금(Au) 와이어로 연결하는 것을 포함할 수 있다.
또한 상기 프레임 일면상에 회로패턴을 형성하는 단계는 상기 포토레지스트 패턴을 제거하는 단계이후에 노출된 금속의 측면을 흑화(Black Oxide)처리하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명하기로 한다.
먼저 도 2는 본 발명의 실시예에 의한 방법으로 제조된 금속 칩스케일 반도체패키지의 단면도이다.
이를 살펴보면 본 발명의 실시예에 따른 금속 칩스케일 반도체패키지(100)는 반도체칩(10)과, 솔더볼패드(22), 본딩리드(26), 신호라인(24)으로 구성되는 회로패턴(20)과, 상기 반도체칩(10)과 상기 회로패턴(20)을 전기적으로 연결하는 금(Au)와이어(50)와, 상기 반도체칩(10)을 상기 회로패턴(20)위에 접착하기 위한접착용 양면테이프(40)와, 상기 반도체칩(10), 상기 회로패턴(20) 및 상기 와이어(50)를 감싸는 몰딩(60)과, 상기 솔더볼패드(22)만을 외부로 노출시키고 나머지 부분을 도포한 포토레지스트막(70)과, 상기 노출된 솔더볼패드(22)상에 형성되는 솔더볼(30)을 포함한다.
도 3은 도 1의 A-A선을 따라 절단한 단면도로서 회로패턴(20)을 형성하는 솔더볼패드(22), 신호라인(24) 및 본딩리드(26)의 배치상태를 도시하고 있다. 이러한 회로패턴(20)은 도시된 바와 같은 배치방식에 국한되는 것은 아니며 반도체칩의 본딩패드의 수에 따라 여러 가지 변화가 가능함은 물론이다. 특히 도 3의 부분확대도에서 도시된 것처럼 상기 솔더볼패드(22)의 폭(a)은 통상 250 내지 300 마이크로미터에 이르기 때문에, 통상 40 마이크로미터 정도의 크기를 갖는 상기 본딩리드(26)의 폭(b)과 통상 30 내지 40 마이크로미터에 이르는 상기 본딩리드(26)간의 여유폭(c)을 합하여도 상기 솔더볼패드(22) 폭(a)의 1/3 내지 1/4 정도밖에 되지 않는다. 따라서 하이핀(high pin) 반도체패키지의 경우에는 회로패턴(20)을 설계하는데 공간상 많은 제약을 받게 되는데, 본 발명의 실시예와 같은 BGA 방식에 의함으로써 반도체칩(10)이 실장되는 영역의 저면에도 솔더볼패드(22)를 형성할 수 있어 하이핀(high pin)이 요구되는 반도체패키지를 용이하게 디자인할 수 있게 된다. 한편 반도체칩(10)은 반도체패키지 중앙부분의 다이패드(200)에 실장된다.
한편 도 4는 본 발명에 따른 반도체패키지의 제조공정순서를 나타내는 순서도이며, 도 5a 내지 도 5j는 각각 상기 순서도에 따른 공정단면도로서 도 3의 B-B선을 따라 절단한 단면을 도시한 것이다.
먼저 도 5a와 같은 판 상의 프레임(300)을 구비한다.(st1)
이 프레임(300)은 Cu, Cu합금, Fe 또는 Fe합금 중에서 선택되는 어느 하나의 금속 재질로 이루어진다.
이어 프레임(300)을 대상으로 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하는데(st2), 이는 프레임(300) 일면으로 포토레지스트(320)을 도포하는 포토레지스트 도포공정(st2a)과, 마스크를 사용하여 선택된 영역의 포토레지스트(320)를 노출 또는 은폐시킨 후, 이를 제거하는 노광 및 현상 공정(st2b)을 포함한다.
이때 프레임(300) 일면에는, 상기 프레임(300)을 노출시키는 다수의 홀을 포함하는 포토레지스트 패턴이 형성되는 데 이러한 패턴은 도 5b의 부분확대도에 도시된 것처럼 솔더볼패드(22), 본딩리드(26), 신호라인(24)을 형성하기 위한 것이며, 상기 솔더볼패드(22)와 본딩리드(26)중 적어도 하나는 접지전극으로 사용된다.(도 5b 참조)
이어 금속물질을 각각의 홀에 충진시켜 솔더볼패드(22), 본딩리드(26), 신호라인(24)을 형성하는데, 이는 도금방법을 통해 구현할 수 있다.(st3, 도 5c 참조)
도금금속은 주로 Cu 또는 Cu합금을 이용하게 되는데 이러한 재질은 녹는점이 높고 표면산화가 쉬워 접합성이 떨어지는 문제가 있으므로 접합성을 높이기 위해 상기 Cu 또는 Cu합금 금속막을 접합성이 뛰어난 Au 금속막으로 도금하는 방법이 주로 사용되고 있다.
그러나 Au 금속막은 고유특성인 다공성(porosity)으로 인해 그 내부에세공(micro pore)을 가지고 있으므로 하지금속인 Cu 또는 Cu합금이 표면으로 확산하는 문제가 있어, Cu 또는 Cu합금 금속막과 Au 금속막사이에 장벽층으로 Ni 금속막을 도금하는 방법을 사용한다.
따라서 상기 프레임(300) 일면에 접하는 최하층에는 제1 Au 금속막(110)을, 상기 제1 Au 금속막의 상부에는 제1 Ni 금속막(120)을, 상기 제1 Ni 금속막 상부에는 Cu 또는 Cu합금 금속막(130)을, 상기 Cu 또는 Cu합금 금속막 상부에는 제2 Ni 금속막(140)을, 상기 제2 Ni 금속막의 상부인 최상층에는 제2 Au 금속막(150)을 도금하는 것이 바람직하다. 특히 상기 Cu 또는 Cu합금 금속막(130)은 도금의 주소재이므로 상기 적층되는 금속막들 중에서 가장 큰 두께를 가진다.
이때 상기 프레임(300)상에 적층되는 도금층의 두께는 수분침투를 방지하기 위해 통상 50 마이크로미터 이상이 바람직하나, 후술하는 흑화(Black Oxide) 공정을 통해 수분침투가능성을 크게 줄일 수 있으므로 그 두께를 20마이크로미터 정도까지 대폭 줄일 수 있다.
상기 적층도금이 완료된후에, 솔더볼패드(22), 본딩리드(26) 및 신호라인(24)을 포함하는 회로패턴(20)이 형성된 프레임(300)을 대상으로 잔류 포토레지스트를 박리하고 불순물을 제거하는 세정공정을 진행한다.(st4, 도 5d 참조)
다음에 노출된 금속의 측면을 흑화(Black Oxide)처리하는데, 흑화처리라 함은 Cu 또는 Cu합금의 표면을 섭씨 100도 전후에서 1 내지 10분간 아염소산나트륨, 수산화나트륨등과 같은 알카리용액으로 처리함으로써 표면에 제2 산화구리(CuO)의 침상(針狀)결정이 형성되는 것을 말한다. 도 5d의 부분확대도는 흑화처리로 인해적층도금된 금속막중 Cu 또는 Cu합금 도금층의 측면에 형성된 침상구조를 도시한 것이다.
이러한 침상구조로 인해 몰딩시 봉지제와의 결합성이 증대하고 수분침투가능성을 줄일 수 있으므로 도금두께를 상술한 대로 20 마이크로미터 정도까지 줄일 수 있게되며 이로인해 도금시간 및 도금비용이 절감됨으로서 생산성이 크게 향상된다.
또한 50 마이크로미터 정도의 도금층을 얻기 위해서는 당연히 같은 두께의 포토레지스트를 도포하여야 하는데 이러한 두께로는 해상도가 크게 낮아져 미세패턴(fine pattern)의 구현이 어려우므로 다핀(high pin)화로 인해 세밀한 패터닝이 요구되는 최근의 반도체패키지의 제작에 있어서는 많은 한계를 가지게 된다.
따라서 상기 흑화처리를 통해 종래보다 포토레지스트 도포량을 대폭 줄일 수 있고 미세패턴(fine pattern)의 구현이 가능해지는 장점도 있다.
다음으로 상기 프레임(300)상의 솔더볼패드(22)들 위에 접착용 양면테이프(40)를 이용하여 반도체칩(10)을 고정시키고(st5), 이어 상기 반도체칩(10)상의 본딩패드(미도시)와 상기 프레임(300)상의 본딩리드(24)를 금와이어(50)를 이용해 전기적으로 연결한다. 이때 와이어본딩 방법으로는 열압착법 또는 열압착법과 초음파진동법을 혼용한 방법이 주로 이용된다.(st6, st7, 도 5e 참조)
이후 상기 반도체칩(110)과, 상기 회로패턴(20)과, 상기 금(Au) 와이어(50)를 봉지제를 이용해 덮어 싸는 몰딩(60)을 형성한다. 이는 일반적인 경우와 마찬가지로 에폭시 수지를 사용한 몰드 성형 또는 포팅(potting) 등의 방법이 사용될 수있으며 이때 접착용 양면테이프(40)와 프레임(300)사이의 공간에도 몰딩이 형성될 수 있도록 특히 유의하여야 한다.(st8, 도 5f 참조)
그리고 소정의 에천트 속에 담그고 에칭하는 디핑에칭방법으로 상기 프레임(300)을 제거하게 되면 솔더볼패드(22), 본딩리드(26) 및 신호라인(24)이 저면으로 노출되게 된다.(st9, 도 5g 참조)
그리고 상기 프레임(300)이 제거된 면에 포토레지스트(70)를 도포하고 마스크를 이용해 상기 솔더볼패드(22)만을 노광, 현상, 세정공정을 통해 노출시킨 후 상기 포토레지스트(70) 막을 경화시킨다. 따라서 상기 솔더볼패드(22)를 제외한 상기 본딩리드(26) 및 상기 신호라인(24)은 외부로부터 차단되어 손상을 막을 수 있게 된다.(st10, 도 5h, 도 5i 참조)
최종적으로 외부로 노출되어 있는 상기 솔더볼패드(22)에 솔더볼(30)을 형성한다. 상기 솔더볼(30)의 형성은 솔드볼 어태치(solder ball attach) 또는 전해액을 이용한 솔더디핑(solder dipping)등의 방법에 의한다. (st11, 도 5j 참조)
한편, 공정효율을 높이기 위해 대면적 프레임을 대상으로 동시에 다수의 금속 칩스케일 반도체패키지를 제조할 수 있고, 이 경우 이들을 각각 절단하여 분리하는 절단공정이 후속될 수 있다.(st12)
이로서 본발명에 따른 금속 칩스케일 반도체패키지가 완성되면 메인보더나 인쇄회로기판등의 단자에 상기 솔더볼을 접착시킴으로서 외부회로와 연결되게 된다.
이러한 본 발명은 단지 와이어본딩이 이용되는 반도체패키지에만 적용되는것은 아니며 플립칩형등 전품종의 반도체패키지에서도 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 물론이며, 그러한 변형 실시가 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 아니되며 본 발명의 권리범위에 속하게 됨은 당연하다.
본 발명에 따르면 금속 칩스케일 반도체패키지의 제작에 있어서 실장기판이 불필요해지고 프레임에 대한 포토리소그라피 공정을 통해 회로패턴을 구현함으로써 생산단가를 크게 낮출 수 있다. 또한 도금층의 측면에 대한 흑화처리를 통해 몰딩시 봉지제와의 결합성을 높이고 수분침투를 효과적으로 방지할 수 있으므로 회로패턴 형성에 필요한 포토레지스트의 도포두께를 크게 줄일 수 있게 되고 이로 인해 반도체패키지의 생산비용절감 및 생산성향상에 크게 기여할 수 있게 된다.

Claims (6)

  1. 프레임을 구비하는 단계와;
    상기 프레임 일면 상에 회로패턴을 형성하는 단계와;
    상기 회로패턴이 형성된 상기 프레임 일면 상에 반도체칩을 고정하는 단계와;
    상기 반도체칩과 상기 회로패턴을 전기적 연결수단을 이용해서 연결하는 단계와;
    상기 프레임의 일면 상에 상기 반도체칩과, 상기 회로패턴과, 상기 전기적 연결수단을 감싸도록 몰딩하는 단계와;
    상기 몰딩단계 이후에 상기 프레임을 에칭하여 제거하는 단계와;
    상기 프레임을 에칭하여 제거한 면에 포토레지스트를 도포하고 솔더볼패드만을 외부로 노출시키는 단계와;
    외부와 노출된 상기 솔더볼패드상에 솔더볼을 형성하는 단계
    를 포함하는 금속 칩스케일 반도체패키지의 제조방법
  2. 제1항에 있어서,
    상기 프레임 일면 상에 회로패턴을 형성하는 단계는,
    상기 프레임 일면에 포토레지스트를 도포하는 단계와;
    마스크를 사용한 노광, 현상을 통해 상기 프레임을 노출시키는 다수의 홀을 포함하는 포토레지스트패턴을 형성하는 단계와;
    상기 다수의 홀에 금속이 충진되도록 도금하는 단계와;
    상기 도금된 금속을 제외한 잔류 포토레지스트를 제거하는 단계와;
    상기 잔류 포토레지스트를 제거하는 단계이후에 상기 도금된 금속의 측면을 흑화(Black Oxide)처리하는 단계
    를 포함하는 금속 칩스케일 반도체패키지 제조방법
  3. 제1항에 있어서,
    상기 프레임 일면상에 반도체칩을 고정하는 단계는,
    상기 회로패턴의 상면에 절연성 양면테이프를 부착하고 상기 절연성 양면테이프 상면에 상기 반도체칩을 고정하는 것을 포함하는 금속 칩스케일 반도체패키지 제조방법
  4. 제1항에 있어서,
    상기 전기적 연결수단은 금(Au) 와이어인 금속 칩스케일 반도체패키지 제조방법
  5. 제2항에 있어서,
    상기 다수의 홀에 금속이 충진되도록 도금하는 단계는,
    상기 프레임 일면에 접하는 최하층에는 제1 Au 금속막을, 상기 제1 Au 금속막의 상부에는 제1 Ni 금속막을, 상기 제1 Ni 금속막 상부에는 Cu 또는 Cu합금 중 선택되는 어느 하나의 금속막을, 상기 Cu 또는 Cu합금 중 선택되는 어느 하나의 금속막 상부에는 제2 Ni 금속막을, 상기 제2 Ni 금속막의 상부인 최상층에는 제2 Au 금속막을 도금하는 것을 포함하는 금속 스케일 반도체패키지 제조방법
  6. 제1항 내지 제5항중 어느 하나의 항에 의하여 제조되는 금속 칩스케일 반도체패키지
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100715971B1 (ko) * 2001-04-13 2007-05-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US8101464B2 (en) * 2006-08-30 2012-01-24 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US7989934B2 (en) * 2007-02-14 2011-08-02 Nxp B.V. Carrier for bonding a semiconductor chip onto and a method of contracting a semiconductor chip to a carrier
US11596777B2 (en) 2016-02-08 2023-03-07 EM Device Lab, Inc. Catheter device including a connector
US10814110B2 (en) 2016-02-08 2020-10-27 EM Device Lab, Inc. Drainage catheter system including a hub
TWI776739B (zh) * 2021-11-23 2022-09-01 南茂科技股份有限公司 晶片封裝結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0493317B2 (de) * 1990-12-18 2001-01-10 Ciba SC Holding AG Strahlungsempfindliche Zusammensetzung auf Basis von Wasser als Lösungsmittel
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
JP3475569B2 (ja) * 1995-03-28 2003-12-08 イビデン株式会社 パッケージ及びその製造方法
JP3154686B2 (ja) * 1997-12-22 2001-04-09 富士通株式会社 半導体装置の製造方法及び半導体装置の製造装置
US5770479A (en) * 1996-01-11 1998-06-23 Micron Technology, Inc. Bonding support for leads-over-chip process
JP3879135B2 (ja) * 1996-03-28 2007-02-07 日立化成工業株式会社 転写配線支持部材及びそれを使用した半導体パッケージの製造法
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
JP3914654B2 (ja) * 1999-03-17 2007-05-16 株式会社ルネサステクノロジ 半導体装置
JP4275369B2 (ja) * 2002-08-26 2009-06-10 イビデン株式会社 多層プリント配線板

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