KR20100104382A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명은, 일부가 식각된 금속층의 베이스 패턴의 일면에 배치되는 금속성의 지지 패턴; 상기 지지 패턴의 상기 베이스 패턴을 향하는 면의 반대면에 배치되는 제1 도금층; 상기 베이스 패턴의 상기 일면의 반대면에 배치되는 제2 도금층; 상기 제1 도금층 위의 일부 영역에 장착되는 반도체 칩; 및 상기 반도체 칩과 상기 제1 도금층의 노출된 면을 둘러싸는 몰딩부를 구비하고, 상기 지지 패턴의 상기 반대면의 일부 영역이 노출되는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 금속 리드 프레임을 기반으로 하고 상면의 와이어 본딩 패드와 하면의 랜딩 패드의 위치를 달리하는 라우터블(routable) 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 들어, 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 이에 따라, 반도체 패키지에 있어서도, 크기는 작으면서 대용량이고, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다.
그에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In-Line) 패키지와 같은 삽입 실장형에서, 표면실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 급속히 전환되고 있다.
상기 표면실장형 패키지 중 QFN 패키지는 일반적인 반도체 패키지와 같이 리 드프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한, 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지이다. 특히, 리드 프레임의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화시킬 수 있는 리드 프레임을 베이스로 하는 반도체 패키지가 개발되고 있다.
본 발명은, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 일부가 식각된 금속층의 베이스 패턴의 일면에 배치되는 금속성의 지지 패턴; 상기 지지 패턴의 상기 베이스 패턴을 향하는 면의 반대면에 배치되는 제1 도금층; 상기 베이스 패턴의 상기 일면의 반대면에 배치되는 제2 도금층; 상기 제1 도금층 위의 일부 영역에 장착되는 반도체 칩; 및 상기 반도체 칩과 상기 제1 도금층의 노출된 면을 둘러싸는 몰딩부를 구비하고, 상기 지지 패턴의 상기 반대면의 일부 영역이 노출되는 반도체 패키지를 제공한다.
상기 제1 도금층과 상기 제2 도금층이 서로 다른 물질 또는 그 물질들의 적층순서와 도금의 두께를 서로 달리하여 형성될 수 있다.
상기 제1 도금층은 니켈(Ni), 팔라듐(Pd), 은(Ag), 및 금(Au)과 그 합금들 중의 적어도 어느 하나 이상을 포함하여 적층 될 수 있고, 상기 제2 도금층은 금(Au), 은(Ag), 팔라듐(Pd)을 포함하거나 니켈(Ni)과 금(Au)을 포함할 수 있다.
상기 반도체 칩과 상기 제1 도금층을 전기적으로 연결하는 본딩 와이어를 더 구비할 수 있다.
상기 지지 패턴의 회로 패턴들 사이에 배치되는 마스크 패턴을 더 구비할 수 있다.
상기 베이스 패턴이 구리(Cu)를 포함하여 형성되고, 상기 지지 패턴이 니켈(Ni)을 포함하여 형성될 수 있다.
상기 제1 마스크 패턴이 상기 제2 마스크 패턴과 다른 물질로 형성될 수 있다.
상기 지지 패턴과 베이스 패턴의 도전성 물질의 종류는 상호 다른 물질로 형성된다면 종류에 제한을 받지 않는다.
본 발명의 다른 측면은, 베이스 금속층의 양면에 각각 제1 감광층 및 제2 감광층을 형성하는 단계; 상기 제1 감광층의 적어도 일부 영역을 노광 및 현상하여 제1 마스크 패턴을 형성하는 단계; 상기 베이스 금속층의 상기 제1 마스크 패턴이 형성된 면에 금속성 물질을 도금하여 지지 패턴을 형성하는 단계; 상기 제2 감광층의 적어도 일부 영역을 노광 및 현상하여 제2 마스크 패턴을 형성하는 단계; 상기 지지 패턴의 노출된 면을 도금하여 제1 도금층을 형성하는 단계; 상기 베이스 금속층의 노출된 면에 도금하여 제2 도금층을 형성하는 단계; 상기 제2 마스크 패턴을 제거하는 단계; 반도체 칩을 상기 제1 도금층의 적어도 일부 영역에 장착하고 상기 제1 도금층의 다른 영역과 전기적으로 접속시키는 단계; 상기 반도체 칩과 상기 반도체 칩과 상기 제1 도금층의 노출된 면을 몰딩재로 둘러싸는 단계; 및 상기 베이스 금속층의 상기 제2 도금층이 형성되지 아니하고 노출된 면을 식각하는 단계를 구비하는 반도체 패키지의 제조방법을 제공한다.
상기 제2 마스크 패턴을 제거하는 단계에 상기 제2 마스크 패턴과 함께 상기 제1 마스크 패턴을 제거할 수 있다.
상기 제1 도금층과 상기 제2 도금층은 동일공정에서 동일 물질로 도금될 수도 있으나, 서로 다른 순차적인 공정에서 서로 다른 물질로 형성될 수 있으며도금의 두께와 도금 순서를 서로 달리하여 형성될 수 있다.
상기 제1 도금층과 상기 제2 도금층은 각각 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 금(Au) 중의 적어도 어느 하나 이상을 포함하여 형성될 수 있으며 상기 제2 도금층은 추가적으로 주석(Sn)을 포함하는 도금층을 포함 할 수 있다.
상기 반도체 칩과 상기 제1 도금층이 본딩 와이어에 의하여 전기적으로 연결될 수 있다.
상기 베이스 금속층이 구리(Cu)를 포함하여 형성되고, 상기 지지 패턴이 니켈(Ni)을 포함하여 형성될 수 있다.
상기 지지 패턴이 상기 베이스 금속층 위에 상기 제2 도금층보다 더 큰 표면 거칠기를 갖도록 형성될 수 있다.
상기 제1 마스크 패턴이 상기 제2 마스크 패턴과 다른 물질로 형성될 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 10에는 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이 도시되어 있다. 도 11에는 도 1 내지 도 10의 반도체 패키지의 제조방법에 의하여 제조된 반도체 패키지의 일 수직 단면도가 도시되어 있다.
도면을 참조하면, 반도체 패키지의 제조방법은 베이스 금속층 준비단계(도 1); 감광층 형성단계(도 2); 제1 마스크 패턴 형성단계(도 3); 지지패턴 형성단계(도 4); 제2 마스크 패턴 형성단계(도 5); 도금층 형성단계(도 6, 도 7); 마스크 패턴 제거단계(도 8); 반도체 칩 장착 및 접속단계(도 9); 몰딩 단계(도 10); 및 백 에칭 단계(도 11)를 구비할 수 있다.
상기 베이스 금속층 준비단계(도 1)에는 베이스 금속층(110a)을 준비한다. 상기 감광층 형성단계(도 2)에는 베이스 금속층(110a)의 양면에 각각 제1 감광층(130a) 및 제2 감광층(140a)을 형성한다. 상기 제1 마스크 패턴 형성단계(도 3)에는 상기 제1 감광층(130a)의 적어도 일부 영역을 노광 및 현상하여 제1 마스크 패턴(130)을 형성한다.
상기 지지패턴 형성단계(도 4)에는 상기 베이스 금속층(110a)의 상기 제1 마스크 패턴(130)이 형성된 면에 금속성 물질을 도금하여 지지 패턴(120)을 형성한다. 상기 제2 마스크 패턴 형성단계(도 5)에는 상기 제2 감광층(140a)의 적어도 일부 영역을 노광 및 현상하여 제2 마스크 패턴(140)을 형성한다.
상기 도금층 형성단계(도 6, 도 7)에는 상기 지지 패턴(120)의 노출된 면을 도금하여 제1 도금층(121)을 형성한다. 또한, 상기 도금층 형성단계(도 6, 도 7)에는 상기 베이스 금속층(110)의 노출된 면에 도금하여 제2 도금층(111)을 형성할 수 있다.
상기 마스크 패턴 제거단계(도 8)에는 상기 제2 마스크 패턴(140)을 제거한다. 상기 반도체 칩 장착 및 접속단계(도 9)에는 반도체 칩(150)을 상기 제1 도금층(121)의 적어도 일부 영역에 장착하고, 반도체 칩(150)을 상기 제1 도금층(121)의 다른 영역과 전기적으로 접속시킨다.
상기 몰딩 단계(도 10)에는 상기 반도체 칩(150)과 상기 반도체 칩(150)과 상기 제1 도금층(121)의 노출된 면을 몰딩재로 둘러싼다. 상기 백 에칭 단계(도 11)에는 상기 베이스 금속층(110)의 상기 제2 도금층(111)이 형성되지 아니하고 노출된 면을 식각한다.
본 발명에 따른 반도체 패키지의 제조방법에서는 감광층 형성단계(도 2)에서 한꺼번에 베이스 금속층(110a)의 양면에 제1 감광층(130a) 및 제2 감광층(140a)을 형성한 후에, 제1 마스크 패턴 형성단계(도 3) 및 제2 마스크 패턴 형성단계(도 5) 각각에 의하여 제1 마스크 패턴(130)과 제2 마스크 패턴(140)을 동시에 형성하지 아니하고, 개별적으로 형성한다.
즉, 제1 마스크 패턴(130)에 의하여 형성되는 것으로 와이어 본딩 패드(wire bonding pad)를 포함하는 제1 도금층(121)이 지지 패턴(120) 위에 형성되는 공정과, 제2 마스크 패턴(140)에 의하여 형성되는 것으로 랜딩 패드(landing pad)를 포 함하는 제2 도금층(111)이 베이스 금속층(110a) 위에 형성되는 공정이 분리되어 개별적으로 수행될 수 있다.
따라서, 상면과 하면 각각의 제1 도금층(121)과 제2 도금층(111)이 구분되어 형성되므로, 상하면 각 면의 요구 특성에 맞는 각각의 도금층을 형성할 수 있다. 특히, 반도체 칩(150)과 전기적으로 접속되는 와이어 본딩 패드와 외부의 인쇄회로기판에 전기적으로 접속되는 랜딩 패드의 위치를 달리하는 라우터블(routable) 반도체 패키지를 실효적으로 구현할 수 있게 된다.
특히, 니켈(Ni)이 상하면의 위치가 다른 하면의 랜딩 패드 부분에는 포함되지 아니하고, 상면의 와이어 본딩 패드 부분에만 포함되는 경우에 별도의 구분된 공정에 의하여 용이하게 제1 도금층(121)과 제2 도금층(111) 각각을 형성할 수 있게 된다.
상기 베이스 금속층 준비단계(도 1)에 준비되는 상기 베이스 금속층(110a)은 구리(Cu)를 포함하여 형성될 수 있다. 이때, 베이스 금속층(110a)은 백 에칭 단계(도 11)에 의하여 일부가 식각되어 베이스 패턴(110)이 형성될 수 있다. 베이스 패턴(110)이 소정의 두께를 가져 반도체 패키지(100)의 강성(stiffness)을 가지며 캐리어(carrier)의 기능을 수행할 수 있다.
이때, 반도체 패키지(100)의 전체 두께가 너무 두꺼워지지 않도록, 상기 베이스 금속층(110a)은 강도 보강과 캐리어 기능을 수행할 수 있는 한도에서 두께가 얇을수록 좋다. 따라서, 본 실시예에 따른 베이스 금속층(110a)은 5 ㎛이하의 두께가 될 수 있으며, 이 두께는 최종 패키지의 구조와 제조 공정을 고려하여 선택되어 지는 것이 바람직하다.
상기 감광층 형성단계(도 2)에는 베이스 금속층(110a)의 양면에 감광성 막을 코팅(coating)하여 제1 감광층(130a) 및 제2 감광층(140a)을 형성할 수 있다. 이때, 감광성 막은 UV(Ultra violet) 조사 광에 노출되면 화학적인 반응을 통하여 경화되는 감광성 수지성분으로 이루어질 수 있으며, 보다 구체적으로 DFR(Dried Film Resist)로 구성될 수 있다. 다른 실시예로서, 감광성 막은 통상의 포토레지스트(Photo-resist, PR)가 될 수 있다.
상기 제1 마스크 패턴 형성단계(도 3)에는 상기 제1 감광층(130a)의 적어도 일부 영역을 노광 및 현상하여 제1 마스크 패턴(130)을 형성할 수 있다. 이때, 상기 제1 마스크 패턴 형성단계(도 3)는 상술한 바와 같이 상기 제2 마스크 패턴 형성단계(도 5)와 분리되어 별도로 수행될 수 있다.
이때, 미도시된 노광 마스크를 이용하여 상측의 제1 감광층(130a)에 대해 선택적인 노광 공정 및 이어지는 현상 공정을 적용하여, 소정의 패턴이 형성된 제1 마스크 패턴(130)을 형성할 수 있다. 이렇게 얻어진 제1 마스크 패턴(130)은 각각 반도체 칩이 부착될 다이 패드에 해당되는 영역과 리드 패턴에 해당되는 영역을 제외한 영역을 덮게 된다.
특히, 도 12에 도시된 실시예에서와 같이 반도체 패키지(200)에서 제1 마스크 패턴(230)이 제거되지 아니하고 남겨지는 경우, 제거되지 않아도 되는 PR 재질(PSPI 또는 PSR)이 적용될 수 있다. 이 경우, 제1 마스크 패턴(230)에 의하여 강도가 보강되어, 상면 패턴 형성 이후의 공정 중에 패턴이 뒤틀리는 현상을 현저하 게 줄일 수 있게 된다.
이 경우, 제1 마스크 패턴(230)으로는 제거되지 않아도 되는 PR 재질이 적용되고, 다음 공정에서 제거될 것이므로 제2 마스크 패턴(240)으로는 통상의 DFR 또는 PR이 적용될 수 있다.
상기 지지패턴 형성단계(도 4)에는 상기 베이스 금속층(110a)의 상기 제1 마스크 패턴(130)이 형성된 면에 금속성 물질을 도금하여 지지 패턴(120)을 형성할 수 있다. 이때, 상기 지지 패턴(120)은 니켈(Ni)을 포함하여 형성할 수 있다.
이때, 지지 패턴(120)은 충분한 강성을 유지할 수 있도록 충분한 두께를 갖도록 형성되는 것이 바람직하다. 이를 위하여, 본 일 실시예에서의 지지 패턴(120)은 5 ㎛이상의 두께로 형성될 수 있다. 상기 지지 패턴의 두께는 패키지별로 요구되는 특성에 따라서 상기 지지 패턴(120)이 충분한 강도를 가져 패키지 전체 구조의 기계적 강도를 보강할 수 있도록 형성될 수 있다.
또한, 지지 패턴(120)은 상기 몰딩 단계(도 10)에 도포되는 몰딩부(170)와의 접착력을 높이기 위하여 소정 이상의 표면 거칠기를 갖도록 형성되는 것이 바람직하다. 특히, 몰딩부(170)가 형성되지 아니하는 면의 제2 도금층(111)보다 더 큰 표면 거칠기를 갖도록 형성되는 것이 바람직하다.
이때, 지지 패턴(120)이 베이스 금속층(110a) 위에 소정의 표면 거칠기를 갖도록 형성되고, 그 위에 제1 도금층(121)이 형성되는데, 제1 도금층(121)의 두께가 얇게 형성되므로 지지 패턴(120)의 표면 거칠기에 의하여 제1 도금층(121)의 표면 거칠기가 형성된다. 따라서, 몰딩부(170)와 직접 접촉되는 제1 도금층(121)의 표면 적이 커지고, 그로 인하여 몰딩부(170)와 제1 도금층(121)의 접촉 면적이 넓어져서, 상호 접착력이 커지게 된다.
따라서, 본 발명에 따른 반도체 패키지 제조방법에 의하여 제조된 반도체 패키지(100)는 지지 패턴(120)이 베이스 금속층(110a) 위에 소정 이상의 표면 거칠기를 갖도록 형성하여 몰딩부(170)와의 접착력을 향상시키고, 지지 패턴(120)의 두께를 증가시켜 패키지 전체의 기계적 강도를 개선시킬 수 있다.
상기 제2 마스크 패턴 형성단계(도 5)에는 상기 제2 감광층(140a)의 적어도 일부 영역을 노광 및 현상하여 제2 마스크 패턴(140)을 형성할 수 있다. 이때, 상기 제2 마스크 패턴 형성단계(도 5)는 상술한 바와 같이 상기 제1 마스크 패턴 형성단계(도 3)와 분리되어 별도로 수행될 수 있다.
이때, 미도시된 노광 마스크를 이용하여 상측의 제2 감광층(140a)에 대해 선택적인 노광 공정 및 이어지는 현상 공정을 적용하여, 소정의 패턴이 형성된 제2 마스크 패턴(140)을 형성할 수 있다. 이렇게 얻어진 제2 마스크 패턴(140)은 외부의 인쇄회로기판과 접속될 랜딩 패드에 해당되는 영역을 제외한 영역을 덮게 된다.
이때, 상기 제1 마스크 패턴 형성단계(도 3)와 상기 제2 마스크 패턴 형성단계(도 5)가 분리되어 별도로 수행됨으로써, 반도체 칩(150)과 전기적으로 접속되는 와이어 본딩 패드와 외부의 인쇄회로기판에 전기적으로 접속되는 랜딩 패드의 위치를 달리하는 라우터블(routable) 반도체 패키지를 실효적으로 구현할 수 있게 된다. 또한 상기 지지 패턴을 형성할 때에 상기 베이스 금속층 상에 도금에 의한 소정 두께의 지지층 형성을 용이하게 할 수 있다.
상기 도금층 형성단계(도 6, 도 7)에는 제1 도금층(121) 및 제2 도금층(111)을 형성할 수 있다. 이를 위하여, 상기 도금층 형성단계(도 6, 도 7)는 제1 도금층 형성단계(도 6) 및 제2 도금층 형성단계(도 7)를 구비할 수 있다.
제1 도금층 형성단계(도 6)에는 지지 패턴(120)의 노출된 면을 도금하여 제1 도금층(121)을 형성할 수 있다. 제2 도금층 형성단계(도 7)에는 상기 베이스 금속층(110)의 노출된 면에 도금하여 제2 도금층(111)을 형성할 수 있다.
이때, 제1 도금층 형성단계(도 6) 및 제2 도금층 형성단계(도 7)는 각각 개별적으로 수행될 수 있다. 따라서, 상면과 하면 각각의 제1 도금층(121)과 제2 도금층(111)이 구분되어 진행되므로, 상하면 각 면의 요구 특성에 맞는 각각의 도금층을 형성할 수 있다. 또한 상기 지지패턴과 베이스 패턴이 상이 하도록 형성될 수 있고 각각의 상층에 형성된 도금층의 구조를 달리할 수 있게 된다.
특히, 반도체 칩(150)과 전기적으로 접속되는 와이어 본딩 패드와 외부의 인쇄회로기판에 전기적으로 접속되는 랜딩 패드의 위치를 달리하는 라우터블(routable) 반도체 패키지를 실효적으로 구현할 수 있게 된다. 특히, 니켈(Ni)이 상하면의 위치가 다른 하면의 랜딩 패드 부분에는 포함되지 아니하고, 상면의 와이어 본딩 패드 부분에만 포함되는 경우에 별도의 구분된 공정에 의하여 용이하게 제1 도금층(121)과 제2 도금층(111) 각각을 형성할 수 있게 된다.
제1 도금층(121)과 제2 도금층(111)이 서로 다른 물질로 형성될 수 있다. 이때, 상기 제1 도금층(121)은 니켈(Ni), 팔라듐(Pd), 및 금(Au) 중의 적어도 어느 하나 이상을 포함하여 형성될 수 있다.
즉, 상면은 다이 패드 또는 와이어 본딩 패드를 위한 요구 특성에 맞도록, 니켈(Ni)/팔라듐(Pd)/금(Au) 도금을 수행할 수 있다. 상기 제1 도금층(121)은 통상의 PPF(Pre-plated frame) 선도금에 의하여 형성될 수 있다.
상기 제1 도금층(121)을 구성하는 금속은 각각의 합금을 포함하여 도금이 될 수 있다. 제1 도금층(121)은 하지에 지지 패턴으로 니켈이 선택되어 형성되는 경우에는 팔라듐, 금 또는 그 합금이 순차적으로 형성되거나 단일 층으로 추가 형성될 수 있다.
또한, 상기 제2 도금층(111)은 금(Au)을 포함하거나 니켈(Ni)과 금(Au)을 포함하여 형성될 수 있다. 즉, 하면은 랜딩 패드를 위한 요구 특성에 맞게 니켈(Ni)을 최소화하거나 아예 없애고 직접 금(Au) 도금에 의하여 납땜 신뢰성(solder joint reliability)이 양호한 특성을 갖는 도금층으로 형성될 수 있다.
따라서, 상면에 의하여 몰딩재에 대한 접착력을 극대화할 수 있도록 상면만 표면 거칠기 처리된 니켈(Ni) 도금 처리가 가능하게 한다.
다만, 본 발명은 이에 한정되지 아니하고, 제1 도금층(121)과 제2 도금층(111)이 팔라듐(Pd)/금(Au), 직접 금(Au) 도금, 금(Au) 합금 등에 의한 양면 도금에 의하여 형성될 수도 있다. 이때, 납땜 신뢰성 저하 없는 범위의 극소 두께의 니켈(Ni)이 포함될 수도 있다.
상기 지지 패턴과 베이스 패턴의 도전성 물질의 종류는, 상호 다른 물질로 형성되는 경우에, 그 종류에 제한을 받지 않는다.
상기 마스크 패턴 제거단계(도 8)에는 상기 제2 마스크 패턴(140)을 제거한 다. 이때, 상기 마스크 패턴 제거단계(도 8)에는 상기 제2 마스크 패턴(140)과 함께 상기 제1 마스크 패턴(130)을 제거할 수 있다. 다만, 도 12에 도시된 실시예와 같은 반도체 패키지(200)를 제조하는 경우에는 상기 제1 마스크 패턴(130)을 제거하지 않을 수 있다.
상기 반도체 칩 장착 및 접속단계(도 9)에는 반도체 칩(150)을 상기 제1 도금층(121)의 적어도 일부 영역에 장착하고, 반도체 칩(150)을 상기 제1 도금층(121)의 다른 영역과 전기적으로 접속시킬 수 있다.
한편, 상기 반도체 칩(150)과 상기 제1 도금층(121)은 본딩 와이어(160)에 의하여 전기적으로 연결될 수 있다. 이때, 본딩 와이어(160)는 몰딩 단계(도 10)에 상기 반도체 칩(150) 및 상기 제1 도금층(121)의 노출된 면과 함께 몰딩재로 둘러싸여 보호될 수 있다.
상기 몰딩 단계(도 10)에는 상기 반도체 칩(150)과 상기 반도체 칩(150)과 상기 제1 도금층(121)의 노출된 면을 몰딩재로 둘러쌀 수 있다. 이때, 상기 몰딩 단계(도 10)에는 반도체 칩(150)이 탑재된 리드 프레임을 수지 성형용 금형 내에 수납시킨 후, 예를 들어, EMC(Epoxy Molding Compound)를 주입하고 적정 고온에서 경화를 진행시키게 된다.
이때, 리드 프레임의 저면을 제외한 상층 부분 전체를 덮는 성형 수지(EMC)의 유입으로 도시된 바와 같은 밀봉부(170)가 형성되며 반도체 칩(150)과 리드 프레임은 일체화된 반도체 패키지(100)를 구성하게 된다.
이때, 충진되는 절연성 물질은 수지(resin), PI(Polyimide) 필름용 모노 머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 하나를 포함하거나 그 중의 하나가 될 수 있다.
본 발명에서 절연성 물질은 이에 한정되지 아니하고, 전기적인 쇼트를 방지할 수 있는 양호한 절연특성 및 충분한 강성을 제공하는 경화특성을 겸비한 유기 재료가 모두 적용될 수 있다. 절연성 물질의 충진에는 스크린 프린팅(screen printing)과 같은 통상적인 도포 공법이 적용될 수 있다.
상기 백 에칭 단계(도 11)에는 상기 베이스 금속층(110)의 상기 제2 도금층(111)이 형성되지 아니하고 노출된 면을 식각할 수 있다. 이때, 제2 도금층(111)에 식각 방지막을 도포하고, 노출된 베이스 금속층(110)을 식각하여 식각부를 형성할 수 있으나, 상기 제2도금층이 상기 베이스 금속층을 식각하는데 에칭 레지스터 역할을 할 수 있다. 이때, 구리(Cu)를 포함하여 형성되는 베이스 금속층(110)만 식각되고, 니켈(Ni)을 포함하여 형성된 지지 패드(120)는 식각되지 않도록 하는 것이 바람직하다.
이에 따라, 베이스 금속층(110)의 제2 도금층(111)이 형성되지 아니하는 영역이 식각되어, 지지 패턴(120)의 제1 도금층(121)이 형성되는 면의 반대면의 일부 영역이 외부로 노출될 수 있다. 이러한 백 에칭 단계(도 11)는 몰딩 단계(도 10)가 수행된 후에 마지막으로 수행될 수 있다.
본 발명에 따르면, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있다.
도 11에는 본 발명에 따른 바람직한 일 실시예의 반도체 패키지(100)의 일 수직 단면도가 개략적으로 도시되어 있다. 이때, 반도체 패키지(100)는 도 1 내지 도 11에 도시된 반도체 패키지의 제조방법에 의하여 제조될 수 있다. 따라서, 반도체 패키지의 제조방법에서 설명된 기술적 사항과 동일한 사항에 대해서는 이를 참조하고 자세한 설명은 생략한다.
도면을 참조하면, 반도체 패키지(100)는 베이스 패턴(110); 지지 패턴(120); 제1 도금층(121); 제2 도금층(111); 반도체 칩(150); 본딩 와이어(160); 및 몰딩부(170)를 구비할 수 있다. 여기서, 지지 패턴(120)의 상기 반대면의 일부 영역이 노출된다.
지지 패턴(120)은 일부가 식각된 금속층의 베이스 패턴(110)의 일면에 배치되는 것으로 금속성이다. 제1 도금층(121)은 상기 지지 패턴(120)의 상기 베이스 패턴(110)을 향하는 면의 반대면에 배치된다. 제2 도금층(111)은 상기 베이스 패턴(110)의 상기 일면의 반대면에 배치된다.
반도체 칩(150)은 제1 도금층(121) 위의 일부 영역에 장착된다. 본딩 와이어(160)는 반도체 칩(150)과 제1 도금층(121)을 전기적으로 연결한다. 몰딩부(170)는 반도체 칩(150)과 제1 도금층(121)의 노출된 면을 둘러싼다.
본 발명에 따르면, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있다.
도 12에는 본 발명에 따른 바람직한 다른 실시예의 반도체 패키지(200)의 일 수직 단면도가 개략적으로 도시되어 있다. 이때, 반도체 패키지(200)는 도 11에 도시된 반도체 패키지(100)에 대하여 제1 마스크 패턴(230)을 더 구비하는 것으로, 도 11에 도시된 반도체 패키지(100)와 동일한 기능을 수행하는 동일한 구성 요소에 대해서는 유사한 참조 번호를 사용하고 자세한 설명은 생략한다.
도면을 참조하면, 반도체 패키지(200)는 베이스 패턴(210); 지지 패턴(220); 제1 도금층(221); 제2 도금층(211); 반도체 칩(250); 본딩 와이어(260); 몰딩부(270); 및 제1 마스크 패턴(230)을 구비할 수 있다.
여기서, 지지 패턴(120)의 상기 반대면의 일부 영역이 노출된다. 또한, 제1 마스크 패턴(230)이 제거되지 아니하고 남겨지게 된다. 따라서, 제1 마스크 패턴(230)에 의하여 강도가 보강되어, 상면 패턴 형성 이후의 공정 중에 패턴이 뒤틀리는 현상을 현저하게 줄일 수 있게 된다.
이를 위하여 제1 마스크 패턴(230)은 제거되지 않아도 되는 PR 재질이 적용되는 것이 바람직하다. 이 경우, 제1 마스크 패턴(230)으로는 제거되지 않아도 되는 PR 재질이 적용되고, 다음 공정에서 제거되는 제2 마스크 패턴(240)으로는 통상의 DFR 또는 PR이 적용될 수 있다.
지지 패턴(220)은 일부가 식각된 금속층의 베이스 패턴(210)의 일면에 배치되는 것으로 금속성이다. 제1 도금층(221)은 상기 지지 패턴(220)의 상기 베이스 패턴(210)을 향하는 면의 반대면에 배치된다. 제2 도금층(211)은 상기 베이스 패턴(210)의 상기 일면의 반대면에 배치된다.
반도체 칩(250)은 제1 도금층(221) 위의 일부 영역에 장착된다. 본딩 와이어(260)는 반도체 칩(250)과 제1 도금층(221)을 전기적으로 연결한다. 몰딩부(270)는 반도체 칩(250)과 제1 도금층(221)의 노출된 면을 둘러싼다.
상기 전기적 연결은 반도체 칩의 본딩 패드와 상기 지지패턴의 제1도금층의 일부와 직접연결이 될 수도 있다.이른바 플립칩 본딩에 의하여 연결되어도 좋다. 또한 상기 지지 패턴의 노출된 일부 영역에는 추가적으로 기능성 도금 또는 절연성 물질이 추가적으로 도포 또는 충진하는 공정을 추가적으로 수행할 수도 있다.
본 발명에 따르면, 상면과 하면의 전해 적층 도금을 구분하여 진행함으로써, 상하면 각각의 요구 특성에 맞는 구조의 도금층을 용이하게 형성할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1 내지 도 10은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.
도 11은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지를 개략적으로 도시한 단면도이다.
도 12는 본 발명에 따른 바람직한 다른 실시예로서, 반도체 패키지를 개략적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 패키지, 110: 베이스 금속층,
120: 지지 패턴, 130: 제1 마스크 패턴,
140: 제2 마스크 패턴, 150: 반도체 칩.

Claims (15)

  1. 일부가 식각된 금속층의 베이스 패턴의 일면에 배치되는 금속성의 지지 패턴;
    상기 지지 패턴의 상기 베이스 패턴을 향하는 면의 반대면에 배치되는 제1 도금층;
    상기 베이스 패턴의 상기 일면의 반대면에 배치되는 제2 도금층;
    상기 제1 도금층 위의 일부 영역에 장착되는 반도체 칩; 및
    상기 반도체 칩과 상기 제1 도금층의 노출된 면을 둘러싸는 몰딩부를 구비하고,
    상기 지지 패턴의 상기 반대면의 일부 영역이 노출되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 도금층과 상기 제2 도금층이 서로 다른 물질 또는 상기 물질들의 적층 순서와 도금의 두께를 달리하여 형성되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 도금층은 니켈(Ni), 팔라듐(Pd), 은(Ag), 및 금(Au)과 그 합금들 중의 적어도 어느 하나 이상을 포함하여 적층되고, 상기 제2 도금층은 금(Au), 은(Ag), 팔라듐(Pd)을 포함하거나 니켈(Ni)과 금(Au)을 포함하여 적층되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩과 상기 제1 도금층을 전기적으로 연결하는 본딩 와이어를 더 구비하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 지지 패턴의 회로 패턴들 사이에 배치되는 마스크 패턴을 더 구비하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 베이스 패턴이 구리(Cu)를 포함하여 형성되고, 상기 지지 패턴이 니켈(Ni)을 포함하여 형성되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 마스크 패턴이 상기 제2 마스크 패턴과 다른 물질로 형성되는 반도체 패키지.
  8. 베이스 금속층의 양면에 각각 제1 감광층 및 제2 감광층을 형성하는 단계;
    상기 제1 감광층의 적어도 일부 영역을 노광 및 현상하여 제1 마스크 패턴을 형성하는 단계;
    상기 베이스 금속층의 상기 제1 마스크 패턴이 형성된 면에 금속성 물질을 도금하여 지지 패턴을 형성하는 단계;
    상기 제2 감광층의 적어도 일부 영역을 노광 및 현상하여 제2 마스크 패턴을 형성하는 단계;
    상기 지지 패턴의 노출된 면을 도금하여 제1 도금층을 형성하는 단계;
    상기 베이스 금속층의 노출된 면에 도금하여 제2 도금층을 형성하는 단계;
    상기 제2 마스크 패턴을 제거하는 단계;
    반도체 칩을 상기 제1 도금층의 적어도 일부 영역에 장착하고 상기 제1 도금층의 다른 영역과 전기적으로 접속시키는 단계;
    상기 반도체 칩과 상기 반도체 칩과 상기 제1 도금층의 노출된 면을 몰딩재로 둘러싸는 단계; 및
    상기 베이스 금속층의 상기 제2 도금층이 형성되지 아니하고 노출된 면을 식각하는 단계를 구비하는 반도체 패키지의 제조방법.
  9. 제8항에 있어서,
    상기 제2 마스크 패턴을 제거하는 단계에 상기 제2 마스크 패턴과 함께 상기 제1 마스크 패턴을 제거하는 반도체 패키지의 제조방법.
  10. 제8항에 있어서,
    상기 제1 도금층과 상기 제2 도금층은 동일 공정에서 동일 물질로 도금되거나, 서로 다른 순차적인 공정에서 서로 다른 물질로 형성되며, 도금의 두께와 도금 순서를 서로 달리하여 형성되는 반도체 패키지의 제조방법.
  11. 제8항에 있어서,
    상기 제1 도금층과 상기 제2 도금층은 각각 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 금(Au) 중의 적어도 어느 하나 이상을 포함하여 형성되며, 상기 제2 도금층은 추가적으로 주석(Sn)을 포함하는 도금층을 포함하여 형성되는 반도체 패키지의 제조방법.
  12. 제8항에 있어서,
    상기 반도체 칩과 상기 제1 도금층이 본딩 와이어에 의하여 전기적으로 연결되는 반도체 패키지의 제조방법.
  13. 제8항에 있어서,
    상기 베이스 금속층이 구리(Cu)를 포함하여 형성되고, 상기 지지 패턴이 니켈(Ni)을 포함하여 형성되는 반도체 패키지의 제조방법.
  14. 제8항에 있어서,
    상기 지지 패턴이 상기 베이스 금속층 위에 상기 제2 도금층보다 더 큰 표면 거칠기를 갖도록 형성되는 반도체 패키지의 제조방법.
  15. 제8항에 있어서,
    상기 제1 마스크 패턴이 상기 제2 마스크 패턴과 다른 물질로 형성되는 반도체 패키지의 제조방법.
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