KR20110021407A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 리드 프레임용 도전성의 베이스 기판 그 자체로부터 회로 패턴이 형성되도록 함으로써, 미세 회로 구현이 용이한 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다. 본 발명은, 도전성의 베이스 기판의 적어도 일면을 정해진 패턴에 따라 식각하여 베이스 패턴층을 형성하는 단계; 상기 베이스 패턴층의 일 면의 식각된 부분을 절연성 물질로 충진하여 지지부를 형성하는 단계; 상기 베이스 패턴층의 적어도 일면을 정해진 패턴에 따라 도금하여 도금층을 형성하는 단계; 상기 베이스 패턴층을 상기 지지부가 형성된 면의 반대면으로부터 정해진 패턴에 따라 상기 지지부가 노출되도록 식각하여 베이스 패턴을 형성하는 단계; 및 상기 베이스 패턴의 적어도 일면에 반도체 칩을 실장 및 몰딩하는 단계를 구비하는 반도체 패키지의 제조방법을 제공한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 금속 리드 프레임을 기반으로 하고, 반도체 칩과 랜드 사이가 라우팅(routing)되는 라우터블(routable) 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 들어, 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 이에 따라, 반도체 패키지에 있어서도, 크기는 작으면서 대용량이고, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다.
그에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In-Line) 패키지와 같은 삽입 실장형에서, 표면실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 급속히 전환되고 있다.
상기 표면실장형 패키지 중 QFN 패키지는 일반적인 반도체 패키지와 같이 리드프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한, 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지이다. 특히, 리드 프레임의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화시킬 수 있는 리드 프레임을 베이스로 하는 반도체 패키지가 개발되고 있다.
종래의 리드 프레임의 제조 방법에 의하여 제조된 리드 프레임의 경우, 고밀도 다중열 구조로 갈수록 실장되는 반도체 칩과 리드 패턴 사이의 거리가 길어진다. 또한, 그에 따라 와이어 본딩 시의 금(Au)의 사용량도 증가되어, 최종 반도체 패키지의 가격이 상승할 수 있다.
본 발명은, 리드 프레임용 도전성의 베이스 기판 그 자체로부터 회로 패턴이 형성되도록 함으로써, 미세 회로 구현이 용이한 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 도전성의 베이스 기판의 적어도 일면을 정해진 패턴에 따라 식각하여 베이스 패턴층을 형성하는 단계; 상기 베이스 패턴층의 일 면의 식각된 부분을 절연성 물질로 충진하여 지지부를 형성하는 단계; 상기 베이스 패턴층의 적어도 일면을 정해진 패턴에 따라 도금하여 도금층을 형성하는 단계; 상기 베이스 패턴층을 상기 지지부가 형성된 면의 반대면으로부터 정해진 패턴에 따라 상기 지지부가 노출되도록 식각하여 베이스 패턴을 형성하는 단계; 및 상기 베이스 패턴의 적어도 일면에 반도체 칩을 실장 및 몰딩하는 단계를 구비하는 반도체 패키지의 제조방법을 제공한다.
상기 베이스 기판의 양면을 각각 정해진 패턴에 따라 식각하여 상기 베이스 패턴층을 형성할 수 있다.
상기 지지부를 형성하는 단계가, 상기 베이스 패턴층의 일 면을 절연성 물질로 코팅하여 지지층을 형성하는 단계, 및 상기 지지층의 상기 지지부를 제외한 부분을 제거하는 단계를 구비할 수 있다.
상기 도금층이, 상기 베이스 패턴층의 상기 지지부가 형성되는 면의 반대면 에 도금되는 제1 도금층과, 상기 베이스 패턴층의 상기 제1 도금층이 형성되는 면에 형성되는 제2 도금층을 구비할 수 있다.
상기 제1 도금층과 상기 제2 도금층이 하나의 공정에 의하여 상기 베이스 패턴층의 양면에 도금될 수 있다.
상기 제1 도금층이, 상기 반도체 칩이 실장되는 다이 패드, 및 상기 다이 패드와 전기적으로 분리되는 랜드부를 구비할 수 있다.
상기 베이스 패턴층의 상기 지지층이 형성되는 제2면에 상기 제2면보다 더 큰 표면 거칠기를 갖도록 상기 베이스 패턴층과 동일한 물질로 도금되어 거칠기 도금부가 형성될 수 있다.
상기 절연성 물질이 빛 또는 자외선에 반응하는 물질이고, 상기 지지층의 상기 지지부를 제외한 부분이 빛 또는 자외선에 의하여 제거될 수 있다.
상기 베이스 기판의 상기 제1 도금층이 형성되는 면에 정해진 패턴에 따라 식각된 제1 식각부가 형성되고, 상기 제1 도금층이 상기 제1 식각부의 일부 영역까지 연장되어 형성될 수 있다.
본 발명의 다른 측면은, 도전성의 베이스 기판의 양면이 각각 정해진 패턴에 따라 식각된 베이스 패턴; 상기 베이스 패턴의 일면의 식각된 부분인 제2 식각부를 절연성 물질로 충진한 지지부; 상기 베이스 패턴의 상기 지지부가 형성되는 면의 반대면에 도금되는 제1 도금층; 상기 베이스 패턴의 상기 제1 도금층이 형성되는 면의 반대면에 도금되어 형성되는 제2 도금층; 상기 제1 도금층 및 상기 제2 도금층 중의 적어도 어느 하나 위에 실장되는 반도체 칩; 및 상기 반도체 칩과 상기 베 이스 패턴의 상기 반도체 칩이 실장되는 면을 절연성 물질로 둘러싼 몰딩부를 구비하는 반도체 패키지를 제공한다.
상기 베이스 패턴의 상기 제2 식각부가 형성되는 면의 반대면의 식각된 부분이 상기 몰딩부의 절연성 물질로 채워지는 절연부가 상기 지지부와 연결될 수 있다.
상기 제1 도금층이, 상기 반도체 칩이 실장되는 다이 패드, 및 상기 다이 패드와 전기적으로 분리되는 랜드부를 구비할 수 있다.
상기 제2 식각부의 내면에 상기 제2 식각부보다 더 큰 표면 거칠기를 갖도록 상기 베이스 패턴과 동일한 물질로 도금되어 형성되는 거칠기 도금부를 더 구비할 수 있다.
상기 지지부의 절연성 물질이 빛 또는 자외선에 반응하여 제거되는 물질이 될 수 있다.
상기 제1 도금층이 상기 베이스 패턴의 상기 제2 식각부가 형성되는 면의 반대면의 식각된 부분의 일부 영역까지 연장되는 도금 연장부를 더 구비할 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 리드 프레임용 도전성의 베이스 기판 그 자체로부터 회로 패턴이 형성되도록 함으로써, 미세 회로 구현을 용이하게 할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설 명하기로 한다.
도 1 내지 도 10에는 본 발명에 따른 바람직한 실시예인 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이 도시되어 있다.
도면을 참조하면, 본 발명에 따른 반도체 패키지의 제조방법(도 1 내지 도 10)은, 베이스 패턴층 형성단계(도 1 및 도 2); 지지부 형성단계(도 3 및 도 4); 도금층 형성단계(도 5 내지 도 8); 베이스 패턴 완성단계(도 9); 및 조립단계(도 10)를 구비한다.
베이스 패턴층 형성단계(도 1 및 도 2)에는 도전성의 베이스 기판(110a)의 적어도 일면을 정해진 패턴에 따라 식각하여 베이스 패턴층(110b)을 형성한다. 지지부 형성단계(도 3 및 도 4)에는 베이스 패턴층(110b)의 일 면의 식각된 부분을 절연성 물질로 충진하여 지지부(120)를 형성한다.
도금층 형성단계(도 5 내지 도 8)에는 베이스 패턴층(110b)의 적어도 일면을 정해진 패턴에 따라 도금하여 도금층(130, 140)을 형성한다. 베이스 패턴 완성단계(도 9)에는 베이스 패턴층(110b)을 지지부(120)가 형성된 면의 반대면으로부터 정해진 패턴에 따라 지지부(120)가 노출되도록 식각하여 베이스 패턴(110)을 형성한다. 조립단계(도 10)에는 베이스 패턴(110)의 적어도 일면에 반도체 칩(150)을 실장 및 몰딩한다.
본 발명에 따르면, 리드 프레임용 도전성의 베이스 기판 원소재 그 자체로부터 1회의 도금 공정에 의하여 회로 패턴이 형성되도록 할 수 있다. 따라서, 간단한 공정에 의하여 미세 회로 구현을 용이하게 할 수 있는 라우터블(routable) 리드 프레임을 구현할 수 있다. 따라서, 라우터블 QFN(Quad Flat Non-lead)을 용이하게 제조할 수 있다.
또한, 종래의 라우터블 QFN 제조 방법에서는 조립 공정이 완료된 후에 베이스 기판의 원소재 구리(Cu)에 대한 백(back) 에칭을 실시하는 공정이 필요하다. 따라서, 백에칭에 의하여 선행되어 형성된 제1 도금층(130)의 표면에 손상이 생길 염려가 있다.
하지만, 본 발명에 따른 반도체 패키지 제조방법에 의하면, 별도의 원소재 베이스 기판에 대한 백 에칭 공정이 필요 없으며, 라우터블 회로를 구현하면서 리드 프레임 공정에서 제품에 대한 불량 검사를 실시할 수 있으므로, 조립시 리드 프레임 불량에 의한 문제를 리드 프레임 제조 공정 상에서 미리 발견할 수 있게 된다.
베이스 패턴층 형성단계(도 1 및 도 2)에는 도전성의 베이스 기판(110a)의 일면 또는 양면을 정해진 패턴에 따라 식각하여 베이스 패턴층(110b)을 형성할 수 있다. 베이스 패턴층 형성단계(도 1 및 도 2)에는 베이스 기판(110a) 원소재를 준비하고(도 1), 베이스 기판(110a) 원소재의 일면 또는 양면을 식각할 수 있다(도 2).
베이스 기판(110a)은 통상의 도전성 예를 들어 구리(Cu) 소재의 얇은 판상의 소재가 될 수 있다. 한편, 베이스 기판(110a)의 양면을 각각 정해진 패턴에 따라 식각하여 베이스 패턴층(110b)을 형성할 수 있다. 베이스 패턴층(110b)은 통상의 에칭 등의 방법에 의하여 식각되어 형성될 수 있다.
이때, 도면에 도시된 실시예에서와 같이 양면을 동시에 식각하여 베이스 패턴층(110b)을 형성할 수 있다. 여기서, 반도체 칩이 실장되는 면이 상면이 되고, 그 반대면이 하면이 될 수 있다.
베이스 패턴층(110b)은 하면의 랜드 영역과 패드 영역을 제외한 영역에 대하여 1차로 하프 에칭을 실시되어 형성될 수 있다. 또한, 상면의 반도체 칩이 실장되는 다이 패드(151)에 해당하는 영역과 다이 패드(151)와 전기적으로 분리되는 랜드부(152)에 해당하는 영역을 제외한 영역에 2차로 하프 에칭 실시될 수 있다. 여기서, 랜드부(152)는 라우터블 와이어 본딩 트레이스에 해당하는 라우팅부를 포함할 수 있다.
한편, 도금층(130, 140)은 제1 도금층(130)과, 제2 도금층(140)을 구비할 수 있다. 제1 도금층(130)은 베이스 패턴층(110b)의 지지부(120)가 형성되는 면의 반대 면 예를 들어 상면에 도금되는 도금층이다. 제2 도금층(140)은 베이스 패턴층(110b)의 지지부(120)가 형성되는 면 예를 들어 하면에 형성되는 도금층이다.
또한, 베이스 기판(110a)의 제1 도금층(130)이 형성되는 상면에는 정해진 패턴에 따라 식각되는 제1 식각부(111)가 형성되고, 베이스 기판(110a)의 제2 도금층(130)이 형성되는 하면에는 정해진 패턴에 따라 식각되는 제2 식각부(112)가 형성될 수 있다.
다른 실시예로서, 상면에 1차로 하프 에칭 실시 후에, 하면에 2차로 하프 에칭 실시하여 베이스 패턴층(110b)이 형성될 수 있다. 또 다른 실시예로서, 상면과 하면의 필요한 영역에 대하여 동시에 에칭을 실시하여 베이스 패턴층(110b)이 형성될 수 있다.
또한, 다른 실시예로서, 베이스 패턴층(110b)이 단면 예를 들어 하면만 식각하여 형성될 수 있다. 이 경우, 베이스 기판(110a)의 상면에는 제1 식각부(111)가 형성되지 아니하고, 베이스 기판(110a)의 제2 도금층(130)이 형성되는 하면에만 정해진 패턴에 따라 식각되는 제2 식각부(112)가 형성될 수 있다.
도 11에는 본 발명에 따른 반도체 패키지의 제조방법에 의하여 제조되는 기판의 반도체 칩이 실장되는 면 예를 들어 상면(101)이 도시되어 있으며, 도 12에는 본 발명에 따른 반도체 패키지의 제조방법에 의하여 제조되는 기판의 외부 회로기판에 실장되는 면 예를 들어 하면(102)이 도시되어 있다. 도 9에 도시된 도면은 도 11 및 도 12에 도시된 도면에서 일 단면에 해당하는 도면이다.
기판의 상면(101)에는 지지부(120) 위에 다이 패드(151)와 랜드부(152)가 형성되고, 랜드부(152)는 지지부(120) 위에 형성되는 랜드(152a)와 라우팅부(152b)를 포함할 수 있다. 기판의 하면(102)에는 지지부(120) 위에 패드(141) 및 랜드(142)가 형성될 수 있다.
지지부 형성단계(도 3 및 도 4)에는 지지부(120)가 베이스 패턴층(110b)의 일 면의 식각된 부분이 절연성 물질로 충진되어 형성될 수 있다. 이를 위하여, 지지부 형성단계(도 3 및 도 4)는 지지층 형성단계(도 3) 및 레진 제거단계(도 4)를 구비할 수 있다. 도면에 도시된 실시예에서 지지부(120)는 베이스 패턴층(110b)의 하면의 제2 식각부(112)에 PSR과 같은 수지(Resin)가 충진되어, 라우터블 리드 프 레임 기판의 구조를 지지할 수 있다.
지지층 형성단계(도 3)에는 베이스 패턴층(110b)의 일 면을 절연성 물질로 코팅하여 지지층(120a)을 형성할 수 있다. 이때, 절연성 물질은 PSR(Photo Sensitive Resist) 등의 수지(resin)를 포함하여 이루어질 수 있다.
여기서, 절연성 물질이 빛 또는 자외선에 반응하는 물질이고, 지지층(120a)의 지지부(120)를 제외한 부분이 빛 또는 자외선에 의하여 제거되어 형성될 수 있다.
레진 제거단계(도 4)에는 지지층(120a)에서 지지부(120)가 형성되는 부분을 제외한 부분을 제거할 수 있다. 하면의 식각부에 충진된 절연성 물질을 제외하고 랜드 영역과 패드 영역의 표면에 코팅된 절연성 물질을 제거할 수 있다.
베이스 패턴층(110b)의 지지층(120a)이 형성되는 제2면 예를 들어 하면에 제2면 보다 더 큰 표면 거칠기를 갖는 거칠기 도금부(170)가 형성될 수 있다. 이때, 거칠기 도금부(170)는 베이스 패턴층(110b)과 동일한 물질로 도금되어 형성될 수 있다.
도금층 형성단계(도 5 내지 도 8)에는 베이스 패턴층(110b)의 적어도 일면을 정해진 패턴에 따라 도금하여 도금층(130, 140)이 형성될 수 있다. 이때, 도면에 도시된 실시예에서는 도금층(130, 140)이 베이스 패턴층(110b)의 양면에 각각 형성될 수 있다.
이 경우, 도금층(130, 140)은 제1 도금층(130)과, 제2 도금층(140)을 구비할 수 있다. 제1 도금층(130)은 베이스 패턴층(110b)의 지지부(120)가 형성되는 면의 반대 면 예를 들어 상면에 도금되는 도금층이다. 제2 도금층(140)은 베이스 패턴층(110b)의 지지부(120)가 형성되는 면 예를 들어 하면에 형성되는 도금층이다.
제1 도금층(130)은, 반도체 칩(150)이 실장되는 다이 패드(151), 및 다이 패드(151)와 전기적으로 분리되는 랜드부(152)를 구비할 수 있다. 랜드부(152)는 지지부(120) 위에 형성되는 랜드(152a)와 랜드(152)로부터 다이 패드(151)를 향하여 연장되는 라우팅부(152b)를 구비할 수 있다.
도금층 형성단계(도 5 내지 도 8)는, 도금 레지스트층 도포단계(도 5), 도금 영역 노출단계(도 6), 도금층 형성단계(도 7), 및 도금 레지스트 제거단계(도 8)를 구비할 수 있다.
도금 레지스트층 도포단계(도 5)에는 도금 레지스트층(180a)을 베이스 패턴층(110b)의 양면에 도포한다. 도금 영역 노출단계(도 6)에는 노광 및 현상에 의하여 도금이 실시될 영역을 노출시키고 도금 레지스트(180)를 형성할 수 있다.
이때, 제1 식각부(111)가 형성되는 실시예에서는 도금 레지스트(180)가 제1 식각부(111)를 채우도록 형성된다. 제1 식각부(111)가 형성되지 않는 실시예에서는 도금 레지스트(180)가 베이스 패턴층(110b)의 상면 위에 형성된다.
도금층 형성단계(도 7)에는 도금에 의하여 도금층(130, 140)을 형성할 수 있다. 도금 레지스트 제거단계(도 8)에는 도금 레지스트(180)를 박리하여 도금 영역을 제외한 영역에 대하여 베이스 패턴층(110b)의 구리 소재를 노출시킨다. 도금층 형성단계(도 7)에는 제1 도금층(130)과 제2 도금층(140)이 하나의 공정에 의하여 베이스 패턴층(110b)의 양면에 도금되어 형성될 수 있다.
다른 실시예로서, 도금층 형성단계(도 7)는 베이스 패턴 완성단계(도 9)에서 2차 에칭을 수행하여 절연부(115)를 위한 빈 공간(115a)을 형성한 후에 수행되어, 제1 도금층(130)과 제2 도금층(140)이 형성될 수 있다.
다만, 제1 도금층(130)과 제2 도금층(140)이 하나의 공정에 의하여 형성되는 경우에는 제조 공정을 단순화할 수 있으며, 그로 인한 제조 비용을 절감할 수 있다.
도 13에는 본 발명에 따른 반도체 패키지의 제조방법에서, 베이스 패턴층(110b)의 지지부(120)가 형성되는 면에 형성되는 거칠기 도금부(170)가 개략적으로 도시되어 있다. 도 13에 도시된 도면은 도 3의 A 영역을 확대하여 표시한 것이다.
베이스 패턴층(110b)의 지지층(120a)이 형성되는 제2면 예를 들어 하면에 제2면 보다 더 큰 표면 거칠기를 갖는 거칠기 도금부(170)가 형성될 수 있다. 이때, 거칠기 도금부(170)는 베이스 패턴층(110b)과 동일한 물질로 도금되어 형성될 수 있다.
거칠기 도금부(170)는 마이크로(Micro) 에칭보다 보다 강한 표면 거칠기(roughness)를 가지고 있어 고분자 물질과의 강한 앵커(Anchor)효과로써, MSL-1의 높은 신뢰성을 가질 수 있는 거칠기 도금에 의하여 형성될 수 있다. 이때, 거칠기 도금을 통상의 거칠기 도금 기술에 의하여 이루어질 수 있다.
지지부(120)를 형성하기 위하여 절연성 물질로 사용되는 PSR(Photo Sensitive Resist)과 같은 고분자 물질은 전기적인 절연 성질과 함께 반도체 조립 공정 중에 열적, 기계적 성질을 만족시켜야 한다. 특히, 베이스 패턴층(110b)의 금속과 지지층(120a)의 고분자 물질간의 높은 접착력을 통해 반도체 패키지의 신뢰성을 높여야 한다.
종래의 라우터블(routable) QFN(Quad Flat Non-lead) 공정에서는, 고분자 물질 상면에 재배선 회로를 위한 2차 패터닝(patterning) 공정 후 무전해 도금을 통해 재배선된 도금층을 형성한다. 하지만, 무전해도금층과 고분자 물질간의 접착력이 낮아 패키지로 적용되기 어렵다.
이를 극복하기 위하여, 고분자 물질 상면에 스퍼터링(Sputtering) 공정에 의하여 금속 시드층(metal seed layer)을 형성시킨 후 재배선 패터닝(patterning)용 에칭을 거친 후에 전기 도금을 실시하는 공정이 적용될 있다. 하지만, 이 방법 역시 무전해 방법에 비해서는 높은 접착력을 보이지만, 여전히 MSL-3도 만족시키지 못하는 낮은 수준의 신뢰성을 가진다. 또한, 스퍼터링(Sputtering) 공정이라는 고비용의 공정이 추가되는 문제점이 있다.
한편, 원소재의 표면에 강제적인 거칠기 표면을 형성시킴으로서 고분자 물질과의 접착력을 형성할 수 있다. 그 대표적인 방법으로 마이크로 에칭(Micro etching) 공정이 적용될 수 있다. 마이크로 에칭은 구리(Cu)의 원소재에 에칭액을 통해 마이크로 에칭을 실시한 후에 고분자 물질을 충진하여 접착력을 증가시키는 방법이다. 하지만, 이 방법 역시 MSL-2정도의 신뢰성에 미치지 못하는 한계가 있다.
따라서, 본 발명에 따른 반도체 패키지 제조방법에서는 거칠기 도금 기술 중 에 원소재의 재질과 같은 소재의 거칠기 도금 기술을 적용할 수 있다. 즉, 본 발명의 공정에서 소재가 구리(Cu)인 경우는 거칠기 구리 도금처리가 되고, 소재가 니켈(Ni)인 경우는 거칠기 니켈 도금처리가 되는 것이 바람직하다. 이는 최종 도금 공정 후 베이스 패턴 완성단계(도 9)에서 2차 에칭을 실시할 때(재배선 회로 사이의 구리 부분을 에칭할 때), 1회의 에칭 용액으로 구리 원소재에 의한 베이스 패턴층(110b)과 거칠기 도금부(170)의 일부를 동시에 에칭하기 위함이다.
마이크로 에칭, 거칠기 도금의 각각의 표면처리 시료를 EMC(Epoxy Molding Compound)로 몰딩(molding)을 한 후 C-SAM을 측정해보면, 일반적인 에칭용액을 통해 구리(Cu) 소재 표면이 거칠기를 갖도록 만들어 EMC 몰딩을 진행하는 경우, MRT L2의 조건에서 페일(fail)이 발생한다. 반면 거칠기 도금을 통한 EMC 접착력은 MRT L2에서도 패스(pass) 수준으로 높은 신뢰성을 보여준다. 위의 내용에서는 EMC라는 고분자 물질을 사용하였으나, 이러한 특징은 기타의 고분자 물질에도 동일하게 적용될 수 있다.
또한, 거칠기 도금부(170)를 형성하는 거칠기 도금을 실시함으로써, 최종 도금 공정 후 베이스 패턴 완성단계(도 9)에서 2차 에칭을 실시할 때 지지부(120)의 거칠기 도금부(170)에 접착된 수지 표면에 거칠기가 형성될 수 있다.
따라서, 몰딩 시에 몰딩재가 수지 표면에 형성된 표면 거칠기 부분과 접착하게되고, 라우터블 QFN의 제품 상면의 많은 면적을 차지하는 수지 노출면에 형성된 표면 거칠기에 의하여 절연부(115)의 몰딩재와의 접착력 향상에 도움이 되어 반도체 패키지의 신뢰성이 향상될 수 있다.
도 14는 도 3의 베이스 패턴층(110b)에 절연층을 코팅하여 지지층(120a)을 형성하는 공정을 더욱 상세하게 표현한 도면이다. 도 15는 지지층(120a)의 일부를 제거하여 지지부(120)를 형성하는 공정을 더욱 상세하게 표현한 도면이다.
여기서, 제2 도금층(140)은 제2 식각부(112)의 일부 영역까지 연장되어 형성될 수 있다. 이에 따라, 제2 도금층(140)이 제2 식각부(112)의 내부의 일부 영역까지 연장되어 표면적 확장부(141)가 형성될 수 있다. 이때, 지지층(120a)은 지지부(120)와 제거부(125)를 구비하고, 제거부(125)가 제거되어 지지부(120)가 형성될 수 있다.
본 발명의 고분자 물질의 선택에 있어서 1차적으로 감광성(Photo-sensitive) 특성의 유무에 무관하게 어떠한 재료도 사용이 가능하다. 하지만, 도면에 도시된 실시예에서는 감광성(Photo-sensitive) 특성이 있는 고분자 재료를 본 라우터블 공정에 적용할 수 있다. 이 경우, 최종 패키지를 실장할 때 요구되는 특성인 솔더 조이트 신뢰성(Solder joint reliability)을 향상시킬 수 있다.
이를 위해서, 감광성 물질의 최적 노광량에 대비하여 강제적인 부족 노광/ 또는 초과 노광량을 인가하여 부분적인 경화를 일으켜 표면층의 고분자 물질만을 현상을 통해 제거하여, 에칭부의 옆면의 일부 고분자 물질을 제거하여 도금을 실시할 수 있다. 이에 따라, 표면적 확장부(141)가 형성될 수 있으며, 표면적 확장부(141)에 의하여, 완성된 패키지가 회로 기판에 실장될 때 회로 기판과의 접촉 표면적이 증가하여 보다 솔더 조인트(Solder joint) 신뢰성이 증가되는 효과를 얻을 수 있게 된다.
도 16 내지 도 18에는 도 6, 도 8, 및 도 9의 공정을 더욱 상세하게 표현한 도면이 도시되어 있다. 도면에 도시된 실시예서는 베이스 패턴층 형성단계(도 2)에 베이스 기판(110a)의 양면을 정해진 패턴에 따라 식각하여 베이스 패턴층(110b)을 형성함으로서, 제1 식각부(111)가 함께 형성된다. 이 경우, 도금 레지스트층 도포단계(도 5)에 도금 레지스트(180)가 제1 식각부(111)를 채우도록 형성된다.
따라서, 도금 영역 노출단계(도 6)에 도금 레지스트(180)의 형성 시에, 도금 레지스트(180)의 일부가 제1 식각부(111)를 채우도록 형성된다. 다만, 제1 식각부(111)가 형성되지 않는 실시예에서는 도금 레지스트(180)가 베이스 패턴층(110b)의 상면 위에 형성된다.
제1 식각부(111)가 형성되는 경우와 없는 경우 모두 라우터블 QFN의 제조가 가능하다. 다만, 제1 식각부(111)가 형성되는 경우에, 베이스 패턴층(110b)의 제1 도금층(130)이 배치되지 않는 공간에 2차 에칭을 실시할 때, 미세 회로의 와이어 본딩 트레이스(wire bonding trace)를 구현화기 유리하다.
즉, 상면의 와이어 본딩 트레이스(wire bonding trace)를 위한 라우팅부(152b)를 만들기 위하여, 도금 후 절연부(115)가 배치되는 베이스 패턴(110)의 빈 공간(115a)을 형성할 때, 미세 회로의 와이어 본딩 트레이스(wire bonding trace)를 구현화기 유리하다.
예를 들어, 종래의 리드 프레임의 경우 랜드 피치(land pitch)가 200um 수준정도 인데, 이러한 랜드 피치 사이에 라우터블 회로를 형성시키기 위해서는 최소의 선폭을 구현하여 에칭을 실시하여야 한다. 예를 들어, 3-row 라우터블 QFN을 제조 하기 위해선 1st row의 랜드 피치에 2개의 미세 회로가 구현되어야 하는데, 이때 최소 선폭은 40um 수준이 될 수 있을 것이다.
하지만, 현재의 에칭 용액 수준으로 해당 미세 회로를 구현하는 데는 무리가 있다. 현재 에칭 용액의 에칭 팩터가 약 2.4 수준이라면 에칭 실시 시에 발생하는 베이스 패턴층(110b)의 구리층 측면 에칭 발생으로 인해 미세 회로의 폭이 최소 8um 수준으로 상면을 구현하는 것이 어려워진다. 이러한 미세 회로 구현을 위해서는, 계산에 의하면 에칭 팩터 4이상의 에칭 용액이 필요할 것으로 예상되나, 해당 에칭액의 개발이 쉬운 일이 아니다.
하지만, 본 실시예에서는 제1 식각부(111)가 형성되고 그 상태에서, 베이스 패턴층(110b)의 제1 도금층(130)이 배치되지 않는 공간에 2차 에칭을 실시함으로써, 미세 회로의 와이어 본딩 트레이스(wire bonding trace)를 구현화기 유리하게 할 수 있다.
특히, 도금 레지스트(180)의 패턴 영역을 조정하여 추가적인 응용 방안도 고려 할 수 있다. 이때, 베이스 패턴층 형성단계(도 2)에서의 1차 에칭에 의하여 형성된 구리 표면의 옆면 즉 도금 연장부(131)에 도금이 실시되어 2차 에칭을 위해 노출되는 Cu의 영역이 더욱 좁아지게 되므로, 미세한 회로 구현이 보다 용이하게 될 수 있다.
즉, 베이스 패턴 완성단계(도 9)에 제1 도금층(130)이 제1 식각부(111)의 일부 영역까지 연장되어 도금 연장부(131)가 형성될 수 있다. 도금 연장부(131)는 제1 도금층(130)이 베이스 패턴(110)의 제2 식각부(112)가 형성되는 면의 반대면의 식각된 부분의 일부 영역까지 연장되어 형성될 수 있다.
조립단계(도 10)에는 베이스 패턴(110)의 적어도 일면 도면에 도시된 실시예에서는 상면에 반도체 칩(150)을 실장하고 그 위를 몰딩할 수 있다. 조립단계(도 10)에 반도체 칩(150)을 다이 패드(151) 위에 부착하고, 랜드부(152)와 본딩 와이어(153)로 와이어 본딩에 의하여 연결하고, 그 위를 EMC와 같은 절연 물질 등의 몰딩 재료로 몰딩할 수 있다.
다만, 본 발명은 이에 한정되지 않고, 다른 실시예로서 반도체 칩(150)이 플립칩 본딩 방식에 의하여 리드 프레임 기판 위에 실장될 수 있다.
본 발명에 의한 반도체 패키지 제조 방법에 의하면, 종래의 리드 프레임용 원소재를 그대로 사용하면서 소재의 상하면에 동시에 도금을 실시함으로서, 라우터블 QFN을 위한 리드 프레임 기판을 형성할 수 있다. 따라서, 종래의 라우터블 QFN과 달리 도금 두께의 감소가 가능하여, 공정 비용의 감소가 가능하다.
한편, 종래의 기존 라우터블 공법의 경우, 도금층을 이용하여 전기적 배선을 구현하므로 구리 소재의 상면에 적어도 20~40um 이상의 도금 두께를 형성하여야 한다. 하지만, 본 발명의 경우 구리 원소재를 전기적 배선으로 구현하고, 해당 원소재의 표면에만 최종 표면처리를 함으로써 구현 가능하므로, 도금 재료비 및 공정을 단축할 수 있다.
또한, 도금 공정으로는 통상의 약 0.5um~ 5um수준의 PPF(Pre-Plated Frame) 선도금, 즉 니켈(Ni) 또는 그 합금, 팔라듐(Pd) 또는 그 합금, 금(Au) 또는 그 합금 처리를 비롯한 일반적인 표면처리가 가능하다. 또한, 원소재의 두께만큼이 PSR 과 같은 고분자 수지 물질에 접합하고 있으므로, 더욱 높은 접합력을 가질 수 있어 신뢰성도 기존의 라우터블 공정에 비해 향상시킬 수 있다.
도 10에는 본 발명에 따른 바람직한 실시예인 반도체 패키지(100)가 개략적으로 도시되어 있다. 본 발명에 따른 반도체 패키지(100)는 도 1 내지 도 10에 도시된 반도체 패키지 제조방법에 의하여 제조된 반도체 패키지(100)로서, 상술한 반도체 패키지 제조방법에 대한 설명에서와 동일한 사항에 대해서는 이를 참조하고 자세한 설명은 생략한다.
도면을 참조하면, 본 발명에 따른 반도체 패키지(100)는 베이스 패턴(110); 지지부(120); 제1 도금층(130); 제2 도금층(140); 반도체 칩(150); 및 몰딩부(160)를 구비할 수 있다.
베이스 패턴(110)은 도전성의 베이스 기판의 양면이 각각 정해진 패턴에 따라 식각되어 형성된다. 지지부(120)는 베이스 패턴(110)의 일면의 식각된 부분인 제2 식각부(112)를 절연성 물질로 충진하여 형성된다.
제1 도금층(130)은 베이스 패턴(110)의 지지부(120)가 형성되는 면의 반대면에 도금되어 형성된다. 제2 도금층(140)은 베이스 패턴(110)의 제1 도금층(130)이 형성되는 면의 반대면에 도금되어 형성된다.
반도체 칩(150)은 제1 도금층(130) 및 제2 도금층(140) 중의 적어도 어느 하나 위에 도면에 도시된 실시예에서는 제1 도금층(130) 위에 실장된다. 몰딩부(160)는 반도체 칩(150)과 베이스 패턴(110)의 반도체 칩(150)이 실장되는 면을 절연성 물질로 둘러싸도록 형성된다.
본 발명에 따르면, 리드 프레임용 도전성의 베이스 기판 원소재 그 자체로부터 1회의 도금 공정에 의하여 회로 패턴이 형성되도록 할 수 있다. 따라서, 간단한 공정에 의하여 미세 회로 구현을 용이하게 할 수 있는 라우터블(routable) 리드 프레임을 구현할 수 있다. 따라서, 라우터블 QFN(Quad Flat Non-lead)을 용이하게 제조할 수 있다.
베이스 패턴(110)의 제2 식각부(112)가 형성되는 면의 반대면의 식각된 부분이 몰딩부(160)의 절연성 물질로 채워지는 절연부(115)가 지지부(120)와 연결된다. 제1 도금층(130)은 반도체 칩(150)이 실장되는 다이 패드(151), 및 다이 패드(151)와 전기적으로 분리되는 랜드부(152)를 구비할 수 있다.
또한, 도 13에 도시된 바와 같이, 반도체 패키지(100)는 제2 식각부(112)의 내면에 제2 식각부(112)보다 더 큰 표면 거칠기를 갖도록 베이스 패턴(110)과 동일한 물질로 도금되어 형성되는 거칠기 도금부(170)를 더 구비할 수 있다.
거칠기 도금부(170)는 마이크로(Micro) 에칭보다 보다 강한 표면 거칠기(roughness)를 가지고 있어 고분자 물질과의 강한 앵커(Anchor)효과로써, MSL-1의 높은 신뢰성을 가질 수 있는 거칠기 도금에 의하여 형성될 수 있다. 따라서, 거칠기 도금부(170)에 의하여 금속인 베이스 패턴(110)에 PSR과 같은 절연성 고분자 물질을 포함하여 이루어지는 지지부(120)의 접착력을 향상시킬 수 있다.
이때, 지지부(120)는 라우터블 QFN 리드 프레임을 구조적으로 지지한다. 도 14 및 도 15에 도시된 바와 같이, 지지부(120)의 절연성 물질은 빛 또는 자외선에 반응하여 제거되는 PSR과 같은 감광성(Photo-sensitive) 수지(resin) 절연 물질로 이루어질 수 있다.
따라서, 제2 도금층(140)은 제2 식각부(112)의 일부 영역까지 연장되어 형성될 수 있다. 이에 따라, 제2 도금층(140)이 제2 식각부(112)의 내부의 일부 영역까지 연장되어 표면적 확장부(141)가 형성될 수 있다. 따라서, 표면적 확장부(141)에 의하여, 완성된 패키지가 회로 기판에 실장될 때 회로 기판과의 접촉 표면적이 증가하여 보다 솔더 조인트(Solder joint) 신뢰성이 증가되는 효과를 얻을 수 있게 된다.
도 18에 도시된 바와 같이, 제1 도금층(130)은 베이스 패턴(110)의 제2 식각부(112)가 형성되는 면의 반대면의 식각된 부분의 일부 영역까지 연장되는 도금 연장부(131)를 더 구비할 수 있다.
따라서, 제1 식각부(111)가 형성되고 제1 식각부(111)가 형성된 영역이 2차 에칭되도록 함으로써, 베이스 패턴(110)의 제1 도금층(130)이 배치되지 않는 공간에 2차 에칭을 실시할 때, 미세 회로의 와이어 본딩 트레이스(wire bonding trace)를 구현화기 유리하게 된다.
본 발명에 의한 반도체 패키지 제조 방법에 의하면, 종래의 리드 프레임용 원소재를 그대로 사용하면서 소재의 상하면에 동시에 도금을 실시함으로서, 라우터블 QFN을 위한 리드 프레임 기판을 형성할 수 있다. 따라서, 종래의 라우터블 QFN과 달리 도금 두께의 감소가 가능하여, 공정 비용의 감소가 가능하다.
한편, 종래의 기존 라우터블 공법의 경우, 도금층을 이용하여 전기적 배선을 구현하므로 구리 소재의 상면에 적어도 20~40um 이상의 도금 두께를 형성하여야 한 다. 하지만, 본 발명의 경우 구리 원소재를 전기적 배선으로 구현하고, 해당 원소재의 표면에만 최종 표면처리를 함으로써 구현 가능하므로, 도금 재료비 및 공정을 단축할 수 있다.
또한, 도금 공정으로는 통상의 약 0.5um~ 5um수준의 PPF(Pre-Plated Frame) 선도금, 즉 니켈(Ni) 또는 그 합금, 팔라듐(Pd) 또는 그 합금, 금(Au) 또는 그 합금 처리를 비롯한 일반적인 표면처리가 가능하다. 또한, 원소재의 두께만큼이 PSR과 같은 고분자 수지 물질에 접합하고 있으므로, 더욱 높은 접합력을 가질 수 있어 신뢰성도 기존의 라우터블 공정에 비해 향상시킬 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1 내지 도 10은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.
도 10은 본 발명에 따른 바람직한 실시예로서, 반도체 패키지를 개략적으로 도시한 단면도이다.
도 11은 본 발명에 따른 반도체 패키지의 제조방법에 의하여 제조되는 기판의 반도체 칩이 실장되는 면을 개략적으로 도시한 도면이다.
도 12는 본 발명에 따른 반도체 패키지의 제조방법에 의하여 제조되는 기판의 외부 회로기판에 실장되는 면을 개략적으로 도시한 도면이다.
도 13은 본 발명에 따른 반도체 패키지의 제조방법에서, 베이스 패턴층의 지지부가 형성되는 면에 형성되는 거칠기 도금부를 개략적으로 도시한 도면이다.
도 14는 도 3의 베이스 패턴층에 절연층을 코팅하여 지지층을 형성하는 공정을 더욱 상세하게 표현한 도면이다.
도 15는 지지층의 일부를 제거하여 지지부를 형성하는 공정을 더욱 상세하게 표현한 도면이다.
도 16 내지 도 18은 도 6, 도 8, 및 도 9의 공정을 더욱 상세하게 표현한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 패키지, 110: 베이스 패턴,
120: 지지부, 130: 제1 도금층,
140: 제2 도금층, 150: 반도체 칩,
160: 몰딩부.

Claims (15)

  1. 도전성의 베이스 기판의 적어도 일면을 정해진 패턴에 따라 식각하여 베이스 패턴층을 형성하는 단계;
    상기 베이스 패턴층의 일 면의 식각된 부분을 절연성 물질로 충진하여 지지부를 형성하는 단계;
    상기 베이스 패턴층의 적어도 일면을 정해진 패턴에 따라 도금하여 도금층을 형성하는 단계;
    상기 베이스 패턴층을 상기 지지부가 형성된 면의 반대면으로부터 정해진 패턴에 따라 상기 지지부가 노출되도록 식각하여 베이스 패턴을 형성하는 단계; 및
    상기 베이스 패턴의 적어도 일면에 반도체 칩을 실장 및 몰딩하는 단계를 구비하는 반도체 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 베이스 기판의 양면을 각각 정해진 패턴에 따라 식각하여 상기 베이스 패턴층을 형성하는 반도체 패키지의 제조방법.
  3. 제1항에 있어서,
    상기 지지부를 형성하는 단계가,
    상기 베이스 패턴층의 일 면을 절연성 물질로 코팅하여 지지층을 형성하는 단계, 및
    상기 지지층의 상기 지지부를 제외한 부분을 제거하는 단계를 구비하는 반도체 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 도금층이, 상기 베이스 패턴층의 상기 지지부가 형성되는 면의 반대면에 도금되는 제1 도금층과, 상기 베이스 패턴층의 상기 제1 도금층이 형성되는 면에 형성되는 제2 도금층을 구비하는 반도체 패키지의 제조방법.
  5. 제4항에 있어서,
    상기 제1 도금층과 상기 제2 도금층이 하나의 공정에 의하여 상기 베이스 패턴층의 양면에 도금되어 형성되는 반도체 패키지의 제조방법.
  6. 제4항에 있어서,
    상기 제1 도금층이, 상기 반도체 칩이 실장되는 다이 패드, 및 상기 다이 패드와 전기적으로 분리되는 랜드부를 구비하는 반도체 패키지의 제조방법.
  7. 제3항에 있어서,
    상기 베이스 패턴층의 상기 지지층이 형성되는 제2면에 상기 제2면보다 더 큰 표면 거칠기를 갖도록 상기 베이스 패턴층과 동일한 물질로 도금되어 거칠기 도 금부가 형성되는 반도체 패키지의 제조방법.
  8. 제3항에 있어서,
    상기 절연성 물질이 빛 또는 자외선에 반응하는 물질이고,
    상기 지지층의 상기 지지부를 제외한 부분이 빛 또는 자외선에 의하여 제거되는 반도체 패키지의 제조방법.
  9. 제4항에 있어서,
    상기 베이스 기판의 상기 제1 도금층이 형성되는 면에 정해진 패턴에 따라 식각된 제1 식각부가 형성되고,
    상기 제1 도금층이 상기 제1 식각부의 일부 영역까지 연장되어 형성되는 반도체 패키지의 제조방법.
  10. 도전성의 베이스 기판의 양면이 각각 정해진 패턴에 따라 식각된 베이스 패턴;
    상기 베이스 패턴의 일면의 식각된 부분인 제2 식각부를 절연성 물질로 충진한 지지부;
    상기 베이스 패턴의 상기 지지부가 형성되는 면의 반대면에 도금되는 제1 도금층;
    상기 베이스 패턴의 상기 제1 도금층이 형성되는 면의 반대면에 도금되어 형 성되는 제2 도금층;
    상기 제1 도금층 및 상기 제2 도금층 중의 적어도 어느 하나 위에 실장되는 반도체 칩; 및
    상기 반도체 칩과 상기 베이스 패턴의 상기 반도체 칩이 실장되는 면을 절연성 물질로 둘러싼 몰딩부를 구비하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 베이스 패턴의 상기 제2 식각부가 형성되는 면의 반대면의 식각된 부분이 상기 몰딩부의 절연성 물질로 채워지는 절연부가 상기 지지부와 연결되는 반도체 패키지.
  12. 제10항에 있어서,
    상기 제1 도금층이, 상기 반도체 칩이 실장되는 다이 패드, 및 상기 다이 패드와 전기적으로 분리되는 랜드부를 구비하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 제2 식각부의 내면에 상기 제2 식각부보다 더 큰 표면 거칠기를 갖도록 상기 베이스 패턴과 동일한 물질로 도금되어 형성되는 거칠기 도금부를 더 구비하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 지지부의 절연성 물질이 빛 또는 자외선에 반응하여 제거되는 물질인 반도체 패키지.
  15. 제10항에 있어서,
    상기 제1 도금층이 상기 베이스 패턴의 상기 제2 식각부가 형성되는 면의 반대면의 식각된 부분의 일부 영역까지 연장되는 도금 연장부를 더 구비하는 반도체 패키지.
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KR20150081146A (ko) * 2014-01-03 2015-07-13 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
US9299588B2 (en) 2013-05-06 2016-03-29 Haesung Ds Co., Ltd Method of manufacturing lead frame
KR20230081359A (ko) * 2021-11-30 2023-06-07 해성디에스 주식회사 프리 몰드 기판 및 프리 몰드 기판의 제조 방법

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