KR101674537B1 - 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지 - Google Patents

리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지 Download PDF

Info

Publication number
KR101674537B1
KR101674537B1 KR1020100071599A KR20100071599A KR101674537B1 KR 101674537 B1 KR101674537 B1 KR 101674537B1 KR 1020100071599 A KR1020100071599 A KR 1020100071599A KR 20100071599 A KR20100071599 A KR 20100071599A KR 101674537 B1 KR101674537 B1 KR 101674537B1
Authority
KR
South Korea
Prior art keywords
resin
etching
metal plate
groove
lead
Prior art date
Application number
KR1020100071599A
Other languages
English (en)
Other versions
KR20120010044A (ko
Inventor
유상수
김재하
구성근
Original Assignee
해성디에스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해성디에스 주식회사 filed Critical 해성디에스 주식회사
Priority to KR1020100071599A priority Critical patent/KR101674537B1/ko
Publication of KR20120010044A publication Critical patent/KR20120010044A/ko
Application granted granted Critical
Publication of KR101674537B1 publication Critical patent/KR101674537B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지에 관한 것으로, 본 발명에 따른 리드프레임 제조방법은 리드가 형성될 리드 영역과 다이 패드가 형성될 다이 패드 영역을 가지는 금속판으로 리드프레임을 제조하는 방법으로써, 상기 금속판의 일면에 상기 리드의 랜드 영역을 결정하고 상기 랜드 영역에 대응하여 에칭 레지스트를 배치하는 에칭 레지스트 배치단계와, 에칭 공정을 수행하여 상기 금속판의 상기 일면에 제1홈을 형성하는 제1에칭단계와, 상기 제1홈이 형성된 상기 금속판의 상기 일면에 수지를 배치하는 수지 배치단계와, 상기 에칭 레지스트를 제거하여 상기 랜드 영역의 표면과 상기 배치된 수지 사이의 높이 차를 형성하는 에칭 레지스트 제거단계와, 에칭 공정을 수행하여 상기 금속판의 타면에 상기 제1홈에 대응되는 제2홈을 형성함으로써 상기 리드 영역과 상기 다이 패드 영역을 분리하는 제2에칭단계를 포함한다.

Description

리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지 {Leadframe, method of manufacturing the same and semiconductor package, method of manufacturing the same}
본 발명은 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체패키지 제조방법과 그에 따른 반도체패키지에 관한 것으로, 더욱 상세하게는 솔더 볼의 부착성을 높일 수 있는 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체패키지 제조방법과 그에 따른 반도체패키지에 관한 것이다.
리드프레임은 반도체 칩을 올려 부착하는 금속기판으로서, 반도체 칩을 지지하는 동시에 상기 반도체 칩과 외부회로(예, 인쇄회로기판)를 전기적으로 연결시켜 주는 기능을 하며, 반도체 칩과 함께 반도체 패키지를 구성한다.
리드프레임은 일반적으로 다이 패드와 리드로 구성되며, 다이 패드에는 반도체 칩이 안착되고 리드는 외부회로와 연결된다. 리드와 반도체 칩은 와이어로 반도체 칩과 연결된다.
이러한 리드프레임 중에는 솔더 볼을 리드에 부착하여 외부회로와 연결하는 볼 그리드 어레이 형식으로 제작되는 경우가 있는데, 볼 그리드 어레이 형식의 리드프레임은 리드의 수가 많고 그 사이에 간격이 적은 경우에도 효과적으로 적용될 수 있다.
그런데 솔더 볼이 리드프레임과 분리될 경우 반도체 칩과 외부회로와의 연결이 손상될 수 있으며, 리드프레임으로부터 분리된 솔더 볼이 이동하여 다른 솔더 볼과 접촉되면 회로가 단락되는 등의 문제가 있다.
본 발명은 솔더 볼이 리드프레임에 안정적으로 부착될 수 있는 리드프레임 제조방법과 이에 따른 리드프레임 및 반도체 패키지 제조방법과 이에 따른 반도체 패키지를 제공함에 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 일 실시예에 따른 리드프레임 제조방법은, 리드가 형성될 리드 영역과 다이 패드가 형성될 다이 패드 영역을 가지는 금속판으로 리드프레임을 제조하는 방법으로서, 상기 금속판의 일면에 상기 리드의 랜드 영역을 결정하고 상기 랜드 영역에 대응하여 에칭 레지스트를 배치하는 에칭 레지스트 배치단계와, 에칭 공정을 수행하여 상기 금속판의 상기 일면에 제1홈을 형성하는 제1에칭단계와, 상기 제1홈이 형성된 상기 금속판의 상기 일면에 수지를 배치하는 수지 배치단계와, 상기 에칭 레지스트를 제거하여 상기 랜드 영역의 표면과 상기 배치된 수지 사이의 높이 차를 형성하는 에칭 레지스트 제거단계와, 에칭 공정을 수행하여 상기 금속판의 타면에 상기 제1홈에 대응되는 제2홈을 형성함으로써 상기 리드 영역과 상기 다이 패드 영역을 분리하는 제2에칭단계를 포함한다.
또한 본 발명의 다른 일 실시예에 따른 리드프레임은, 다이 패드와, 일면에 랜드가 마련된 복수의 리드와, 상기 다이 패드와 상기 리드 사이, 또는 상기 리드와 리드 사이 중 적어도 일부에 배치되며, 그 일부가 상기 랜드의 연장면으로부터 돌출되게 형성된 수지를 구비한다.
또한 본 발명의 또 다른 일 실시예에 따른 반도체 패키지 제조방법은, 리드가 형성될 리드 영역과 다이 패드가 형성될 다이 패드 영역을 가지는 금속판의 일면에 상기 리드의 랜드 영역에 대응하여 에칭 레지스트를 배치하는 에칭 레지스트 배치단계와, 에칭 공정을 수행하여 상기 금속판의 일면에 제1홈을 형성하는 제1에칭단계와, 상기 제1홈이 형성된 금속판의 일면에 수지를 배치하는 수지 배치단계와, 상기 에칭 레지스트 제거하여 상기 랜드 영역의 표면과 상기 배치된 수지 사이의 높이 차를 형성하는 에칭 레지스트 제거단계와, 에칭 공정을 수행하여 상기 금속판의 타면에 상기 제1홈에 대응되는 제2홈을 형성함으로써 상기 리드 영역과 상기 다이 패드 영역을 분리하는 제2에칭단계와, 상기 다이 패드에 반도체 칩을 부착하는 다이 부착단계와, 상기 반도체 칩과 상기 리드를 와이어로 연결하는 와이어 본딩(wire bonding)단계와, 상기 반도체 칩 및 상기 와이어를 밀봉하도록 덮는 봉지재를 형성하는 몰딩단계를 포함한다.
또한 본 발명의 또 다른 일 실시예에 따른 반도체 패키지는, 본 발명의 상기 일 실시예에 따른 리드프레임을 구비하며, 상기 리드프레임의 다이 패드에 안착되는 반도체 칩과, 상기 반도체 칩과 상기 리드프레임의 리드를 연결하는 와이어와, 상기 반도체 칩 및 상기 와이어를 밀봉하도록 덮는 봉지재를 포함한다.
본 발명에 따른 리드프레임 제조방법, 이에 따른 리드프레임, 반도체 패키지 제조방법 및 이에 따른 반도체 패키지에 의하면, 솔더 볼이 리드프레임에 안정적으로 부착될 수 있다.
도 1a은 금속판의 상면을 개략적으로 도시한 평면도이다.
도 1b는 도 1의 금속판의 저면을 개략적으로 도시한 저면도이다.
도 3c은 도 1의 금속판의 Ic-Ic선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 2 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 개략적 단면도이다.
도 17은 도 16의 반도체 패키지에 솔더 볼이 부착된 상태를 개략적으로 도시한 단면도이다.
도 18은 도 17의 XVIII 부분을 개략적으로 확대하여 도시한 도면이다.
이하 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 제조방법에 관하여 설명한다. 본 실시예에 따른 반도체 패키지 제조방법은 본 발명의 다른 일 실시예에 따른 리드프레임의 제조방법을 포함하므로 함께 설명한다.
도 1a은 금속판의 상면을 개략적으로 도시한 평면도이며, 도 1b는 도 1의 금속판의 저면을 개략적으로 도시한 저면도이며, 도 3c은 도 1의 금속판의 Ic-Ic선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 2 내지 도 16은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 개략적 단면도이다. 도 17은 도 16의 반도체 패키지에 솔더 볼이 부착된 상태를 개략적으로 도시한 단면도이며, 도 18은 도 17의 XVIII 부분을 개략적으로 확대하여 도시한 도면이다.
도 1a 내지 도 17을 참조하면, 본 실시예에 따른 반도체 패키지 제조방법은 리드(110)가 형성될 리드 영역(110')과 다이 패드(120)가 형성될 다이 패드 영역(120')을 가지는 금속판(100)으로 리드프레임(2)을 제조한 후, 이를 이용하여 반도체 패키지(1)를 제조하는 방법에 관한 것이다. 본 실시예에 따른 반도체 패키지(1) 제조방법은 에칭 레지스트 배치단계, 제1에칭단계, 제1도금층 형성단계, 수지 배치단계, 에칭 레지스트 제거단계, 제2도금층 형성단계, 제2에칭단계, 다이 부착단계, 와이어 본딩단계, 몰딩단계를 포함한다.
에칭 레지스트 배치단계는 금속판(100)의 일면(102)에 리드(110)의 랜드 영역(112')을 결정하고, 랜드 영역(112')에 대응하는 패턴으로 에칭 레지스트(10)를 배치하는 단계이다.
금속판(100)은 도 1a 내지 도 1b에 이점쇄선으로 도시된 바와 같이, 다이 패드(120)가 형성될 다이 패드 영역(120')과 리드(110)가 형성될 리드 영역(110')을 구비한다. 리드 영역(110')의 저면이 솔더 볼(solder ball)이 부착되는 랜드 영역(112')이다.
에칭 레지스트(10)는 도 1b 내지 도 1c에 가상선으로 도시된 바와 같이,랜드 영역(112')에 대응하는 패턴으로 배치된다. 에칭 레지스트(10)가 랜드 영역(112')에 대응하는 패턴으로 금속판(100)의 일면(102)에 배치되면, 에칭 레지스트(10)는 랜드 영역(112')과 다이 패드 영역(120')의 저면부(122')를 덮어주되 다른 부분은 노출시킨다.
에칭 레지스트(10)를 랜드 영역(112')에 대응하는 패턴으로 배치하기 위하여, 먼저 도 2에 도시된 바와 같이 에칭 레지스트(10)를 금속판(100)의 저면에 해당되는 일면(102) 및 그 타면(104)에 도포한다. 그리고 랜드 영역(112')에 대응하는 패턴을 가지는 마스크를 이용한 노광 공정을 통하여, 도 3에 도시된 바와 같이 랜드 영역(112')과 다이 패드 영역(120')의 저면부(122') 이외의 영역에 배치된 에칭 레지스트(10)를 제거한다.
에칭 레지스트(10)는 조사 광에 노출되면 화학적인 반응을 통하여 경화되는 감광성 수지성분, 보다 구체적으로 DFR(Dried Film Resist) 또는 포토 레지스트(Photo-resist, PR) 등이 사용될 수 있다. 특히 에칭 레지스트(10)로서 전착 에칭 레지스트(electro-deposition resist)를 이용할 경우에는 에칭 레지스트의 두께를 용이하게 제어할 수 있다.
도면에는 도시되지 않았으나, 금속판(100)의 측면이 에칭되지 않도록 금속판(100)의 측면에도 에칭 레지스트(10)가 배치된다.
다음으로 제1에칭단계가 수행된다.
제1에칭단계는 에칭 공정을 수행하여 금속판(100)의 일면(102)에 제1홈(150)을 형성하는 단계이다. 금속판(100)의 일면(102)에는 랜드 영역(112')에 대응하는 패턴으로 에칭 레지스트(10)가 배치되어 있으므로, 본 단계에 의해서 형성되는 제1홈(150)은 랜드 영역(112')을 포함하지 않는 형태로 금속판(100)의 일면(102)에 형성된다.
다음으로 제1도금층 형성단계가 수행된다.
제1도금층 형성단계는 도 5에 도시된 바와 같이, 제1홈(150)의 표면(152)에, 제1홈(150)의 표면보다 거친 표면을 가지는 제1도금층(250)을 형성하는 단계이다.
제1도금층(250)은 니켈(Ni) 또는 구리(Cu) 등을 포함하며, 그 표면이 제1홈(150)의 표면(152)보다 거칠도록 소정의 표면 조도를 가진다. 제1도금층(250)은 본 출원인에 의한 등록특허 제10-0819800호에 기재된 러퍼(rougher) Ni 도금층에 대응되는 것으로, 제1도금층(250)의 형성방법은 등록특허 제10-0819800호에 기재되어 있으므로 이에 대한 구체적인 설명은 생략한다.
다음으로 수지 배치단계가 수행된다.
수지 배치단계는 제1홈(150)이 형성된 금속판(100)의 일면(102)에 수지(200)를 배치하는 단계이다. 본 단계에서는 수지(200)를 제1홈(150)을 채우도록 배치하되, 그 일부(210)가 랜드 영역(112')의 연장면(11)으로부터 돌출되도록 한다. 수지(200)의 소재로는 PI(Polyimide), PSR(Photo Solder Resist) 또는 EMC(Epoxy Molding Composite) 중 하나를 포함하거나 그 중의 하나가 될 수 있다.
본 실시예에서 수지 배치단계는 수지 도포단계 및 수지표면 제거단계를 포함한다.
수지 도포단계는 도 6에 도시된 바와 같이, 금속판(100)의 일면(102)을 수지(200)로 덮는 단계로서, 수지(200)가 제1홈(150)를 채움과 동시에 에칭 레지스트(10)를 덮어주도록 수지(200)를 금속판(100)의 일면(102)에 도포하는 단계이다. 제1홈(150)의 표면(152)에는 표면 조도가 큰 제1도금층(250)이 형성되어 있으므로, 제1홈(150)에 채워지는 수지(200)는 제1도금층(250)에 효과적으로 부착된다.
다음으로 수지표면 제거단계가 수행되는데, 수지표면 제거단계는 도 7에 도시된 바와 같이 에칭 레지스트(10)가 노출되도록 도포된 수지(200)의 두께의 일부를 제거하는 단계이다. 본 단계에서는 수지(200)의 두께의 일부를 제거하기 위한 방법으로 수지(200)의 표면을 세라믹 재질의 브러시(brush)로 브러싱(brushing)하는 방법, 즉 브러시로 수지(200)의 두께의 일부를 깎아내는 방법이 사용될 수 있다. 이와 같이 에칭 레지스트(10)가 노출될 때까지 수지(200)를 깎아내면, 도 7에 도시된 바와 같이 수지(200)의 일부(210)는 솔더 볼 랜드부(112)의 연장면(11)으로 돌출되고 다른 일부(220)는 제1홈(150)의 내부에 배치된다.
다음으로 에칭 레지스트 제거단계를 수행한다.
에칭 레지스트 제거단계는 수지 배치단계에서 외부로 노출된 에칭 레지스트(10)를 제거하여 랜드 영역(112')의 표면과 수지(200) 사이의 높이 차를 형성하는 단계이다.
에칭 레지스트(10)를 제거하면, 에칭 레지스트(10)가 덮여 있던 금속판(100)의 랜드 영역(112')과 다이 패드 영역(120')의 저면부(122')가 노출된다. 금속판(100)의 랜드 영역(112')과 다이 패드 영역(120')에는 수지(200)가 배치되어 있지 않으므로, 에칭 레지스트(10)를 제거하면 랜드 영역(112') 및 다이 패드 영역(120')의 표면과 수지(200) 사이에는 높이 차가 형성된다. 즉, 랜드 영역(112')의 둘레에 단차가 형성된다.
다음으로 제2도금층 형성단계를 수행한다.
제2도금층 형성단계는 후술할 제2에칭단계에서 제2홈(170)이 형성될 부분을 제외한 금속판(100)의 타면(104)의 일부에 제2도금층(300)을 형성하는 단계이다. 제2홈(170)은 도 1에 가상선으로 도시된 바와 같이 금속판(100)의 일면(102)에 형성된 제1홈(150)에 대응되는 패턴으로 형성된다.
본 실시예에서 제2도금층 형성단계는 도금 레지스트 배치단계, 도금층 형성단계 및 도금 레지스트 제거단계를 포함한다.
도금 레지스트 배치단계는 금속판(100)의 타면(104)에 제2홈(170)이 형성될 부분, 즉 제1홈(150)에 대응되는 부분에 도금 레지스트를 배치하는 단계이다. 도금 레지스트(30)는 감광성 물질, 예컨대 액상감광제를 포함하는 소재로 이루어질 수 있다. 도금 레지스트(30)를 제2홈(170)에 대응되는 패턴으로 배치하기 위해서, 도 9에 도시된 바와 같이 도금 레지스트(30)를 금속판(100)의 양면에 도포하고 도 10에 도시된 바와 같이 도금 레지스트(30)를 패터닝한다.
다음으로 도금단계를 수행한다.
도금단계는 금속판(100)의 일면(102) 및 타면(104)에 제2도금층(300)을 형성하는 단계이다. 제2도금층(300)은 도금 레지스트(30)가 배치된 부분에는 형성될 수 없으므로, 도 11에 도시된 바와 같이 제2도금층(300)은 도금 레지스트(30)가 배치되지 않은 부분에 형성된다. 제2도금층(300)은 팔라듐(Pd), 금(Au), 니켈(Ni) 또는 이들의 합금 등으로 이루어질 수 있으며, 그 두께는 수 마이크로미터 내지는 수십 마이크로미터 정도로 매우 얇은 것이 바람직하다.
다음으로 도금 레지스트 제거단계가 수행된다.
도금 레지스트 제거단계는 도금 레지스트(30)를 제거하는 단계이다. 따라서 도 12에 도시된 바와 같이 금속판(100)의 타면(104)의 일부가 노출되며, 이후 진행될 에칭 공정에 의해서 제2홈(170)이 형성될 수 있다.
다음으로 제2에칭단계를 수행한다.
제2에칭단계는 에칭 공정을 수행하여, 금속판(100)의 타면(104)에 제1홈(150)에 대응되는 제2홈(170)을 형성하는 단계이다. 상술한 바와 같이 제2도금층(300)은 제1홈(150)에 대응되는 부분을 제외한 형태로 금속판(100)의 타면(104)에 배치되므로, 이를 에칭하면 금속판(100)의 타면에는 제1홈(150)에 대응되는 형태로 제2홈(170)이 형성된다. 제2홈(170)이 제1홈(150)과 만날 때까지 에칭 공정을 수행하면, 금속판(100)의 리드 영역(110')과 다이 패드 영역(120')이 분리된다. 따라서 리드(110)와 다이 패드(120)가 형성된다. 리드(110)와 다이 패드(120) 사이에는 수지(200)가 배치되어 있으므로 리드(110)와 다이 패드(120)는 상호 고정된다.
상술한 방법으로 금속판(100)으로부터 리드(110)와 다이 패드(120)를 형성함으로써 리드프레임(2)이 제조된다.
다음으로 칩 부착단계를 수행한다.
칩 부착단계는 도 14에 도시된 바와 같이, 상기의 방법으로 제조된 리드프레임(2)의 다이 패드(120)에 반도체 칩(400)을 부착하는 단계이다.
다음으로 와이어 본딩단계를 수행한다.
와이어 본딩단계는 도 15에 도시된 바와 같이, 리드프레임(2)의 다이 패드(120)에 부착된 반도체 칩(400)과 리드프레임(2)의 리드(110)를 와이어(500)로 연결하는 단계이다.
다음으로 몰딩단계를 수행한다.
몰딩단계는 도 16에 도시된 바와 같이, 반도체 칩(400) 및 와이어(500)를 덮어 밀봉하도록 봉지재(600)를 리드프레임(2)의 상측에 배치하는 단계이다. 봉지재(600)로는 EMC(epoxy molding compound) 등이 사용된다.
몰딩단계가 완료되면 반도체 패키지(2)가 완성된다.
이하, 상술한 방법으로 제조된 반도체 패키지(1)의 효과에 대해서 설명한다.
상술한 방법으로 제조된 반도체 패키지(1)는 도 16에 도시된 바와 같이, 리드프레임(2), 반도체 칩(400), 와이어(500) 및 봉지재(600)를 구비하며, 리드프레임(2)은 다이 패드(120), 리드(110) 및 수지(200)를 구비한다.
다이 패드(120)와 리드(110)는 금속판(100)으로부터 형성되며, 리드(110)의 저면에 해당하는 일면(102)에는 랜드(112)가 마련된다.
수지(200)는 다이 패드(120)와 리드(110) 사이 및 리드(110)와 리드(110) 사이에 배치되며, 그 일부(210)가 랜드(112)의 연장면(11)으로부터 돌출되게 형성된다.
반도체 칩(400)은 다이 패드(120)의 부착되며, 와이어(500)는 반도체 칩(400)과 리드(110)를 연결하며, 봉지재(600)는 반도체 칩(400)과 와이어(500)를 덮어 밀봉한다.
반도체 패키지(1)의 수지(200)의 일부(210)는 랜드(112)의 연장면(11)으로 돌출되게 형성되어 있으므로, 랜드(112)의 둘레에는 단차가 형성된다.
반도체 패키지(1)를 외부 회로에 연결하기 위해서는 도 17에 도시된 바와 같이 반도체 패키지(1)의 랜드(112)에 솔더 볼(SB)을 부착하는데, 랜드(112)의 둘레에는 수지(200)에 의해서 단차가 형성되므로, 솔더 볼(SB)과 반도체 패키지(1)와의 접촉 면적이 증가한다. 따라서 반도체 패키지(1)와 솔더 볼(SB)의 부착성이 향상된다. 또한 도 18을 참조하면, 랜드(112)의 표면으로부터 단차진 수지(200)의 일부(210) 사이에 솔더 볼(SB)이 끼워지는 효과도 있으므로, 솔더 볼(SB)이 랜드(112)로부터 이탈하는 것이 효과적으로 억제된다.
한편, 본 실시예에 있어서 에칭 레지스트(10)로서 전착 에칭 레지스트(electro-deposition etching resist)를 사용할 경우, 에칭 레지스트(10)의 두께를 조절할 수 있으므로 수지(200)가 랜드(112)의 연장면(11)으로부터 돌출되는 정도를 효과적으로 조절할 수 있다. 따라서 랜드(112)의 형태 또는 솔더 볼(SB)의 크기에 따라서 랜드(112)의 둘레에 형성되는 단차의 높이를 효과적으로 조절할 수 있다.
또한 상기 실시예의 수지표면 제거단계에서는 물리적인 방법, 즉 브러싱으로 으로 수지(200)의 깎아내는 것으로 설명하였으나, 이와는 달리 용제를 사용하는 화학적인 방법으로 수지표면을 깎아낼 수도 있다.
또한 본 실시예에서는 라우터블 QFN(Quad Flat No Lead) 형식의 반도체 패키지를 예를 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 다양한 형태의 반도체 패키지에 적용될 수 있다.
이상 본 발명의 일부 실시예에 대해 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명은 기술적 사상의 범주 내에서 다양한 형태로 구체화될 수 있다.
1 ... 반도체 패키지 2 ... 리드프레임
10 ... 에칭 레지스트 30 ... 도금 레지스트
100 ... 금속판 110 ... 리드
110' ... 리드영역 112 ... 랜드
112' ... 랜드 영역 120 ... 다이 패드
120' ... 다이 패드 영역 122' ... 다이 패드 영역의 저면
150 ... 제1홈 200 ... 수지
250 ... 제1도금층 300 ... 제2도금층
400 ... 반도체 칩 500 ... 와이어
600 ... 몰드 SB ... 솔더 볼

Claims (11)

  1. 리드가 형성될 리드 영역과 다이 패드가 형성될 다이 패드 영역을 가지는 금속판으로 리드프레임을 제조하는 방법에 있어서,
    상기 금속판의 일면에 상기 리드의 랜드 영역을 결정하고, 상기 랜드 영역에 대응하여 에칭 레지스트를 배치하는 에칭 레지스트 배치단계;
    에칭 공정을 수행하여 상기 금속판의 상기 일면에 제1홈을 형성하는 제1에칭단계;
    상기 제1홈이 형성된 상기 금속판의 상기 일면에 수지를 배치하는 수지 배치단계;
    상기 에칭 레지스트를 제거하여 상기 랜드 영역의 표면과 상기 배치된 수지 사이의 높이 차를 형성하는 에칭 레지스트 제거단계; 및
    에칭 공정을 수행하여 상기 금속판의 타면에 상기 제1홈에 대응되는 제2홈을 형성함으로써, 상기 리드 영역과 상기 다이 패드 영역을 분리하는 제2에칭단계;를 포함하는 리드프레임의 제조방법.
  2. 제1항에 있어서,
    상기 제1에칭단계와 상기 수지 배치단계 사이에,
    상기 제1홈의 표면에, 상기 제1홈의 표면보다 거친 표면을 가지는 제1도금층을 형성하는 제1도금층 형성단계를 더 포함하는 리드프레임의 제조방법.
  3. 제1항에 있어서,
    상기 수지는,
    에폭시 몰딩 컴파운드(epoxy moding compound), 폴리이미드(polyimide) 또는 포토 솔더 레지스트(photo solder resist) 중 어느 하나의 소재를 포함하여 형성되는 리드프레임의 제조방법.
  4. 제1항에 있어서,
    상기 수지 배치단계는,
    상기 제1홈을 채우며 상기 에칭 레지스트를 덮어주도록, 상기 금속판의 상기 일면에 상기 수지를 도포하는 수지 도포단계; 및
    상기 에칭 레지스트가 노출되도록, 도포된 상기 수지의 두께의 일부를 제거하는 수지표면 제거단계;를 포함하는 리드프레임의 제조방법.
  5. 제4항에 있어서,
    상기 수지표면 제거단계는,
    상기 도포된 수지의 표면을 브러싱(brushing)하여 깍아 제거하는 단계인 리드프레임의 제조방법.
  6. 제1항에 있어서,
    상기 에칭 레지스트는 전착 에칭 레지스트(electro-deposition etching resist)인 리드프레임의 제조방법.
  7. 제1항에 있어서,
    상기 에칭 레지스트 제거단계와 상기 제2에칭단계 사이에,
    상기 제2홈이 형성될 부분을 제외한 상기 금속판의 상기 타면의 일부에 제2도금층을 형성하는 제2도금층 형성단계를 더 포함하는 리드프레임의 제조방법.
  8. 제7항에 있어서,
    상기 제2도금층 형성단계는,
    상기 금속판의 상기 타면에 상기 제2홈이 형성될 부분에 도금 레지스트를 배치하는 도금 레지스트 배치단계;
    상기 금속판의 상기 타면을 도금하여 상기 제2도금층을 형성하는 도금단계; 및
    상기 도금 레지스트를 제거하는 도금 레지스트 제거단계;를 포함하며,
    상기 제2에칭단계는,
    상기 도금 레지스트가 제거된 부분으로 노출된 상기 금속판의 상기 타면의 일부를 에칭하는 단계인 리드프레임의 제조방법.
  9. 리드가 형성될 리드 영역과 다이 패드가 형성될 다이 패드 영역을 가지는 금속판의 일면에 상기 리드의 랜드 영역에 대응하여 에칭 레지스트를 배치하는 에칭 레지스트 배치단계;
    에칭 공정을 수행하여 상기 금속판의 일면에 제1홈을 형성하는 제1에칭단계;
    상기 제1홈이 형성된 금속판의 일면에 수지를 배치하는 수지 배치단계;
    상기 에칭 레지스트 제거하여 상기 랜드 영역의 표면과 상기 배치된 수지 사이의 높이 차를 형성하는 에칭 레지스트 제거단계;
    에칭 공정을 수행하여 상기 금속판의 타면에 상기 제1홈에 대응되는 제2홈을 형성함으로써, 상기 리드 영역과 상기 다이 패드 영역을 분리하는 제2에칭단계;
    상기 다이 패드에 반도체 칩을 부착하는 다이 부착단계;
    상기 반도체 칩과 상기 리드를 와이어로 연결하는 와이어 본딩(wire bonding)단계; 및
    상기 반도체 칩 및 상기 와이어를 밀봉하도록 덮는 봉지재를 형성하는 몰딩단계;를 포함하는 반도체 패키지 제조방법.
  10. 삭제
  11. 삭제
KR1020100071599A 2010-07-23 2010-07-23 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지 KR101674537B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100071599A KR101674537B1 (ko) 2010-07-23 2010-07-23 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100071599A KR101674537B1 (ko) 2010-07-23 2010-07-23 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20120010044A KR20120010044A (ko) 2012-02-02
KR101674537B1 true KR101674537B1 (ko) 2016-11-09

Family

ID=45834729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100071599A KR101674537B1 (ko) 2010-07-23 2010-07-23 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101674537B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220081679A (ko) * 2020-12-09 2022-06-16 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR20220126100A (ko) * 2021-03-08 2022-09-15 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US20200043833A1 (en) * 2018-07-31 2020-02-06 Texas Instruments Incorporated Lead frame for a die
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127227A (ja) 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2001127195A (ja) 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2002261187A (ja) 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567129B1 (ko) * 2001-04-13 2006-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 몰딩 금형 및 이것을 이용한 반도체패키지 몰딩방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127227A (ja) 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2001127195A (ja) 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2002261187A (ja) 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220081679A (ko) * 2020-12-09 2022-06-16 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR102535353B1 (ko) * 2020-12-09 2023-05-23 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR20220126100A (ko) * 2021-03-08 2022-09-15 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR102583276B1 (ko) 2021-03-08 2023-09-27 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법

Also Published As

Publication number Publication date
KR20120010044A (ko) 2012-02-02

Similar Documents

Publication Publication Date Title
US11289409B2 (en) Method for fabricating carrier-free semiconductor package
US8241967B2 (en) Semiconductor package with a support structure and fabrication method thereof
US8873244B2 (en) Package structure
US6294100B1 (en) Exposed die leadless plastic chip carrier
CN101601133B (zh) 部分图案化的引线框以及在半导体封装中制造和使用其的方法
TWI397964B (zh) 部分圖案化之引線框架及其在半導體封裝中製作與使用的方法
US6762118B2 (en) Package having array of metal pegs linked by printed circuit lines
JP3155741B2 (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
US7595225B1 (en) Leadless plastic chip carrier with contact standoff
US8017436B1 (en) Thin substrate fabrication method and structure
US8685794B2 (en) Lead frame land grid array with routing connector trace under unit
US20070059863A1 (en) Method of manufacturing quad flat non-leaded semiconductor package
TWI455213B (zh) 無外引腳封裝結構及其製作方法
WO2006074543A1 (en) Thin array plastic package without die attach pad and process for fabricating the same
KR101674537B1 (ko) 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지
US7410830B1 (en) Leadless plastic chip carrier and method of fabricating same
US9659842B2 (en) Methods of fabricating QFN semiconductor package and metal plate
US20080303134A1 (en) Semiconductor package and method for fabricating the same
CN111199924B (zh) 半导体封装结构及其制作方法
KR101134706B1 (ko) 리드 프레임 및 이의 제조 방법
US20070054438A1 (en) Carrier-free semiconductor package with stand-off member and fabrication method thereof
US20010001069A1 (en) Metal stud array packaging
KR20100127925A (ko) 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법
TWI387015B (zh) 晶片封裝結構的製程
KR20090107671A (ko) 리드프레임의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191028

Year of fee payment: 4