KR102583276B1 - 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 솔더링이 용이한 반도체 패키지 기판 및 그 제조방법을 위하여, 전도성 물질을 포함하고, 제1 면과 상기 제1 면에 반대 측에 위치한 제2 면을 가지며, 상기 제1 면에 위치한 제1 홈 또는 제1 트렌치 및 상기 제2 면에 위치한 제2 홈 또는 제2 트렌치를 갖는, 베이스층; 상기 베이스층의 상기 제1 면에 위치한 상기 제1 홈 또는 제1 트렌치에 매립된, 제1 수지; 및 상기 베이스층의 상기 제1 면의 적어도 일 모서리에 위치하고, 상기 제1 면을 기준으로 한 깊이는 상기 베이스층의 두께의 1/2 이상인, 홈부를 구비하는, 반도체 패키지 기판을 제공한다.

Description

반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법{Semiconductor package substrate, method for manufacturing the same, Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법에 관한 것으로서, 더 상세하게는 솔더링이 용이한 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판 및 그 제조방법에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조 시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면 동박과 하면 동박을 전기적으로 연결하며 이후 상면 동박과 하면 동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮다는 문제점이 있었다.
이에 근래에는, 제조공정의 단순화 등을 위해서 전도성 베이스층에 절연성 물질을 충진하는 것으로 반도체 패키지 기판을 제조하는 방법이 도입되고 있다.
본 발명의 실시예들은 솔더링이 용이한 반도체 패키지 기판 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 전도성 물질을 포함하고, 제1 면과 상기 제1 면에 반대 측에 위치한 제2 면을 가지며, 상기 제1 면에 위치한 제1 홈 또는 제1 트렌치 및 상기 제2 면에 위치한 제2 홈 또는 제2 트렌치를 갖는, 베이스층; 상기 베이스층의 상기 제1 면에 위치한 상기 제1 홈 또는 제1 트렌치에 매립된, 제1 수지; 및 상기 베이스층의 상기 제1 면의 적어도 일 모서리에 위치하고, 상기 제1 면을 기준으로 한 깊이는 상기 베이스층의 두께의 1/2 이상인, 홈부를 구비하는, 반도체 패키지 기판이 제공된다.
본 실시예에 있어서, 상기 홈부의 깊이는 100㎛이상일 수 있다.
본 실시예에 있어서, 상기 홈부에 대응하는 상기 베이스층의 두께는 35㎛이상일 수 있다.
본 실시예에 있어서, 상기 홈부에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 홈부의 폭 보다 30㎛이상 클 수 있다.
본 실시예에 있어서, 상기 제1 수지를 제외한 상기 베이스층의 표면에 배치된 코팅층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 수지의 적어도 일부는 상기 홈부를 통해 외부로 노출될 수 있다.
본 실시예에 있어서, 상기 베이스층의 상기 제2 면에 위치한 상기 제2 홈 또는 제2 트렌치에 매립된, 제2 수지를 더 포함할 수 있다.
본 실시예에 있어서, 상기 홈부에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 홈부의 폭과 동일할 수 있다.
본 발명의 다른 관점에 따르면, 반도체 패키지 기판; 상기 반도체 패키지 기판 상에 실장된, 반도체칩;을 구비하는, 반도체 패키지가 제공된다.
본 발명의 또 다른 관점에 따르면, 제1 면 및 제2 면을 갖는 전도성 소재의 베이스층을 준비하는 단계; 상기 베이스층의 제1 면에 제1 홈 또는 제1 트렌치를 형성하는 단계; 상기 제1 홈 또는 상기 제1 트렌치를 제1 수지로 충진하는 단계; 상기 제1 수지를 경화시키는 단계; 상기 제1 홈 또는 상기 제1 트렌치 외부로 노출되어 과충진된 제1 수지의 부분을 제거하는 단계; 제1 홈 또는 제1 트렌치에 충진된 제1 수지의 적어도 일부가 드러나도록 베이스층의 제2 면에 제2 홈 또는 제2 트렌치를 형성하는 단계; 및 베이스층의 제1 면에 제3 홈을 형성하는 단계;를 포함하고, 상기 제3 홈의 깊이는 상기 베이스층의 두께의 1/2 이상인, 반도체 패키지 기판 제조방법이 제공된다.
본 실시예에 있어서, 상기 베이스층의 상기 제2 홈 또는 제2 트렌치를 형성하는 단계와 상기 제3 홈을 형성하는 단계는 동시에 진행될 수 있다.
본 실시예에 있어서, 상기 제3 홈은 제1 방향을 따르는 폭과 상기 제1 방향과 교차하는 제2 방향을 따르는 길이를 갖고, 커팅영역의 폭은 상기 제3 홈의 길이보다 작을 수 있다.
본 실시예에 있어서, 상기 제3 홈의 깊이는 100㎛이상으로 형성될 수 있다.
본 실시예에 있어서, 상기 제3 홈에 대응하는 상기 베이스층의 두께는 35㎛이상으로 형성될 수 있다.
본 실시예에 있어서, 상기 제2 면 측에서 바라본 상기 제3 홈에 대응하는 상기 베이스층의 폭은 상기 제1 면 측에서 바라본 상기 제3 홈의 폭 보다 일측 기준으로 동일하거나 크게 형성될 수 있다.
본 실시예에 있어서, 상기 제1 수지의 적어도 일부는 상기 제3 홈을 통해 외부로 노출될 수 있다.
본 실시예에 있어서, 상기 제1 홈 또는 제1 트렌치에 충진된 수지의 적어도 일부가 드러나도록 베이스층의 제2 면에 제2 홈 또는 제2 트렌치를 형성하는 단계와 상기 베이스층의 제1 면에 제3 홈을 형성하는 단계 사이에, 상기 제2 홈 또는 제2 트렌치를 제2 수지로 충진하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 홈에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 제3 홈의 폭과 동일할 수 있다.
본 실시예에 있어서, 상기 베이스층의 제1 면에 제3 홈을 형성하는 단계와 상기 제3 홈의 중심부를 지나는 커팅영역을 따라 상기 베이스층을 커팅하는 단계 사이에, 상기 제1 면 및 상기 제2 면을 통해 노출된 상기 베이스층의 표면을 도금하여 코팅층을 형성하는 단계를 더 포함할 수 있다.
본 발명이 또 다른 관점에 따르면, 반도체 패키지 기판 상에 반도체칩을 실장하는 단계; 및 상기 제3 홈을 따라 반도체 패키지 기판을 커팅하는 단계;를 더 포함하는, 반도체 패키지 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 솔더링이 용이한 반도체 패키지 기판 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법의 일부 공정들을 개략적으로 도시한 단면도들이다.
도 6은 도 5의 반도체 패키지 기판의 배면도이고, 도 7은 도 6의 A-A' 선을 따라 취한 제3 홈(H3)의 단면을 개략적으로 도시한 단면도이고, 도 8은 도 6의 B-B'선을 따라 취한 제3 홈(H3)의 단면을 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법의 일부 공정을 개략적으로 도시한 단면도이다.
도 10 내지 도 12는 반도체 패키지 기판 형성 후 반도체 패키지 기판을 이용하여 반도체 패키지를 형성하는 제조 공정들을 개략적으로 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판의 제조방법을 개략적으로 도시한 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 포함한 반도체 패키지를 개략적으로 도시한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 홈부를 개략적으로 도시한 사시도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지 기판을 포함한 반도체 패키지를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법의 일부 공정들을 개략적으로 도시한 단면도들이다.
먼저 도 1을 참조하면, 본 실시예 따른 반도체 패키지 기판(10)의 제조방법에 따라 전도성 소재의 베이스층(100)을 준비한다. 베이스층(100)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.
베이스층(100)은 판상 형태로 상호 반대를 향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 제1 면(100a)은 배면으로서 지면을 향하도록 배치된 면을 의미하고, 제2 면(100b)은 상면으로서 제1 면(100a)과 반대되는 면을 의미한다.
일 실시예로, 베이스층(100)의 두께(T0)는 약 100㎛ 내지 500㎛일 수 있으며, 예컨대 약 185㎛ 내지 200㎛일 수 있다.
그 후 도 2를 참조하면, 베이스층(100)의 제1 면(100a)에 제1 홈 또는 제1 트렌치(H1)를 형성한다. 여기서 제1 홈 또는 제1 트렌치(H1)라 함은, 베이스층(100)을 완전히 관통하지 않는다는 것을 의미한다. 도 2는 단면도이기에 나타나지 않으나, 베이스층(100)의 제1 면(100a)의 제1 홈 또는 제1 트렌치(H1)를 제외한 부분은 평면도 상에서는 기 설정된 방향을 따라 연장되거나 또는 구불구불한 배선패턴으로 이해될 수 있다.
이와 같은 제1 홈 또는 제1 트렌치(H1)를 형성하기 위해, 감광성 소재의 DFR(Dry Film Resist)을 베이스층(100)의 제1 면(100a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)가 형성될 부분만이 노출되도록 한다. 이후 베이스층(100)의 제1 면(100a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스층(100)을 관통하지 않도록 제1 면(100a)에 형성된 제1 홈 또는 제1 트렌치(H1)를 형성할 수 있다.
베이스층(100)의 제1 면(100a)에 있어서 제거되지 않고 남은 부분, 즉 제1 홈 또는 제1 트렌치(H1) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스층(100)의 제1 면(100a)에 제1 홈 또는 제1 트렌치(H1)를 형성할 시, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭인 대략 20㎛ 내지 30㎛가 되도록 하는 것이 바람직하다.
도 2에 도시된 것과 같이 베이스층(100)의 제1 면(100a) 상에 제1 홈 또는 제1 트렌치(H1)를 형성할 시, 제1 홈 또는 제1 트렌치(H1)의 깊이는 베이스층(100)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하나, 본 발명이 반드시 이에 한정되는 것은 아니다.
만일 제1 홈 또는 제1 트렌치(H1)의 깊이가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스층(100)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 제1 홈 또는 제1 트렌치(H1)의 깊이가 이보다 더 깊어진다면, 경우에 따라 제1 홈 또는 제1 트렌치(H1)를 형성함에 있어서 공차 등에 의해 베이스층(100)의 제1 면(100a)과 제2 면(100b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 제1 홈 또는 제1 트렌치(H1)의 깊이가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다.
일 실시예로, 구리(Cu) 또는 구리합금(Cu-alloy)을 주 성분으로 하는 베이스층(100)에 에칭액을 사용하여 스프레이 분사법을 통해 에칭할 수 있다. 이 경우 제1 면(100a)을 하프(half) 에칭하여 구리(Cu) 또는 구리합금(Cu-alloy) 소재에 목표 형상을 구현한다. 또한, 소재의 변형 방지 및 에칭에 의한 베이스층(100)의 관통 예방을 위해 제1 홈 또는 제1 트렌치(H1)에 대응한 베이스층(100)의 잔여 두께(T1)는 최소 35㎛ 이상으로 형성하는 것이 바람직하다.
그 후 도 3을 참조하면, 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)를 제1 수지(110)로 충진한다. 제1 수지(110)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 제1 수지(110)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 제1 수지(110)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 제1 수지(110)의 충전은 액상의 물질을 이용하여 이루어질 수도 있고, 또는 제1 수지(110) 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있으며, 또는 수지 성분을 포함한 파우더를 사용할 수도 있다.
한편, 도시되어 있지는 않으나, 제1 수지(110)와 제1 홈 또는 제1 트렌치(H1)의 내측면(H1-IS) 사이 접착력 증진을 위하여, 제1 수지(110) 충진 전 표면전체에 화학적 방법(예컨대, 도금, 에칭 등) 또는 물리적 방법(예컨대, 연마 등)으로 표면 거칠기 또는 표면적을 증가시키는 공정을 추가할 수 있다. 이를 통해 제1 면(100a)의 제1 홈 또는 제1 트렌치(H1) 내에 충진된 제1 수지(110)는 높은 균일성(less void)과 우수한 접착력을 가질 수 있다.
구체적으로, 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)에 제1 수지(110)를 충진하기에 앞서 제1 홈 또는 제1 트렌치(H1)의 내측면을 거칠게 하는 단계를 거칠 수 있다. 이를 통해 제1 수지(110)와 베이스층(100) 사이의 접합력을 획기적으로 높일 수 있다. 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)의 내측면을 거칠게 하기 위해 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다.
그 후, 제1 수지(110) 충진 후 온도를 상승시켜 큐어링(Curing)를 통한 경화 과정을 거친다. 특히 액상 수지의 경우, 큐어링 과정 중 수지 흘러내림 방지를 위해 수평구간에 머무르는 시간을 늘릴 수 있다.
그 후 도 4를 참조하면, 제1 수지(110)가 과도포된 경우에는 과도포된 제1 수지(110)를 제거하는 단계를 거칠 수 있다.
이는 제1 수지(110)를 충진할 시, 도 3에 도시된 것과 같이 제1 수지(110)가 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)만을 채우는 것이 아니라 베이스층(100)의 제1 면(100a)의 적어도 일부를 덮을 수도 있다. 이때, 제1 면(100a) 상에 과도포된 제1 수지(110)를 제거함으로써, 제1 수지(110)가 베이스층(100)의 제1 홈 또는 제1 트렌치(H1) 내에만 위치하도록 할 수 있다.
과도포된 제1 수지(110)는 예컨대 레이저, 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나, 또는 화학적인 제1 수지(110) 에칭(Resin Etching)에 의해 제거할 수 있다. 이처럼, 베이스층(100)의 제1 면(100a)의 적어도 일부를 덮고 있던 제1 수지(110)의 일부가 제거됨에 따라, 베이스층(100)의 제1 면(100a)은 다시 외부로 노출될 수 있다.
물론 과도포된 제1 수지(110)를 제거하는 단계는 생략될 수도 있다. 다시 말해, 제1 수지(110)를 충진할 시 도 3에 도시된 것과 같이 과충진하는 것이 아니라 도 4에 도시된 것과 같이 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)만을 충진하도록 하는 것을 고려할 수도 있다. 그러나 이 경우 베이스층(100)의 제1 홈 또는 제1 트렌치(H1)가 제1 수지(110)로 제대로 충진되지 않을 수도 있다는 문제점이 있다.
그 후 도 5를 참조하면, 베이스층(100)의 제2 면(100b)을 식각하여 제1 홈 또는 제1 트렌치(H1)를 채운 제1 수지(110)가 노출되도록 제2 홈 또는 제2 트렌치(H2)를 형성한다.
베이스층(100)의 제2 면(100b)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 일반적으로는 도 2에서 전술한 것과 같이 베이스층(100)의 제1 면(100a)을 식각하는 방법과 동일할 수 있다. 예컨대 감광성 소재의 DFR을 베이스층(100)의 제2 면(100b) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스층(100)의 제2 면(100b)의 식각될 부분만이 노출되도록 한다. 이후 베이스층(100)의 제2 면(100b) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5에 도시된 것과 같이 베이스층(100)의 제2 면(100b)에서 제1 수지(110)의 적어도 일부가 노출되도록 할 수 있다.
이와 같은 과정에 따라, 베이스층(100)의 제1 면(100a)에도 제1 수지(110) 사이의 제1 도전패턴(102)이 나타나며, 베이스층(100)의 제2 면(100b)에도 제1 수지(110) 사이의 제2 도전패턴(104)이 나타난다. 반도체 패키지 기판의 경우 제2 면(100b) 상의 제2 도전패턴(104)과 제1 면(100a)의 제1 도전패턴(102)이 전기적으로 연결되며, 따라서 제2 면(100b)의 도전층 패터닝과 제1 면(100a)의 도전층 패터닝이 사전설정된 대로 이루어져야 한다.
이와 동시에, 베이스층(100)의 제1 면(100a)에 제3 홈(H3)를 형성한다.
이와 같은 제3 홈(H3)는 제1 홈 또는 제1 트렌치(H1)가 형성되지 않은 곳, 즉 제1 홈 또는 제1 트렌치(H1) 사이에 형성될 수 있다. 제조 과정 상에서, 제3 홈(H3)는 제1 홈 또는 제1 트렌치(H1)에 제1 수지(110)가 충진 된 후 형성되는 것으로, 제1 수지(110)가 형성된 사이에 제3 홈(H3)가 형성되는 것으로 이해될 수 있다. 이러한 제3 홈(H3)는 추후에 반도체 패키지의 솔더링이 용이하도록 하는 웨터블 플랭크(wettable flank) 구조로 활용될 수 있다.
본 실시예에서, 제3 홈(H3) 역시 제1 홈 또는 제1 트렌치(H1)와 마찬가지로 베이스층(100)을 완전히 관통하지 않도록 형성된다. 일 실시예로, 제3 홈(H3)의 깊이(D)는 약 100㎛ 이상으로 형성될 수 있다. 자세히 후술하겠지만, 제3 홈(H3)는 반도체 패키지 기판을 인쇄회로기판(PCB, 도 16)에 솔더링하기 위한 웨터블 플랭크(wettable flank) 구조로 사용된다. 따라서, 솔더링 구조의 신뢰성을 향상시키고 공정을 용이하게 하기 위해서는 솔더링 영역의 제3 홈(H3)의 깊이(D)가 100㎛이상으로 형성되는 것이 매우 바람직하다. 다만, 다른 실시예로 베이스층(100)의 원 두께(T0)가 약 185㎛ 이하인 경우, 제3 홈(H3)의 깊이(D)는 베이스층(100) 두께(T0)의 약 1/2로 형성될 수 있다. 이를 통해 반도체 패키지 기판이 충분한 솔더링 젖음성을 확보할 수 있다.
제3 홈(H3)는 커팅 영역(CA)에 대응하도록 형성되며, 예컨대 제3 홈(H3)는 일 방향(예, y방향) 및 일 방향과 직교하는 타 방향(예, x방향)을 따라 형성될 수 있다.
도 6은 도 5의 반도체 패키지 기판의 배면도이고, 도 7은 도 6의 A-A' 선을 따라 취한 제3 홈(H3)의 단면을 개략적으로 도시한 단면도이고, 도 8은 도 6의 B-B'선을 따라 취한 제3 홈(H3)의 단면을 개략적으로 도시한 단면도이다.
도 5 및 도 6을 함께 참조하면, 제3 홈(H3)는 커팅 영역(CA)에 대응하도록 형성될 수 있다. 제3 홈(H3)는 일 방향(예, y 방향)을 따르는 길이(L3)와 타 방향(예, x방향)을 따르는 폭(W3)으로 정의될 수 있다.
이때 제3 홈(H3)의 길이(L3)는 커팅 영역(CA)의 폭(Wc)보다 넓게 형성된다. 만약 제3 홈(H3)의 길이(L3)가 커팅 영역(CA)의 폭(Wc)과 동일하거나 폭(Wc)보다 좁게 형성되는 경우에는 반도체 패키지 기판이 커팅된 후에 제3 홈(H3)가 웨터블 플랭크 구조로 활용될 수 없으므로, 제3 홈(H3)의 길이(L3)는 커팅 영역(CA)의 폭(Wc)보다 넓게 형성되는 것이 중요하다.
커팅 영역(CA)의 폭(Wc)은 커팅라인(CA1) 및 커팅공차(CA2)에 의해 정의된다. 커팅공차(CA2)는 커팅라인(CA1)의 양측에 위치하므로, 커팅 영역(CA)은 하기의 [수학식1]을 만족한다.
[수학식1]
커팅 영역(CA)의 폭(Wc) = 커팅라인(CA1)의 폭 + 커팅공차(CA2)의 폭*2
따라서, 제3 홈(H3)의 길이(L3)는 하기의 [수학식2]로 정의될 수 있다.
[수학식2]
제3 홈(H3)의 길이(L3) = 커팅 영역(CA)의 폭(Wc) + 홈부(WF)의 폭*2
상술한 제3 홈(H3)의 깊이(D)는 커팅 영역(CA)을 제외한 홈부(WF) 깊이(D)의 최대값으로 정의될 수 있다. 도 7의 홈부(WF)는 반도체 패키지 기판을 커팅하고 난 후, 웨터블 플랭크 구조로 활용될 수 있다.
도 8을 참조하면, 홈부(WF)의 깊이(D)는 도 8에 도시된 홈부(WF)의 최대값으로 정의될 수 있다.
일 실시예로, 홈부(WF)의 깊이(D)는 약 100㎛ 이상으로 형성될 수 있다. 다른 실시예로, 베이스층(100)의 원 두께(T0)가 약 185㎛ 이하인 경우, 제3 홈(H3)의 깊이(D)는 베이스층(100) 두께(T0)의 약 1/2로 형성될 수 있다. 이를 정리하면, 베이스층(100)의 원 두께(T0)가 약 185㎛ 초과인 경우 홈부(WF)의 깊이(D)는 약 100㎛ 이상으로 형성되고, 베이스층(100)의 원 두께(T0)가 약 185㎛ 이하인 경우 홈부(WF)의 깊이(D)는 베이스층(100) 두께(T0)의 약 1/2로 형성될 수 있다. 즉, 베이스층(100)의 원 두께(T0)가 약 185㎛ 이하인 경우 홈부(WF)의 깊이(D)를 약 100㎛ 이상으로 형성하게 되면, 홈부(WF)에 대응하는 베이스층(100)의 잔존 두께(T)가 너무 얇아져 후속 공정을 진행하기에 용이하지 않다.
한편, 홈부(WF)에 대응하는 베이스층(100)의 잔존 두께(T)는 약 35㎛이상일 수 있다. 상기 수치는 베이스층(100)의 잔존 두께(T)의 최소값을 의미할 수 있다. 다시 말해, 베이스층(100)의 잔존 두께(T)가 약 35㎛이상은 확보되어야 반도체 패키지 기판이 후속 공정을 진행할 수 있다. 만약, 베이스층(100)의 잔존 두께(T)가 약 35㎛ 보다 작은 경우 반도체 패키지 기판이 후속 공정 중 절단되거나 제3 홈(H3)이 베이스층(100)을 관통하게 되어 불량이 발생할 확률이 높다.
일 실시예로, 제2 면(100b) 측에서 바라본 베이스층(100)의 폭(W2)은 제1 면(100b) 측에서 바라본 제3 홈(H3)의 폭(W3) 보다 크게 형성될 수 있으며, 일측 기준으로 공차(W1)는 최소 30㎛이상일 수 있다. 즉, 제2 면(100b) 측에서 바라본 베이스층(100)의 폭(W2)은 제1 면(100b) 측에서 바라본 제3 홈(H3)의 폭(W3) 보다 일측 기준으로 30㎛이상 크게 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 기판이 양면을 에칭하는 2회 에칭 과정을 거쳐 해당 부분을 수지로 충진한 구조이므로, 제3 홈(H3)의 폭(W3)은 베이스층(100)의 관통 가능성을 줄여 최대의 깊이로 제2 면(100b)의 폭(W2)(land width)와 거의 유사하게 구현이 가능하다. 따라서, 제1 수지(110)의 적어도 일부가 제3 홈(H3)을 통해 노출되는 구조가 가능할 수 있다.
이때, 베이스층(100)의 양면 에칭 및 양면 에칭에 따른 정렬 불량(misalignment)에 의한 관통, 또는 몰드 누출(mold leakage) 등의 예방을 위해 제2 면(100b)의 폭(W2), 즉 리드랜드(LL)의 폭(land width)보다 편 측으로 최소 30㎛ 이상 크게 형성되는 것이 바람직하다.
한편 다시 도 5를 참조하면, 본 발명의 일 실시예에 따른 제조 방법에서는, 베이스층(100)의 제2 면(100b)에 제2 홈 또는 제2 트렌치(H2)을 형성하는 과정에서 동시에 베이스층(100)의 제1 면(100a)에 제3 홈(H3)를 형성할 수 있다. 다시 말해, 베이스층(100)의 제2 면(100b) 및 제1 면(100a)을 동시에 양면 식각할 수 있다. 따라서, 제3 홈(H3)를 형성하기 위한 추가적인 공정의 필요 없이, 제2 홈 또는 제2 트렌치(H2)을 형성하는 과정에서 동시에 베이스층(100)의 제1 면(100a)에 제3 홈(H3)를 형성할 수 있다. 이러한 제3 홈(H3)는 베이스층(100)에 제1 수지(110)가 충진된 이후 형성되는 것으로, 제3 홈(H3)가 형성되는 영역은 기 충진된 제1 수지(110)에 의해 둘러싸여 락킹(locking)되어있어, 원하는 폭과 깊이를 갖도록 제3 홈(H3)를 형성할 수 있다.
그 후 도 9를 참조하면, 베이스층(100)의 잔존하는 부분의 적어도 일부에 도금층(120)을 형성할 수 있다. 도금층(120)은 제3 홈(H3)의 내측면(H3-IS)에도 형성될 수 있으며, 경우에 따라 제1 수지(110)를 제외한 베이스층(100)의 제1 면(100a), 제2 면(100b), 제1 홈 또는 제1 트렌치(H1)의 내측면에도 형성될 수 있다. 특히, 제3 홈(H3)의 내측면(H3-IS)에 형성된 도금층(120)은 반도체 패키지 기판(10)의 솔더 접합성(solder wettability)을 향상시킬 수 있다.
이러한 도금층(120)은 예컨대, Au, Pd, NiPd Au-Alloy 등을 이용하여 도금할 수 있다. 한편 베이스층(100)의 제2 면(100b)에는 OSP(organic solderbility preservative)와 같은 유기막 코팅 또는 Anti-Tarnish 등의 방법이 이용될 수도 있다.
전술한 것과 같이, 반도체 패키지 기판을 제조하는 과정에서 제3 홈(H3)을 형성함으로써 반도체 패키지의 솔더링을 용이하게 할 수 있다.
비교예로서 반도체 패키지 기판을 솔더링함에 있어서 직각의 모서리에 단순히 솔더링하거나, 반도체칩 패키징 이후 별개의 공정을 통해 솔더링 부분에 홈을 형성하는 경우를 가정할 수 있다. 그러나 직각의 모서리에 단순히 솔더링하는 경우에는 솔더 접합성이 상당히 저하되며, 별개의 공정을 통해 솔더링 부분에 홈을 형성하는 경우에는 홈을 형성하는 과정에서 메탈 버(metal burr)가 발생하여 반도체 패키지의 품질이 저하되는 문제점이 있다.
이에 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법에서는 반도체 패키지 기판, 즉 리드 프레임 제조 시 별개의 공정 추가 없이 커팅 영역(CA)에 대응하여 웨터블 플랭크 구조를 위한 제3 홈(H3)를 형성함에 따라 반도체칩 패키징 이후 별개의 공정 추가 없이 효율적으로 웨터블 플랭크 구조를 형성할 수 있다.
도 10 내지 도 12는 반도체 패키지 기판 형성 후 반도체 패키지 기판을 이용하여 반도체 패키지를 형성하는 제조 공정들을 개략적으로 도시한 단면도들이다.
도 10 내지 도 12의 공정들은 전술한 도 9의 공정과 별개로 수행되거나 또는 연속적으로 수행될 수 있다.
도 9에 이어 도 10 내지 도 12를 참조하면, 전술한 도 1 내지 도 9의 제조 과정을 통해 제조된 반도체 패키지 기판(10) 상에 반도체칩(130)을 실장한다. 반도체칩(130)은 반도체 패키지 기판의 상면(100b)의 평평한 부분에 실장될 수 있으며, 반도체칩(130)은 와이어(140)에 의해 베이스층(100)의 리드와 전기적, 물리적으로 연결될 수 있다. 와이어(140)는 와이어 본딩에 의해 반도체칩(130)과 리드에 연결될 수 있다. 와이어(140)의 일측은 리드에 부착되며, 와이어(140)의 타측은 반도체칩(130)과 연결된다.
반도체 패키지 기판(10) 상에 실장된 반도체칩(130) 상에는 몰딩층(150)을 형성할 수 있다. 몰딩층(150)은 반도체칩(130)을 외부로부터 밀봉하는 기능을 할 수 있으며, 예컨대 단일몰딩구조, 이중몰딩구조 또는 삼중 이상의 몰딩구조로 형성될 수 있다. 이러한 몰딩층(150)은 예컨대, 수지를 경화하여 형성될 수 있으며, 예컨대, 형광체 및 광확산재 중 적어도 하나를 포함할 수 있다. 경우에 따라 형광체 및 광확산재를 포함하지 않는 투광성재질이 사용될 수 있다.
반도체칩(130)을 반도체 패키지 기판(10) 상에 실장한 후, 도 11과 같이 베이스층(100)을 커팅한다. 베이스층(100)을 커팅한다는 함은 제1 수지(110)가 충진된 반도체 패키지 기판(10)을 커팅하는 것으로 이해될 수 있다. 도 8과 같이 베이스층(100)은 제3 홈(H3)을 따라 형성된 커팅 영역(CA)을 따라 커팅될 수 있다. 전술한 것과 같이 제3 홈(H3)의 길이(L3)은 커팅 영역(CA)의 폭(Wc) 보다 넓게 형성될 수 있다. 따라서 커팅 후에 도 12와 같이 반도체 패키지 기판(10)은 하단부의 일 모서리가 움푹 패인 형태의 웨터블 플랭크 구조인 홈부(WF)를 구비하게 된다. 이를 통해 반도체 패키지 기판의 솔더 접합성을 향상시킬 수 있다.
도 13a 내지 도 13c는 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판의 제조방법을 개략적으로 도시한 단면도들이다.
본 실시예에 따른 제조 공정에서는, 전술한 도 5의 공정과 같이 베이스층(100)의 제2 면(100b)에 제2 홈 또는 제2 트렌치(H2)를 형성하는 과정에서 동시에 베이스층(100)의 제1 면(100a)에 제3 홈(H3)을 형성하는 것이 용이하지 않은 경우에 활용될 수 있다. 즉, 도 13a 내지 도 13c에서는 베이스층(100)의 제2 면(100b)에 제2 홈 또는 제2 트렌치(H2)를 형성하는 공정과, 베이스층(100)의 제1 면(100a)에 제3 홈(H3)을 형성하는 공정을 분리해서 수행할 수 있다. 도 13a 내지 도 13c의 공정들은 베이스층(100)의 두께(T0)가 얇거나, 전술한 도 8과 같이 제3 홈(H3)과 리드랜드(LL)의 공차(W1)가 30㎛을 확보하기 어려운 경우에 사용될 수 있다.
먼저 도 13a를 참조하면, 도 13a는 도 4의 공정에 이어 수행될 수 있다. 도 4와 같이 베이스층(100)의 제1 면(100a)에 제1 수지(110)를 충진한 후, 도 13a와 같이 베이스층(100)의 제2 면(100b)에 제2 홈 또는 제2 트렌치(H2)를 형성할 수 있다. 이때, 전술한 도 5와는 달리 베이스층(100)의 제1 면(100a)에 제3 홈(H3)은 형성하지 않는다.
그 후 도 13b를 참조하면, 제2 홈 또는 제2 트렌치(H2)에 제2 수지(112)를 충진할 수 있다. 제2 수지(112)는 제1 수지(110)와 동일 또는 상이한 물질일 수 있다. 제2 수지(112)를 충진하는 방법은 제1 수지(110)를 충진하는 방법과 동일할 수 있다. 도시되어 있지는 않으나, 제2 수지(112) 역시 과충진 후 잔여 부분을 제거하는 단계를 거칠 수 있다.
본 실시예에서, 제1 수지(110)와 제2 수지(112)는 베이스층(100)을 관통하여 서로 접촉할 수 있다.
그 후 도 13c를 참조하면, 베이스층(100)의 제1 면(100a)의 제3 홈영역(H3-A)에 제3 홈(H3)을 형성할 수 있다. 제3 홈(H3)의 위치 및 형상은 전술한 도 5에서 설명한 것과 동일하다.
본 실시예에서, 제3 홈(H3)의 폭(W3)과 리드랜드(LL)의 폭(WLL)은 동일할 수 있다. 이와 같이 도 13a 내지 도 13c에서는, 베이스층(100)의 제2 면(100b) 제2 홈 또는 제2 트렌치(H2)를 형성하는 공정과 베이스층(100)의 제1 면(100a)에 제3 홈(H3)을 형성하는 공정을 별개의 공정으로 분리해서 수행함으로써, 베이스층(100)의 두께(T0)가 얇거나, 제3 홈(H3)과 리드랜드(LL)의 공차(W1)가 30㎛을 확보하기 어려운 경우에 디자인적 한계를 극복할 수 있다.
지금까지는 반도체 패키지 기판의 제조방법 및 반도체 패키지 제조방법에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 반도체 패키지 기판의 제조방법을 이용하여 제조된 반도체 패키지 기판 및 이러한 반도체 패키지 기판을 포함한 반도체 패키지 역시 본 발명의 범위에 속한다고 할 것이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 포함한 반도체 패키지를 개략적으로 도시한 단면도이고, 도 15는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 홈부를 개략적으로 도시한 사시도이다.
도 14 및 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)은 베이스층(100), 베이스층(100)의 제1 면(100a)에 매립된 제1 수지(110) 및 홈부(WF)를 구비한다.
베이스층(100)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다. 베이스층(100)은 판상 형태로 상호 반대쪽인 제1 면(100a) 및 제2 면(100b)을 가질 수 있다.
베이스층(100)의 제1 면(100a)에는 제1 홈 또는 제1 트렌치(H1)가 구비되고, 제1 홈 또는 제1 트렌치(H1)에는 제1 수지(110)가 충진될 수 있다. 제1 수지(110)는 베이스층(100)의 제1 면(100a)과 동일 면까지 충진되어, 베이스층(100)의 제1 면(100a)은 평탄화한 면을 이룰 수 있다.
베이스층(100)의 제2 면(100b)에는 제2 홈 또는 제2 트렌치(H2)가 구비될 수 있다. 제2 홈 또는 제2 트렌치(H2)는 반대측에 제1 수지(110)가 형성된 부분까지 식각되며, 제2 홈 또는 제2 트렌치(H2)를 통해 제1 면(100a)에 매립된 제1 수지(110)의 적어도 일부가 노출될 수 있다.
베이스층(100)의 제1 면(100a)에는 제1 홈 또는 제1 트렌치(H1)와 이들 사이에 충진된 제1 수지(110)에 의해 제1 도전패턴(102)이 형성되며, 베이스층(100)의 제2 면(100b)에는 제2 홈 또는 제2 트렌치(H2)와 이들을 통해 노출된 제1 수지(110)에 의해 제2 도전패턴(104)이 나타난다.
한편, 베이스층(100)의 제1 면(100a)의 일 모서리에는 홈부(WF)가 위치할 수 있다. 홈부(WF)는 도 15와 같이 는 베이스층(100)의 일 모서리가 베이스층(100) 측으로 움푹 들어간 형상일 수 있다. 홈부(WF)는 베이스층(100)의 제1 면(100a)의 일 모서리에 복수 개 구비될 수 있다. 이와 같이, 반도체 패키지 기판(10)에 홈부(WF)을 형성함으로써 반도체 패키지의 솔더링을 용이하게 할 수 있다.
일 실시예로, 홈부(WF)의 깊이(D)는 100㎛이상일 수 있다. 이때, 홈부(WF)의 깊이(D)라고 함은 베이스층(100)의 제1 면(100a)을 기준으로 측정한 깊이(D)로서, 에칭에 의해 절반의 아치 형상을 갖는 홈부(WF)의 최대 깊이로 정의될 수 있다. 따라서, 홈부(WF)의 깊이(D)는 베이스층(100)의 측면(100c)과 동일 면 상에서 최대 값을 가질 수 있다.
다른 실시예로 베이스층(100)의 원 두께(T0)가 약 185㎛ 이하인 경우, 홈부(WF)의 깊이(D)는 베이스층(100) 두께(T0)의 약 1/2로 형성될 수 있다. 이를 통해 반도체 패키지 기판의 공정 중의 불량을 최소화할 수 있다.
일 실시예로, 홈부(WF)에 대응하는 베이스층(100)의 잔존 두께(T)는 약 35㎛이상일 수 있다. 상기 수치는 베이스층(100)의 잔존 두께(T)의 최소값을 의미할 수 있다. 다시 말해, 베이스층(100)의 잔존 두께(T)가 약 35㎛이상은 확보되어야 반도체 패키지 기판이 후속 공정을 진행할 수 있다. 만약, 베이스층(100)의 잔존 두께(T)가 약 35㎛ 보다 작은 경우 반도체 패키지 기판이 후속 공정 중 절단되거나 홈부(WF)가 베이스층(100)을 관통하게 되어 불량이 발생할 확률이 높다.
일 실시예로, 제2 면(100b) 측에서 바라본 베이스층(100)의 폭(W2')은 제1 면(100b) 측에서 바라본 홈부(WF)의 폭(W3') 보다 크게 형성될 수 있으며, 일측 기준으로 공차(W1)는 최소 30㎛이상일 수 있다. 즉, 제2 면(100b) 측에서 바라본 베이스층(100)의 폭(W2')은 제1 면(100b) 측에서 바라본 홈부(WF)의 폭(W3') 보다 일측 기준으로 30㎛이상 크게 형성될 수 있다.
베이스층(100)의 표면에는 도금층(120)이 배치될 수 있다. 도금층(120)은 홈부(WF)의 내측면에도 형성될 수 있으며, 경우에 따라 제1 수지(110)를 제외한 베이스층(100)의 제1 면(100a), 제2 면(100b), 제1 홈 또는 제1 트렌치(H1)의 내측면에도 형성될 수 있다. 특히, 홈부(WF)의 내측면에 형성된 도금층(120)은 반도체 패키지 기판(10)의 솔더 접합성(solder wettability)을 향상시킬 수 있다.
이러한 도금층(120)은 예컨대, Au, Pd, NiPd Au-Alloy 등을 이용하여 도금할 수 있다. 한편 베이스층(100)의 제2 면(100b)에는 OSP(organic solderbility preservative)와 같은 유기막 코팅 또는 Anti-Tarnish 등의 방법이 이용될 수도 있다.
한편, 홈부(WF)의 깊이(D)는 도금층(120)에 의해 다소 줄어들 수도 있으나, 도금층(120)의 두께는 수㎛ 정도로 실질적으로 홈부(WF)의 깊이(D)에 영향을 주는 요인은 아니다. 또한, 도금층(120)은 베이스층(100)의 제1 면(100a)에도 형성되므로, 도 16과 같이 인쇄회로기판(PCB)에 솔더링(S) 시, 홈부(WF)의 내측면에 형성된 두께만큼 홈부(WF)의 깊이(D)를 보상받을 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지 기판을 포함한 반도체 패키지를 개략적으로 도시한 단면도이다.
도 16을 참조하면, 도 13a 내지 도 13c의 제조 공정을 거쳐 형성된 반도체 패키지 기판(10')을 포함한 반도체 패키지(20')를 도시한다. 도 16의 반도체 패키지 기판(10')는 전술한 도 13a 내지 도 13c와 동일한바, 중복되는 설명은 전술한 내용으로 갈음한다.
도 16의 반도체 패키지 기판(10')에는 베이스층(100)의 제2 면(100b)에 매립된 제2 수지(112)가 구비된다. 베이스층(100)의 제2 면(100b)에는 제2 홈 또는 제2 트렌치(H2)가 구비되고, 제2 홈 또는 제2 트렌치(H2)에는 제2 수지(112)가 충진될 수 있다. 제2 수지(112)는 베이스층(100)의 제2 면(100b)과 동일 면까지 충진되어, 베이스층(100)의 제2 면(100b)은 평탄화한 면을 이룰 수 있다.
나아가 도 16의 반도체 패키지(20')는 인쇄회로기판(PCB) 상에 솔더물질(S)을 이용해 솔더링할 수 있다. 솔더물질(S)은 홈부(WF)에 직접 형성되며, 인쇄회로기판(PCB) 상에 직접 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 기판(10') 및 이를 포함한 반도체 패키지(20')는 깊이(D)가 100㎛ 이상인 홈부(WF) 구비함으로써, 솔더링 시 불량률을 최소화하여 효율적이고 안정적인 솔더링이 가능하게 할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 베이스층
100a: 제1 면
100b: 제2 면
102: 제1 도전패턴
104: 제2 도전패턴
110: 제1 수지
112: 제2 수지
120: 도전층
130: 반도체칩
140: 와이어
150: 몰딩층
H1: 제1 홈 또는 제1 트렌치
H2: 제2 홈 또는 제2 트렌치
H3: 제3 홈
WF: 홈부
CA: 커팅 영역

Claims (20)

  1. 전도성 물질을 포함하고, 제1 면과 상기 제1 면에 반대 측에 위치한 제2 면을 가지며, 상기 제1 면에 위치한 제1 홈 또는 제1 트렌치 및 상기 제2 면에 위치한 제2 홈 또는 제2 트렌치를 갖는, 베이스층;
    상기 베이스층의 상기 제1 면에 위치한 상기 제1 홈 또는 제1 트렌치에 매립된, 제1 수지; 및
    상기 베이스층의 상기 제1 면의 적어도 일 모서리에 위치하는, 홈부;
    를 구비하고,
    상기 제1 면을 기준으로 한 상기 홈부의 깊이는, 상기 베이스층의 두께가 185㎛를 초과하는 경우 100㎛이상, 상기 베이스층의 두께가 185㎛이하인 경우 상기 베이스층의 두께의 1/2 이상이고,
    상기 홈부에 대응하는 상기 베이스층의 두께는 40㎛이상이며,
    상기 홈부에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 홈부의 폭 보다 30㎛이상 큰, 반도체 패키지 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 수지를 제외한 상기 베이스층의 표면에 배치된 코팅층을 더 포함하는, 반도체 패키지 기판.
  6. 제1항에 있어서,
    상기 제1 수지의 적어도 일부는 상기 홈부를 통해 외부로 노출되는, 반도체 패키지 기판.
  7. 제1항에 있어서,
    상기 베이스층의 상기 제2 면에 위치한 상기 제2 홈 또는 제2 트렌치에 매립된, 제2 수지를 더 포함하는, 반도체 패키지 기판.
  8. 제7항에 있어서,
    상기 홈부에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 홈부의 폭과 동일한, 반도체 패키지 기판.
  9. 제1항, 제5항 내지 제8항 중 어느 한 항의, 반도체 패키지 기판;
    상기 반도체 패키지 기판 상에 실장된, 반도체칩;
    을 구비하는, 반도체 패키지.
  10. 제1 면 및 제2 면을 갖는 전도성 소재의 베이스층을 준비하는 단계;
    상기 베이스층의 제1 면에 제1 홈 또는 제1 트렌치를 형성하는 단계;
    상기 제1 홈 또는 상기 제1 트렌치를 제1 수지로 충진하는 단계;
    상기 제1 수지를 경화시키는 단계;
    상기 제1 홈 또는 상기 제1 트렌치 외부로 노출되어 과충진된 제1 수지의 부분을 제거하는 단계;
    제1 홈 또는 제1 트렌치에 충진된 제1 수지의 적어도 일부가 드러나도록 베이스층의 제2 면에 제2 홈 또는 제2 트렌치를 형성하는 단계; 및
    베이스층의 제1 면에 제3 홈을 형성하는 단계;를 포함하고,
    상기 제1 면을 기준으로 한 상기 제3 홈의 깊이는, 상기 베이스층의 두께가 185㎛를 초과하는 경우 100㎛이상, 상기 베이스층의 두께가 185㎛이하인 경우 상기 베이스층의 두께의 1/2 이상이고,
    상기 제3 홈에 대응하는 상기 베이스층의 두께는 40㎛이상이며,
    상기 제3 홈에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 제3 홈의 폭 보다 30㎛이상 큰, 반도체 패키지 기판 제조방법.
  11. 제10항에 있어서,
    상기 베이스층의 상기 제2 홈 또는 제2 트렌치를 형성하는 단계와 상기 제3 홈을 형성하는 단계는 동시에 진행되는, 반도체 패키지 기판 제조방법.
  12. 제10항에 있어서,
    상기 제3 홈은 제1 방향을 따르는 폭과 상기 제1 방향과 교차하는 제2 방향을 따르는 길이를 갖고,
    커팅영역의 폭은 상기 제3 홈의 길이보다 작은, 반도체 패키지 기판 제조방법.
  13. 삭제
  14. 삭제
  15. 제10항에 있어서,
    상기 제2 면 측에서 바라본 상기 제3 홈에 대응하는 상기 베이스층의 폭은 상기 제1 면 측에서 바라본 상기 제3 홈의 폭 보다 일측 기준으로 동일하거나 크게 형성되는, 반도체 패키지 기판 제조방법.
  16. 제10항에 있어서,
    상기 제1 수지의 적어도 일부는 상기 제3 홈을 통해 외부로 노출되는, 반도체 패키지 기판 제조방법.
  17. 제10항에 있어서,
    상기 제1 홈 또는 제1 트렌치에 충진된 수지의 적어도 일부가 드러나도록 베이스층의 제2 면에 제2 홈 또는 제2 트렌치를 형성하는 단계와 상기 베이스층의 제1 면에 제3 홈을 형성하는 단계 사이에,
    상기 제2 홈 또는 제2 트렌치를 제2 수지로 충진하는 단계를 더 포함하는, 반도체 패키지 기판 제조방법.
  18. 제17항에 있어서,
    상기 제3 홈에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 제3 홈의 폭과 동일한, 반도체 패키지 기판 제조방법.
  19. 제10항에 있어서,
    상기 베이스층의 제1 면에 제3 홈을 형성하는 단계와 상기 제3 홈의 중심부를 지나는 커팅영역을 따라 상기 베이스층을 커팅하는 단계 사이에,
    상기 제1 면 및 상기 제2 면을 통해 노출된 상기 베이스층의 표면을 도금하여 코팅층을 형성하는 단계를 더 포함하는, 반도체 패키지 기판 제조방법.
  20. 제1 면 및 제2 면을 갖는 전도성 소재의 베이스층을 준비하는 단계;
    상기 베이스층의 제1 면에 제1 홈 또는 제1 트렌치를 형성하는 단계;
    상기 제1 홈 또는 상기 제1 트렌치를 제1 수지로 충진하는 단계;
    상기 제1 수지를 경화시키는 단계;
    상기 제1 홈 또는 상기 제1 트렌치 외부로 노출되어 과충진된 제1 수지의 부분을 제거하는 단계;
    제1 홈 또는 제1 트렌치에 충진된 제1 수지의 적어도 일부가 드러나도록 베이스층의 제2 면에 제2 홈 또는 제2 트렌치를 형성하는 단계;
    베이스층의 제1 면에 제3 홈을 형성하는 단계;
    반도체 패키지 기판 상에 반도체칩을 실장하는 단계; 및
    상기 제3 홈을 따라 반도체 패키지 기판을 커팅하는 단계;를 포함하고,
    상기 제1 면을 기준으로 한 상기 제3 홈의 깊이는, 상기 베이스층의 두께가 185㎛를 초과하는 경우 100㎛이상, 상기 베이스층의 두께가 185㎛이하인 경우 상기 베이스층의 두께의 1/2 이상이고,
    상기 제3 홈에 대응하는 상기 베이스층의 두께는 40㎛이상이며,
    상기 제3 홈에 대응하는 상기 제1 면을 기준으로 한 상기 베이스층의 폭은 상기 제2 면을 기준으로 한 상기 제3 홈의 폭 보다 30㎛이상 큰, 반도체 패키지 제조방법.
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