KR101999594B1 - 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지 - Google Patents

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groove
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resin
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배인섭
강성일
윤동진
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해성디에스 주식회사
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Abstract

본 발명은 솔더링이 용이한 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지를 위하여, 상면 및 하면을 갖는 전도성 소재의 베이스 기판의 하면에 제1 홈 또는 제1 트렌치를 형성하는 단계; 제1 홈 또는 제1 트렌치를 수지로 충진하는 단계; 수지를 경화시키는 단계; 제1 홈 또는 제1 트렌치 외부로 노출되어 과충진된 수지의 부분을 제거하는 단계; 제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 베이스 기판의 상면을 식각하는 단계; 및 베이스 기판의 하면에 제2 홈 또는 제2 트렌치를 형성하는 단계를 포함하는, 반도체 패키지 기판 제조방법을 제공한다.

Description

반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지{Method for manufacturing semiconductor package substrate, semiconductor package substratemanufactured using the same, Method for manufacturing semiconductor package and semiconductor package manufactured using the same}
본 발명의 실시예들은 솔더링이 용이한 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮다는 문제점이 있었다.
이에 근래에는, 제조공정의 단순화 등을 위해서 전도성 베이스 기판에 절연성 물질을 충진하는 것으로 반도체 패키지 기판을 제조하는 방법이 도입되고 있다.
본 발명의 실시예들은 솔더링이 용이한 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 상면 및 하면을 갖는 전도성 소재의 베이스 기판의 하면에 제1 홈 또는 제1 트렌치를 형성하는 단계; 제1 홈 또는 제1 트렌치를 수지로 충진하는 단계; 수지를 경화시키는 단계; 제1 홈 또는 제1 트렌치 외부로 노출되어 과충진된 수지의 부분을 제거하는 단계; 제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 베이스 기판의 상면을 식각하는 단계; 및 베이스 기판의 하면에 제2 홈 또는 제2 트렌치를 형성하는 단계를 포함하는, 반도체 패키지 기판 제조방법이 제공된다.
본 실시예에 따르면, 상기 베이스 기판의 상면을 식각하는 단계와 상기 제2 홈 또는 제2 트렌치를 형성하는 단계는 동시에 진행될 수 있다.
본 실시예에 따르면, 상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 커팅 라인을 따라 형성될 수 있다.
본 실시예에 따르면, 상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 수지 사이에 위치하도록 형성될 수 있다.
본 실시예에 따르면, 상기 수지로 충진하는 단계 이전에, 상기 제1 홈 또는 제1 트렌치의 내면을 거칠게 하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 제1 홈 또는 제1 트렌치를 통해 베이스 기판의 하면에서 노출된 수지의 면적은 제2 홈 또는 제2 트렌치를 통해 베이스 기판의 상면에서 노출된 수지의 면적보다 클 수 있다.
본 실시예에 따르면, 베이스 기판 상에 도금층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 도금층을 형성하는 단계는, 제2 홈 또는 제2 트렌치의 내면에 도금층을 형성하는 단계일 수 있다.
본 발명의 다른 관점에 따르면, 상술한 제조방법으로 제조된, 반도체 패키지 기판이 제공된다.
본 발명의 또 다른 관점에 따르면, 상면 및 하면을 갖는 전도성 소재의 베이스 기판의 하면에 제1 홈 또는 제1 트렌치를 형성하는 단계; 제1 홈 또는 제1 트렌치를 수지로 충진하는 단계; 수지를 경화시키는 단계; 제1 홈 또는 제1 트렌치 외부로 노출되어 과충진된 수지의 부분을 제거하는 단계; 제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 베이스 기판의 상면을 식각하는 단계; 베이스 기판의 하면에 제2 홈 또는 제2 트렌치를 형성하는 단계; 베이스 기판 상에 반도체칩을 실장하는 단계; 및 제2 홈 또는 제2 트렌치를 따라 베이스 기판을 컷팅하는 단계를 포함하는, 반도체 패키지 제조방법이 제공된다.
본 실시예에 따르면, 상기 베이스 기판의 상면을 식각하는 단계와 상기 제2 홈 또는 제2 트렌치를 형성하는 단계는 동시에 진행될 수 있다.
본 실시예에 따르면, 상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 수지 사이에 위치하도록 형성될 수 있다.
본 실시예에 따르면, 상기 베이스 기판을 컷팅하는 단계에서, 베이스 기판을 컷팅하는 커팅 라인의 폭은 제2 홈 또는 제2 트렌치의 폭보다 좁을 수 있다.
본 실시예에 따르면, 베이스 기판 상에 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 관점에 따르면, 상술한 제조방법으로 제조된, 반도체 패키지가 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 솔더링이 용이한 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조과정을 개략적으로 도시하는 단면도들이다.
도 7 및 도 8은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조과정의 일부를 개략적으로 도시하는 단면도들이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 구조를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)의 제조과정을 개략적으로 도시하는 단면도들이다.
본 실시예 따른 반도체 패키지 기판(10)의 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스 기판(100)을 준비한다. 베이스 기판(100)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, 등과 같은 Cu합금 등을 포함할 수 있다. 베이스 기판(100)은 판상 형태로 상호 반대쪽인 상면(100b) 및 하면(100a)을 가질 수 있다.
그 후 도 2에 도시된 것과 같이, 베이스 기판(100)의 하면(100a)에 제1 홈 또는 제1 트렌치(100c)를 형성한다. 여기서 제1 홈 또는 제1 트렌치(100c)라 함은, 베이스 기판(100)을 완전히 관통하지 않는다는 것을 의미한다. 도 2는 단면도이기에 나타나지 않으나, 베이스 기판(100)의 하면(100a)의 제1 홈 또는 제1 트렌치(100c)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴으로 이해될 수 있다.
이와 같은 제1 홈 또는 제1 트렌치(100c)를 형성하기 위해, 감광성 소재의 DFR(Dry Film Resist)을 베이스 기판(100)의 하면(100a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)가 형성될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 하면(100a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스 기판(100)을 관통하지 않도록 하면(100a)에 형성된 제1 홈 또는 제1 트렌치(100c)를 형성할 수 있다.
베이스 기판(100)의 하면(100a)에 있어서 제거되지 않고 남은 부분, 즉 제1 홈 또는 제1 트렌치(100c) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스 기판(100)의 하면(100a)에 제1 홈 또는 제1 트렌치(100c)를 형성할 시, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭인 대략 20㎛ 내지 30㎛가 되도록 하는 것이 바람직하다.
도 2에 도시된 것과 같이 베이스 기판(100)의 하면(100a) 상에 제1 홈 또는 제1 트렌치(100c)를 형성할 시, 제1 홈 또는 제1 트렌치(100c)의 깊이는 베이스 기판(100)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)가 형성된 부분의 잔존하는 두께는 10㎛ 내지 40㎛가 될 수 있다.
만일 제1 홈 또는 제1 트렌치(100c)의 깊이가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스 기판(100)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 제1 홈 또는 제1 트렌치(100c)의 깊이가 이보다 더 깊어진다면, 경우에 따라 제1 홈 또는 제1 트렌치(100c)를 형성함에 있어서 공차 등에 의해 베이스 기판(100)의 하면(100a)과 상면(100b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 제1 홈 또는 제1 트렌치(100c)의 깊이가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다.
이후, 도 3에 도시된 것과 같이 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)를 수지(110)로 충진한다. 수지(110)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(110)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(110)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(110)의 충전은 액상의 수지(110)물질을 이용하여 이루어질 수도 있고, 수지(110) 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
수지(110)를 충진할 시, 도 3에 도시된 것과 같이 수지(110)가 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)만을 채우는 것이 아니라 베이스 기판(100)의 하면(100a)의 적어도 일부를 덮을 수도 있다. 이와 같이 수지(110)가 과도포된 경우에는 과도포된 수지(110)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지(110) 에칭(Resin Etching)에 의해 제거함으로써, 도 4에 도시된 것과 같이 수지(110)가 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c) 내에만 위치하도록 할 수 있다.
물론 수지(110)를 충진할 시 도 3에 도시된 것과 같이 과충진하는 것이 아니라 도 4에 도시된 것과 같이 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)만을 충진하도록 하는 것을 고려할 수도 있다. 그러나 이 경우 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)가 수지(110)로 제대로 충진되지 않을 수도 있다는 문제점이 있다.
이후, 베이스 기판(100)의 상면(100b)을 식각하여, 도 5에 도시된 것과 같이 제1 홈 또는 제1 트렌치(100c)를 채운 수지(110)가 노출되는 부분(100d)을 형성한다. 베이스 기판(100)의 상면(100b)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 예컨대 감광성 소재의 DFR을 베이스 기판(100)의 상면(100b) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(100)의 상면(100b)의 식각될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 상면(100b) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5에 도시된 것과 같이 베이스 기판(100)의 상면(100b)에서 수지(110)의 적어도 일부가 노출되도록 할 수 있다.
이와 같은 과정에 따라, 도 5에 도시된 것과 같이 베이스 기판(100)의 하면(100a)에도 수지(110) 사이의 배선패턴(102)이 나타나며, 베이스 기판(100)의 상면(100b)에도 수지(110) 사이의 배선패턴(104)이 나타난다. 반도체 패키지 기판의 경우 상면(100b) 상의 배선패턴(104)과 하면(100a)의 배선패턴(102)이 전기적으로 연결되며, 따라서 상면(100b)의 도전층 패터닝과 하면(100a)의 도전층 패터닝이 사전설정된 대로 이루어져야 한다.
이와 동시에, 베이스 기판(100)의 하면(100a)에 제2 홈 또는 제2 트렌치(100e)를 형성한다. 제2 홈 또는 제2 트렌치(100e) 역시 제1 홈 또는 제1 트렌치(100c)와 마찬가지로 베이스 기판(100)을 완전히 관통하지 않도록 형성할 수 있다. 제2 홈 또는 제2 트렌치(100e)는 커팅 영역(CA)에 대응하도록 형성되며, 예컨대 제2 홈 또는 제2 트렌치(100e)는 일 방향(Y축 방향) 및 일 방향과 직교하는 타 방향(X축 방향)을 따라 형성될 수 있다. 커팅 영역(CA) 및 커팅하는 단계에 대하여는 도 8에서 자세히 후술한다.
이와 같은 제2 홈 또는 제2 트렌치(100e)는 제1 홈 또는 제1 트렌치(100c)가 형성되지 않은 곳, 즉 제1 홈 또는 제1 트렌치(100c) 사이에 형성될 수 있다. 제조 과정 상에서, 제2 홈 또는 제2 트렌치(100e)는 제1 홈 또는 제1 트렌치(100c)에 수지(110)가 충진 된 후 형성되는 것으로, 수지(110)가 형성된 사이에 제2 홈 또는 제2 트렌치(100e)가 형성되는 것으로 이해될 수 있다. 이러한 제2 홈 또는 제2 트렌치(100e)는 추후에 반도체 패키지의 솔더링이 용이하도록 하는 웨터블 플랭크(wettable flank) 구조로 활용될 수 있다.
제2 홈 또는 제2 트렌치(100e)는 커팅 영역(CA)에 대응하도록 형성될 수 있는데, 이때 제2 홈 또는 제2 트렌치(100e)의 폭(We)은 커팅 영역(CA)의 폭(Wc)보다 넓게 형성된다. 만약 제2 홈 또는 제2 트렌치(100e)의 폭(We)이 커팅 영역(CA)의 폭(Wc)보다 좁게 형성되는 경우에는 반도체 패키지 기판이 커팅된 후에 제2 홈 또는 제2 트렌치(100e)가 웨터블 플랭크 구조로 활용될 수 없으므로, 제2 홈 또는 제2 트렌치(100e)의 폭(We)이 커팅 영역(CA)의 폭(Wc)보다 넓게 형성되는 것이 중요하다.
본 실시예에서는, 베이스 기판(100)의 상면(100b)을 식각함과 동시에 베이스 기판(100)의 하면(100a)에 제2 홈 또는 제2 트렌치(100e)를 형성한다. 즉, 베이스 기판(100)의 상면(100b) 및 하면(100a)을 동시에 식각할 수 있다. 따라서, 제2 홈 또는 제2 트렌치(100e)를 형성함에 있어서 추가적인 공정이 필요 없이, 베이스 기판(100)의 상면(100b)의 일부를 식각하는 과정에서 동시에 베이스 기판(100)의 하면(100a)에 제2 홈 또는 제2 트렌치(100e)를 형성할 수 있다. 이러한 제2 홈 또는 제2 트렌치(100e)는 베이스 기판(100)에 수지(110)가 충진된 이후 형성되는 것으로, 제2 홈 또는 제2 트렌치(100e)가 형성되는 영역은 기 충진된 수지(110)에 의해 락킹(locking)되어있어 원하는 폭과 깊이를 갖도록 제2 홈 또는 제2 트렌치(100e)를 형성할 수 있다.
이후 도 6과 같이, 베이스 기판(100)의 잔존하는 부분의 적어도 일부에 도금층(120)을 형성할 수 있다. 도금층(120)은 제2 홈 또는 제2 트렌치(100e)의 내면에 형성될 수 있으며, 경우에 따라 수지(110)를 제외한 베이스 기판(100)의 상면(100b), 하면(100a), 제1 홈 또는 제1 트렌치(100c)의 내면에도 형성될 수 있다. 특히, 제2 홈 또는 제2 트렌치(100e)의 내면에 형성된 도금층(120)은 반도체 패키지 기판(10)의 솔더 접합성(solder wettability)을 향상시킬 수 있다. 이러한 도금층(120)은 예컨대, Au,Pd, NiPd 등을 이용하여 도금할 수 있다. 한편 베이스 기판(100)의 상면(100b)에는 OSP(organic solderbility preservative)와 같은 유기막 코팅 또는 Anti-Tarnish 등의 방법이 이용될 수도 있다.
한편, 지금까지 설명한 실시예들에 따른 반도체 패키지 기판 제조방법들에 있어서, 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)에 수지(110)를 충진하기에 앞서 제1 홈 또는 제1 트렌치(100c)의 내면을 거칠게 하는 단계를 거칠 수 있다. 이를 통해 수지(110)와 베이스 기판(100) 사이의 접합력을 획기적으로 높일 수 있다. 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)의 내면을 거칠게 하기 위해 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스 기판(100)의 제1 홈 또는 제1 트렌치(100c)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다.
전술한 것과 같이, 반도체 패키지 기판을 제조하는 과정에서 제2 홈 또는 제2 트렌치(100e)를 형성하여 반도체 패키지를 솔더링하는 것이 용이하도록 형성할 수 있다. 비교예로서 반도체 패키지 기판을 솔더링함에 있어서 직각의 모서리에 단순히 솔더링하거나, 반도체칩 패키징 이후 별개의 공정을 통해 솔더링 부분에 홈을 형성하는 경우를 생각해 볼 수 있다. 그러나 직각의 모서리에 단순히 솔더링하는 경우에는 솔더 접합성이 상당히 저하되며, 별개의 공정을 통해 솔더링 부분에 홈을 형성하는 경우에는 홈을 형성하는 과정에서 메탈 버(metal burr)가 발생하여 반도체 패키지의 품질이 저하되는 문제점이 있다.
이에 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법에서는 반도체 패키지 기판, 즉 리드 프레임 제조 시 별개의 공정 추가 없이 커팅 영역(CA)에 대응하여 제2 홈 또는 제2 트렌치(100e)를 형성함에 따라 반도체칩 패키징 이후 별개의 공정 추가 없이 효율적으로 웨터블 플랭크 구조를 형성할 수 있다.
지금까지는 반도체 패키지 기판의 제조방법에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 반도체 패키지 기판의 제조방법을 이용하여 제조된 반도체 패키지 기판 및 이러한 반도체 패키지 기판을 이용하여 반도체 패키지를 형성하는 방법 역시 본 발명의 범위에 속한다고 할 것이다.
도 7 및 도 8은 본 발명의 다른 일 실시예에 따른 반도체 패키지(20)의 제조과정의 일부를 개략적으로 도시하는 단면도들이고, 도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지(20) 구조를 개략적으로 도시하는 단면도이다.
전술한 도 1 내지 도 6에 이어 도 7을 참조하면, 전술한 도 1 내지 도 6의 제조 과정을 통해 제조된 반도체 패키지 기판 상에 반도체칩(130)을 실장한다. 반도체칩(130)은 반도체 패키지 기판의 상면(100b)의 평평한 부분에 실장될 수 있으며, 반도체칩(130)은 와이어(140)에 의해 베이스 기판(100) 상의 리드 전기적, 물리적으로 연결될 수 있다. 와이어(140)는 와이어 본딩에 의해 반도체칩(130)과 리드에 연결될 수 있다. 와이어(140)의 일측은 리드에 부착되며, 와이어(140)의 타측은 반도체칩(130)과 연결된다.
반도체 패키지 기판 상에 실장된 반도체칩(130) 상에는 몰딩층(150)을 형성할 수 있다. 몰딩층(150)은 반도체칩(130)을 외부로부터 밀봉하는 기능을 할 수 있으며, 예컨대 단일몰딩구조, 이중몰딩구조 또는 삼중 이상의 몰딩구조로 형성될 수 있다. 이러한 몰딩층(150)은 몰딩층(150)(130)는 수지(110)를 경화하여 형성될 수 있으며, 예컨대, 형광체 및 광확산재 중 적어도 하나를 포함할 수 있다. 경우에 따라 형광체 및 광확산재를 포함하지 않는 투광성재질이 사용될 수 있다.
반도체칩(130)을 반도체 패키지 기판(10) 상에 실장한 후, 도 8과 같이 베이스 기판(100)을 커팅한다. 베이스 기판(100)을 커팅한다는 함은 수지(110)가 충진된 반도체 패키지 기판(10)을 커팅하는 것으로 이해될 수 있다. 도 8과 같이 베이스 기판(100)은 제2 홈 또는 제2 트렌치(100e)를 따라 형성된 커팅 영역(CA)을 따라 커팅될 수 있다. 도 5에서 전술한 것과 같이 제2 홈 또는 제2 트렌치(100e)의 폭(We)은 커팅 영역(CA)의 폭(Wc) 보다 넓게 형성될 수 있다. 따라서 커팅 후에 도 9와 같이 반도체 패키지 기판은 하단부의 일 모서리가 움푹 패인 형태의 웨터블 플랭크 구조(WF)를 구비하게 된다. 이를 통해 반도체 패키지 기판의 솔더 접합성을 향상시킬 수 있다.
지금까지는 반도체 패키지의 제조방법에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 반도체 패키지의 제조방법을 이용하여 제조된 반도체 패키지 역시 본 발명의 범위에 속한다고 할 것이다.
종래에는 반도체 패키지 기판을 솔더링함에 있어서 직각의 모서리에 단순히 솔더링하거나, 반도체칩 패키징 이후 별개의 공정을 통해 솔더링 부분에 홈을 형성하였다. 그러나 이와 같이 직각의 모서리에 단순히 솔더링하는 경우에는 솔더 접합성이 상당히 저하되며, 별개의 공정을 통해 솔더링 부분에 홈을 형성하는 경우에는 홈을 형성하는 과정에서 메탈 버(metal burr)가 발생하여 반도체 패키지의 품질이 저하되는 문제점이 있었다.
또한, 반도체 패키지를 제조하는 업체는 대체로 완성된 반도체 패키지 기판, 일명 리드 프레임을 공급받아 반도체칩을 실장하고 후속공정을 진행하는 경우가 대다수이다. 이 경우 반도체 패키지를 제조한 후 이를 솔더링하는 과정에서 패키징 업체가 자체적으로 솔더링 부분에 홈을 형성해야 하는 문제점이 있었고, 이로 인해 반도체 패키지 기판 및 반도체 패키지 자체의 품질이 저하되는 문제점이 있었다.
이에 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서는 반도체 패키지 기판, 즉 리드 프레임 제조 시 별개의 공정 추가 없이 커팅 영역(CA)에 대응하여 제2 홈 또는 제2 트렌치(100e)를 형성함에 따라 반도체칩 패키징 이후 별개의 공정 추가 없이 효율적으로 웨터블 플랭크 구조(WF)를 형성할 수 있다. 또한, 웨터블 플랭크 구조(WF)가 형성된 상태로 반도체 패키지 기판을 제공할 수 있어 제품 경쟁력이 획기적으로 향상될 것으로 기대된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10: 반도체 패키지 기판
20: 반도체 패키지
100: 베이스 기판
100c: 제1 홈 또는 제1 트렌치
100e: 제2 홈 또는 제2 트렌치
102, 104: 배선패턴
110: 수지
120: 도금층
130: 반도체칩
140: 와이어
150: 몰딩층

Claims (15)

  1. 상면 및 하면을 갖는 전도성 소재의 베이스 기판의 하면에 제1 폭으로 제1 홈 또는 제1 트렌치를 형성하는 단계;
    제1 홈 또는 제1 트렌치를 수지로 충진하는 단계;
    수지를 경화시키는 단계;
    제1 홈 또는 제1 트렌치 외부로 노출되어 과충진된 수지의 부분을 제거하는 단계;
    제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 상기 제1 폭보다 작은 제2 폭으로 베이스 기판의 상면을 식각하는 단계; 및
    상기 베이스 기판의 상면을 식각하는 단계와 동시에, 베이스 기판의 하면에 수지가 충진되지 않으며, 상기 기판을 관통하지 않는 제2 홈 또는 제2 트렌치를 형성하는 단계;
    를 포함하는, 반도체 패키지 기판 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 커팅 라인을 따라 형성되는, 반도체 패키지 기판 제조방법.
  4. 제1항에 있어서,
    상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 수지 사이에 위치하도록 형성되는, 반도체 패키지 기판 제조방법.
  5. 제1항에 있어서,
    상기 수지로 충진하는 단계 이전에, 상기 제1 홈 또는 제1 트렌치의 내면을 거칠게 하는 단계를 더 포함하는, 반도체 패키지 기판 제조방법.
  6. 제1항에 있어서,
    제1 홈 또는 제1 트렌치를 통해 베이스 기판의 하면에서 노출된 수지의 면적은 제2 홈 또는 제2 트렌치를 통해 베이스 기판의 상면에서 노출된 수지의 면적보다 큰, 반도체 패키지 기판 제조방법.
  7. 제1항에 있어서,
    베이스 기판 상에 도금층을 형성하는 단계를 더 포함하는, 반도체 패키지 기판 제조방법.
  8. 제7항에 있어서,
    상기 도금층을 형성하는 단계는, 제2 홈 또는 제2 트렌치의 내면에 도금층을 형성하는 단계인, 반도체 패키지 기판 제조방법.
  9. 제1항, 제3항 내지 제8항 중 어느 한 항의 제조방법으로 제조된, 반도체 패키지 기판.
  10. 상면 및 하면을 갖는 전도성 소재의 베이스 기판의 하면에 제1 폭으로 제1 홈 또는 제1 트렌치를 형성하는 단계;
    제1 홈 또는 제1 트렌치를 수지로 충진하는 단계;
    수지를 경화시키는 단계;
    제1 홈 또는 제1 트렌치 외부로 노출되어 과충진된 수지의 부분을 제거하는 단계;
    제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 상기 제1 폭보다 작은 제2 폭으로 베이스 기판의 상면을 식각하는 단계;
    상기 베이스 기판의 상면을 식각하는 단계와 동시에, 베이스 기판의 하면에 수지가 충진되지 않으며, 상기 기판을 관통하지 않는 제2 홈 또는 제2 트렌치를 형성하는 단계;
    베이스 기판 상에 반도체칩을 실장하는 단계; 및
    제2 홈 또는 제2 트렌치를 따라 베이스 기판을 컷팅하는 단계;
    를 포함하는, 반도체 패키지 제조방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 제2 홈 또는 제2 트렌치를 형성하는 단계에서, 제2 홈 또는 제2 트렌치는 수지 사이에 위치하도록 형성되는, 반도체 패키지 제조방법.
  13. 제10항에 있어서,
    상기 베이스 기판을 컷팅하는 단계에서, 베이스 기판을 컷팅하는 커팅 라인의 폭은 제2 홈 또는 제2 트렌치의 폭보다 좁은, 반도체 패키지 제조방법.
  14. 제10항에 있어서,
    베이스 기판 상에 도금층을 형성하는 단계를 더 포함하는, 반도체 패키지 제조방법.
  15. 제10항, 제12항 내지 제14항 중 어느 한 항의 제조방법으로 제조된, 반도체 패키지.
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