JP4183199B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、半導体パッケージ及びその製造方法に関し、さらに詳しくは、多層プリント配線板と、その表面上に実装された集積回路チップとを備えた半導体パッケージ及びその製造方法に関する。
表面実装技術の発展に伴い、多層プリント配線板と、その表面上に実装された集積回路チップ（以下「ＩＣ(Integrated Circuit)チップ」という）とを備えた半導体パッケージが提供されている。ＢＧＡ(Ball Grid Array)を用いた半導体パッケージでは、多層プリント配線板の裏面（ＩＣチップの実装面と反対側の面）には多数のバンプ端子が格子状に接合されている。半導体パッケージはこれらのバンプ端子でマザー基板（別のプリント配線板）上にはんだ付けされる。従来の多層プリント配線板とバンプ端子の接合構造の一例を図３４に示す。
図３４に示すように、多層プリント配線板１の裏面には、一般にはんだボールと呼ばれるバンプ端子２が形成される。はんだボール２を付着させるためには、多層プリント配線板１の裏面に円板状のＢＧＡパッド３を形成しておく必要がある。ＢＧＡパッド３は、はんだボールの真上に形成されたビア４等を介してＩＣチップ（図示せず）に接続される。内部配線パターン５には、ビア４を通すためのクリアランスホール６が形成される。
ビア４を通すためだけであれば、クリアランスホール６の径はビア４の径よりも少し大きければ足りる。しかし、クリアランスホール６の径がＢＧＡパッド３の径よりも小さく、内部配線パターン５がＢＧＡパッド３の上方まで延びていると、ＢＧＡパッド３と内部配線パターン５との間の寄生容量が大きくなり、高周波信号特性が劣化する。高周波信号特性を良くするために、クリアランスホール６の径をＢＧＡパッド３の径よりも大きく取ることがある。
しかしながら、ＢＧＡパッド３は多数存在しているため、クリアランスホール６の径を大きく取ると、内部配線パターンの面積が大幅に削減されてしまうという問題がある。特に、電源又は接地用の内部配線パターンの面積が削減されると、供給可能な電力が低下し、電源電圧が不安定になる。
特開２００５−５５６８号公報（特許文献１）には、設置位置、形状及び大きさが良好に制御されたバンプ構造体及びその製造方法に関する発明が開示されている。このバンプ構造体は、絶縁層上に設けられ、液体材料を硬化させて得られた樹脂からなる凸状部と、凸状部を覆う導電層とを含む。凸状部は、液体材料に対して撥液性を有する撥液部と、液体材料に対する濡れ性が撥液部よりも高い親液部とを絶縁層の上面に形成した後、親液部に対して液体材料を吐出して硬化させることにより得られる（同公報の要約参照）。このバンプ構造体は配線基板に形成され、配線基板はバンプ構造体を介してＩＣチップと電気的に接続される（同公報の段落［００８４］〜［００８６］参照）。
このバンプ構造体は、プリント配線板（配線基板）とＩＣチップとを接続するためのバンプ端子に用いられるものであって、半導体パッケージにおける多層プリント配線板とマザーボード（プリント配線板）とを接続するためのバンプ端子に用いられるものではない。また、このバンプ構造体の製造方法では、凸状部と絶縁層との間に配線パターンを形成することは原理的に不可能である。よって、配線パターン用の領域が制約されるという問題がある。なお、同公報はプリント配線板の構造については何ら開示していない。
特開２００５−５５６８号公報
本発明の目的は、高周波信号特性に優れた半導体パッケージ及びその製造方法を提供することである。
本発明のもう１つの目的は、内部配線パターンの面積を大きく取ることができる半導体パッケージ及びその製造方法を提供することである。
課題を解決するための手段及び発明の効果
本発明による半導体パッケージは、プリント配線板と、集積回路チップと、複数のバンプ端子とを備える。集積回路チップは、プリント配線板の表面上に実装される。複数のバンプ端子は、プリント配線板の裏面上に実装される。バンプ端子の各々は、絶縁コアと、導電膜とを含む。絶縁コアは、プリント配線板の裏面に対向した平面を有する。導電膜は、絶縁コアの平面以外の表面上に形成される。
プリント配線板は、絶縁基板と、環状の接続パッドと、内部配線パターンと、ビアランドと、ビアとを含む。環状の接続パッドは、絶縁基板の裏面上に形成され、バンプ端子の平面周りに現れる導電膜の環状の端面と接合される。内部配線パターンは、絶縁基板内に埋設され、絶縁コアの平面のサイズよりも小さいクリアランスホールを有する。ビアランドは、環状の接続パッド上又はその内側に配置され、環状の接続パッドと電気的に接続される。ビアは、ビアランド上に配置され、クリアランスホールを貫通する。
この半導体パッケージによれば、導電膜の端面が絶縁コアの平面の周囲にしか現れないので、寄生容量が小さくなり、高周波信号特性が改善される。したがって、高周波信号特性の劣化を抑えつつ、内部配線パターンの面積を大きく取ることができる。
本発明による半導体パッケージの製造方法は、上記プリント配線板を準備する工程と、上記複数のバンプ端子を準備する工程と、複数のバンプ端子の平面周りに現れる導電膜の環状の端面を環状の接続パッドに接合する工程とを備える。
この製造方法によれば、導電膜の端面が絶縁コアの平面の周囲にしか現れないバンプ端子をプリント配線板の裏面に実装しているので、絶縁コアの平面が当接する領域にも裏面配線パターンを形成できる。
好ましくは、バンプ端子の準備工程は、主面に複数の凹部が形成された型を準備する工程と、凹部内側の表面上に導電膜を形成する工程と、導電膜の形成後、凹部内に絶縁材料を充填する工程とを含む。したがって、複数のバンプ端子を効率的に製造できる。
好ましくは、バンプ端子の準備工程は、絶縁棒を準備する工程と、絶縁棒の側面上に導電膜を形成する工程と、導電膜の形成後、絶縁棒を切断する工程とを含む。したがって、複数のバンプ端子を効率的に製造できる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
図１を参照して、本発明の実施の形態による半導体パッケージ１０は、多層プリント配線板１２と、多層プリント配線板１２の表面上に実装されたＩＣチップ１４とを備える。半導体パッケージ１０はＢＧＡ構造を有し、複数のバンプ端子１６を備える。バンプ端子１６は格子状に配列され、多層プリント配線板１２の裏面上に実装される。ＩＣチップ１４もまたフリップチップ接続構造を有し、格子状に配列された複数のボール電極１８を備える。ＩＣチップ１４はボール電極１８により多層プリント配線板１２の表面配線パターンにはんだ付けされる。
図２を参照して、多層プリント配線板１２は、絶縁基板２０と、絶縁基板２０の表面上に形成された表面配線パターン２２と、絶縁基板２０内に埋設された内部配線パターン２３，２４，２６，２８，３０と、絶縁基板２０の裏面上に形成された裏面配線パターン３２とを備える。表面配線パターン２２は、ＩＣチップ１４と電気的に接続される。裏面配線パターン３２は、バンプ端子１６と電気的に接続される。内部配線パターン２８，３０は、クリアランスホール３４を有する。
多層プリント配線板１２はさらに、絶縁基板２０内に埋設された小径ビア３６及び大径ビア３８を備える。小径ビア３６はクリアランスホール３４を貫通し、大径ビア３８のランド３９とビアランド５０との間に形成される。そのため、小径ビア３６は大径ビア３８のランド３９及びビアランド５０と電気的に接続される。
図３を参照して、バンプ端子１６の各々は、絶縁コア４２と、導電膜４４とを備える。絶縁コア４２は樹脂等の絶縁性材料で構成され、多層プリント配線板１２の裏面と接合される平面４０を有する。導電膜４４は銅等の導電性材料で構成され、絶縁コア４２の平面４０以外の表面上に形成される。バンプ端子１６は、円柱状の胴部４６と、半球状の頭部４８とから構成される。絶縁コア４２の平面４０と同一平面上には、導電膜４４の端面４５が環状に現れる。
裏面配線パターン３２は、図４に示すように、ビアランド５０と、環状の接続パッド５２と、ビアランド５０と接続パッド５２との間に接続されたリード線５４とを含む。ビアランド５０は、絶縁コア４２の平面４０に対向する中央に形成される。環状の接続パッド５２は、環状に現れた導電膜４４の端面４５と対向して形成される。接続パッド５２の幅は、導電膜４４の端面４５の幅よりも少し広い。小径ビア３６及び大径ビア３８はビアランド５０の真上に配置される。よって、クリアランスホール３４もビアランド５０の真上に配置される。クリアランスホール３４の径は絶縁コア４２の平面４０の径よりも小さい。
上記実施の形態による半導体パッケージ１０では、バンプ端子１６が絶縁コア４２と導電膜４４とで構成され、多層プリント配線板１２の裏面と接合する絶縁コア４２の平面４０上において導電膜４４の端面４５が環状に現れるので、接続パッド５２もそれに応じて環状に形成できる。また、環状の接続パッド５２の内側にビアランド５０を配置できるので、従来と同様にバンプ端子１６の真上にビア３６，３８を配置できる。また、クリアランスホール３４の径を小径ビア３６の径よりも少しだけ大きく、つまり接続パッド５２の径よりも大幅に小さくしても、接続パッド５２と内部配線パターン２８，３０との間の寄生容量はＢＧＡパッドが従来のような円形の場合ほどには大きくならない。そのため、高周波信号特性の劣化を抑えつつ、内部配線パターン２８，３０の面積を大きく取ることができる。
上記実施の形態では小径ビア３６及び大径ビア３８はバンプ端子１６の真上に配置されているが、たとえば図５に示すように、バンプ端子１６の端にずれていてもよい。この場合、クリアランスホール３４もバンプ端子１６の端にずれる。また、図６に示すように、小径ビア３６用のビアランド５６は環状の接続パッド５２上に配置される。また、図７Ａに示すように、小径ビア３６だけがバンプ端子１６の端にずれていてもよい。また、図７Ｂに示すように、小径ビア３６は各層でずれていてもよい。これらの場合も内部配線パターン２８，３０はバンプ端子１６の上方を覆っているが、接続パッド５２と内部配線パターン２８，３０との間の寄生容量の増加は小さい。
また、図８に示すように、小径ビア３６用のビアランド５８は環状の接続パッド５２の内側に接するように配置されていてもよい。
また、図９及び図１０に示すように、バンプ端子６０，６６は円柱状でもよい。図９に示したバンプ端子６０は、円柱状の絶縁コア６２と、その側面上に形成された導電膜６４とを備える。この導電膜６４は円筒状である。図１０に示したバンプ端子６６の導電膜６８は、絶縁コア６２の底面上にも形成される。
次に、上記半導体パッケージ１０の製造方法を説明する。
まず図１１及び図１２に示すように、樹脂製のバンプ端子成形型７０を準備する。バンプ端子成形型７０は、その主面に格子状に配置された複数の凹部７２を備える。凹部７２の位置は、製造されるべき半導体パッケージ１０のバンプ端子１６の位置に対応している。凹部７２の各々は、円筒状の側壁と、半球状の底とを有する。
次に図１３に示すように、バンプ端子成形型７０の全面に無電解めっきで薄い銅膜７４を形成する。銅膜７４は凹部７２の内面にも形成される。さらに図１４に示すように、銅膜７４上に電解めっきで銅膜７６を形成する。
銅膜７４，７６の形成後、銅膜７６の表面をアルカリ性亜塩素酸ナトリウム水溶液等の薬液で荒らした上で、図１５に示すように、凹部７２内に液状の樹脂７８を流し込む。樹脂７８には、たとえばエポキシ又はアクリル系の紫外線硬化樹脂、ポリイミド系の熱硬化樹脂が用いられる。凹部７２から溢れた余分な樹脂はスキージ等で除去し、これにより樹脂７８の上面を平坦にする。その後、紫外線照射又は加熱により樹脂７８を硬化させる。
次に図１６に示すように、バンプ端子成形型７０の主面上に形成された余分な銅膜７４，７６を過硫酸ナトリウム水溶液等の薬液でエッチングして除去する。これにより、樹脂７８が絶縁コア４２となり、銅膜７４，７６が導電膜４４となり、絶縁コア４２及び導電膜４４で構成されるバンプ端子１６が製造される。
次に図１７に示すように、マスク８０を利用し、バンプ端子成形型７０の主面に露出している導電膜４４の端面上にはんだペースト８４を印刷する。マスク８０は、概略環状のスリット８２を有する。概略環状のスリット８２は、導電膜４４の環状の端面に対応するように形成されている。この工程では具体的には、スリット８２が導電膜４４の端面に一致するようにマスク８０でバンプ端子成形型７０を覆い、はんだペースト８４を導電膜４４の端面だけに塗布する。リフローにより加熱すると、はんだペースト８４は導電膜４４の端面全域に広がる。
一方、図１８に示すように、多層プリント配線板１２を準備する。多層プリント配線板１２の裏面には環状の接続パッド５２が露出している。多層プリント配線板１２の裏面上であって接続パッド５２以外の領域にはんだレジスト８６を塗布しておき、接続パッド５２上だけにはんだペースト８８を塗布する。
次に図１９に示すように、図１７に示した工程で準備されたバンプ端子成形型７０（バンプ端子１６を含む）の主面と図１８に示した工程で準備された多層プリント配線板１２の裏面とを対向させ、環状の導電膜４４の端面が環状の接続パッド５２と一致するように、バンプ端子成形型７０と多層プリント配線板１２とを重ね合わせる。
バンプ端子成形型７０と多層プリント配線板１２とを重ね合わせた状態で、リフローによりはんだペースト８４，８８を所定時間加熱すると、はんだペースト８４，８８は一旦溶融した後、固化する。これによりバンプ端子１６は多層プリント配線板１２の裏面に実装され、固着される。なお、接合強度を上げるために、絶縁コア４２の平面４０又は接続パッド５２の内側に接着剤を塗布しておいてもよい。
リフローで溶融したはんだペースト８４，８８が固化した後、図２０に示すように、バンプ端子成形型７０を取り除く。これにより、多層プリント配線板１２の裏面に多数のバンプ端子１６が一度に取り付けられる。
上記実施の形態による製造方法では、バンプ端子１６を備えた半導体パッケージ１０を効率的に製造することができる。
次に、別の製造方法を説明する。
まず図２１に示すように、円柱状に成形した樹脂製の絶縁棒９０を準備する。次に図２２に示すように、絶縁棒９０の全面（側面、上面及び底面）上に無電解めっき及び電解めっきの順に銅膜９２を形成する。次に図２３に示すように、銅膜９２が形成された絶縁棒９０の両端を切断する。これにより両端には絶縁棒９０が露出し、銅膜９２は絶縁棒９０の側面だけに形成される。そして、図２４に示すように、銅膜９２が形成された絶縁棒９０を切断して複数に分割する。これにより、切断された絶縁棒９０が絶縁コア９６となり、切断された銅膜９２が導電膜９８となり、絶縁コア９６及び導電膜９８から構成されるバンプ端子９４が得られる。各バンプ端子９４は一定の高さを有している。
一方、図２５に示すように、多層プリント配線板１２を準備する。多層プリント配線板１２の裏面（図２５（ｂ）中の上側の面）には環状の接続パッド５２が露出している。
次に図２６に示すように、マスク１００を利用し、多層プリント配線板１２の裏面に露出している環状の接続パッド５２上にはんだペースト１０４を印刷する。マスク１００は、概略環状のスリット１０２を有する。概略環状のスリット１０２は、環状の接続パッド５２に対応するように形成されている。この工程では具体的には、スリット１０２が接続パッド５２に一致するようにマスク１００で多層プリント配線板１２を覆い、はんだペースト１０４を接続パッド５２だけに塗布する。リフローにより加熱すると、はんだペースト１０４は接続パッド５２の全域に広がる。
また、図２７に示すように、バンプ端子９４用の位置決め治具１０６を準備する。位置決め治具１０６は、バンプ端子９４の高さと同程度の厚さを有する矩形状の板であって、複数の貫通孔１０８が格子状に形成されている。貫通孔１０８は円形で、多層プリント配線板１２の接続パッド５２に対応して設けられ、その径は接続パッド５２の径よりも少し大きい。
ペースト１０４の塗布後、図２８に示すように、貫通孔１０８が接続パッド５２に一致するように、多層プリント配線板１２の裏面上に位置決め治具１０６を載置する。その後、図２９に示すように、位置決め治具１０６の貫通孔１０８内にバンプ端子９４を嵌め込む。これにより絶縁棒９０の切断面が多層プリント配線板１２の裏面に対向するように、バンプ端子９４が多層プリント配線板１２の裏面上に載置される。バンプ端子９４が入った貫通孔１０８には、さらに別のバンプ端子９４が入ることはない。
バンプ端子９４の載置後、図３０に示すように、リフローによりはんだペースト１０４を所定時間加熱する。これによりはんだペースト１０４は一旦溶融して固化し、バンプ端子９４は接続パッド５２に実装される。はんだが固化した後、位置決め治具１０６を取り除く。
上記実施の形態による製造方法では、バンプ端子９４を備えた半導体パッケージを効率的に製造することができる。
次に、ここで製造された半導体パッケージをマザーボードに実装する方法を説明する。
まず図３１に示すように、マスク１１０を利用し、マザーボード１１４上に形成されている環状の接続パッド１１６だけにはんだペースト１１８を印刷する。マスク１１０は、概略環状のスリット１１２を有する。概略環状のスリット１１２は、環状の接続パッド１１６に対応するように形成されている。この工程では具体的には、スリット１１２が接続パッド１１６に一致するようにマスク１１０でマザーボード１１４を覆い、はんだペースト１１８を接続パッド１１６だけに塗布する。リフローにより加熱すると、はんだペースト１１８は接続パッド１１６の全域に広がる。
はんだペースト１１８の塗布後、図３２に示すように、図３０の工程で得られた半導体パッケージをバンプ端子９４を下方に向け、図３１の工程で得られたマザーボード１１４上に載置する。このとき、バンプ端子９４が接続パッド１１６と一致するように、半導体パッケージをマザーボード１１４上に重ね合わせる。その後、リフローによりバンプ端子９４を接続パッド１１６にボンディングする。バンプ端子９４の高さを変えることにより、多層プリント配線板１２とマザーボード１１４との間隔を自由に制御できる。
最後に図３３に示すように、多層プリント配線板１２とマザーボード１１４との間にアンダーフィル材１２０を充填し、硬化させることにより、接続信頼性を確保する。
この製造方法では銅膜９２を形成した１本の絶縁棒９０を複数箇所で切断することにより多数のバンプ端子９４を製造しているが、短い絶縁棒を１箇所で切断することにより２つのバンプ端子９４を製造することも可能である。また、絶縁棒の両端は必ずしも切断しなくてもよく、要するに、切断面を接続パッド５２に接合すればよい。
また、上記いずれの製造方法においても、バンプ端子１６，９４のボンディングはＩＣチップ１４の実装前に行っても実装後に行ってもよい。また、上記のようにバンプ端子を製造する代わりに、球状の樹脂コアにはんだをめっきした既製のはんだボール（たとえば積水化学工業社製のミクロパールＳＯＬ（商標））を半分に切断したものをバンプ端子として用いてもよい。また、バンプ端子１６，９４の形状は円柱の他、角柱でもよく、要するにその機能を適切に果たしうるものであれば、特に限定されない。また、ＩＣチップはフリップチップに限定されることなく、ＩＣチップとプリント配線板をワイヤボンディングで接続したものでもよい。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
本発明の実施の形態による半導体パッケージの全体構成を示す側面図である。 図１中の多層プリント配線板及びバンプ端子の拡大断面図である。 図１及び図２中のバンプ端子の斜視図である。 図３に示したバンプ端子が接合される裏面配線パターンの平面図である。 本発明の実施の形態における多層プリント配線板の変形例である。 図５中のバンプ端子が接合される裏面配線パターンの平面図である。 本発明の実施の形態における多層プリント配線板の別の変形例である。 本発明の実施の形態における多層プリント配線板のさらに別の変形例である。 本発明の実施の形態におけるバンプ端子が接合される裏面配線パターンの変形例である。 本発明の実施の形態におけるバンプ端子の変形例である。 本発明の実施の形態におけるバンプ端子の別の変形例である。 図１に示した半導体パッケージの製造方法に用いられるバンプ端子成形型の斜視図である。 図１１に示したバンプ端子成形型の断面図である。 図１０及び図１２に示したバンプ端子成形型に無電解めっきで銅膜を形成する工程を示す断面図である。 図１３に示した工程に続いてさらに電解めっきで銅膜を形成する工程を示す断面図である。 図１４に示した工程に続いて樹脂を充填する工程を示す断面図である。 図１５に示した工程に続いて銅膜を除去する工程を示す断面図である。 （ａ）は図１６に示した工程に続いてはんだペーストを塗布する工程で用いられるマスクの平面図であり、（ｂ）はその工程を示す断面図である。 （ａ）は図１に示した半導体パッケージの製造方法に用いられる多層プリント配線板の底面図であり、（ｂ）は（ａ）中のＸ−Ｘ線に沿った断面図である。 図１７に示した工程に続いてバンプ端子を接合する工程を示す断面図である。 図１９に示した工程に続いてバンプ端子成形型を除去する工程を示す断面図である。 本発明の他の実施の形態による半導体パッケージの製造方法に用いられる絶縁棒の斜視図である。 図２１に示した絶縁棒に銅膜を形成する工程を示す斜視図である。 図２２に示した工程に続いて絶縁棒の両端を切断する工程を示す斜視図である。 図２３に示した工程に続いて絶縁棒を切断して複数に分割する工程を示す斜視図である。 （ａ）は多層プリント配線板の底面図であり、（ｂ）は（ａ）中のＹ−Ｙ線に沿った断面図である。 （ａ）は図２５に示した多層プリント配線板にはんだペーストを塗布する工程で用いられるマスクの平面図であり、（ｂ）はその工程を示す断面図である。 図２４に示したバンプ端子の位置決めに用いられる位置決め治具の斜視図である。 図２６に示した工程に続いて多層プリント配線板１２上に位置決め治具を載置する工程を示す断面図である。 図２８に示した工程に続いてバンプ端子を位置決め治具の貫通孔に嵌め込む工程を示す断面図である。 図２９に示した工程に続いて位置決め治具を取り除く工程を示す断面図である。 （ａ）は、図２１〜図３０に示した工程で製造された半導体パッケージをマザーボードに実装するために、マザーボードにはんだペーストを塗布する工程で用いられるマスクの平面図であり、（ｂ）はその工程を示す断面図である。 図３１に示した工程に続いて半導体パッケージをマザーボードにボンディングする工程を示す断面図である。 図３２に示した工程に続いてアンダーフィルを施す工程を示す断面図である。 従来の半導体パッケージにおける多層プリント配線板及びバンプ端子の構造を示す断面図である。
符号の説明
１０ 半導体パッケージ
１２ 多層プリント配線板
１４ ＩＣチップ
１６，６０，６６，９４ バンプ端子
２０ 絶縁基板
２２ 表面配線パターン
２３，２４，２６，２８，３０ 内部配線パターン
３２ 裏面配線パターン
３４ クリアランスホール
３６，３８ ビア
４０ 平面
４２，６２，９６ 絶縁コア
４４，６４，６８，９８ 導電膜
４５ 端面
５０，５６，５８ ビアランド
５２ 接続パッド
７０ バンプ端子成形型
７２ 凹部
７４，７６，９２ 銅膜
７８ 樹脂
９０ 絶縁棒
１０６ 位置決め治具
１０８ 貫通孔

Claims (8)

  1. プリント配線板と、
    前記プリント配線板の表面上に実装された集積回路チップと、
    前記プリント配線板の裏面上に実装された複数のバンプ端子とを備え、
    前記バンプ端子の各々は、
    前記プリント配線板の裏面に対向した平面を有する絶縁コアと、
    前記絶縁コアの前記平面以外の表面上に形成された導電膜とを含み、
    前記プリント配線板は、
    絶縁基板と、
    前記絶縁基板の裏面上に形成され、前記バンプ端子の前記平面周りに現れる前記導電膜の環状の端面と接合された環状の接続パッドと、
    前記絶縁基板内に埋設され、前記絶縁コアの前記平面のサイズよりも小さいクリアランスホールを有する内部配線パターンと、
    前記環状の接続パッド上又はその内側に配置され、前記環状の接続パッドと電気的に接続されたビアランドと、
    前記ビアランド上に配置され、前記クリアランスホールを貫通するビアとを含む、ことを特徴とする半導体パッケージ。
  2. 複数のバンプ端子を備えたプリント配線板であって、
    前記バンプ端子の各々は、
    前記プリント配線板の裏面に対向した平面を有する絶縁コアと、
    前記絶縁コアの前記平面以外の表面上に形成された導電膜とを含み、
    前記プリント配線板は、
    絶縁基板と、
    前記絶縁基板の裏面上に形成され、前記バンプ端子の前記平面周りに現れる前記導電膜の環状の端面と接合された環状の接続パッドと、
    前記絶縁基板内に埋設され、前記絶縁コアの前記平面のサイズよりも小さいクリアランスホールを有する内部配線パターンと、
    前記環状の接続パッド上又はその内側に配置され、前記環状の接続パッドと電気的に接続されたビアランドと、
    前記ビアランド上に配置され、前記クリアランスホールを貫通するビアとを含む、ことを特徴とするプリント配線板。
  3. プリント配線板と、前記プリント配線板の表面上に実装された集積回路チップとを備えた半導体パッケージの製造方法であって、
    前記プリント配線板を準備する工程と、
    各々が、前記プリント配線板の裏面に対向すべき平面を有する絶縁コアと、前記絶縁コアの前記平面以外の表面上に形成された導電膜とを含む複数のバンプ端子を準備する工程とを備え、
    前記プリント配線板は、
    絶縁基板と、
    前記絶縁基板の裏面上に形成され、前記バンプ端子の前記平面周りに現れる前記導電膜の環状の端面と接合された環状の接続パッドと、
    前記絶縁基板内に埋設され、前記絶縁コアの前記平面のサイズよりも小さいクリアランスホールを有する内部配線パターンと、
    前記環状の接続パッド上又はその内側に配置され、前記環状の接続パッドと電気的に接続されたビアランドと、
    前記ビアランド上に配置され、前記クリアランスホールを貫通するビアとを含み、
    前記製造方法はさらに、
    前記複数のバンプ端子の前記平面周りに現れる前記導電膜の環状の端面を前記環状の接続パッドに接合する工程とを備えたことを特徴とする半導体パッケージの製造方法。
  4. プリント配線板と、前記プリント配線板の表面上に実装された集積回路チップとを備えた半導体パッケージの製造方法であって、
    前記プリント配線板を準備する工程と、
    各々が、前記プリント配線板の裏面に対向すべき平面を有する絶縁コアと、前記絶縁コアの平面以外の表面上に形成された導電膜とを含む複数のバンプ端子を準備する工程と、
    前記複数のバンプ端子を前記プリント配線板の裏面に実装する工程とを備え、
    前記バンプ端子の準備工程は、
    主面に複数の凹部が形成された型を準備する工程と、
    前記凹部内側の表面上に導電膜を形成する工程と、
    前記導電膜の形成後、前記凹部内に絶縁材料を充填する工程とを含むことを特徴とする半導体パッケージの製造方法。
  5. 請求項４に記載の半導体パッケージの製造方法であって、
    前記バンプ端子の実装工程は、
    前記プリント配線板の裏面及び前記絶縁コアの平面と同一平面上に現れる導電膜の端面のうち少なくとも一方にはんだを付着する工程と、
    前記はんだの付着後、前記型の主面が前記プリント配線板の裏面に対向するように前記型と前記プリント配線板とを重ね合わせる工程と、
    前記型と前記プリント配線板との重ね合わせ後、前記はんだを所定時間加熱する工程と、
    前記加熱工程で溶融したはんだが固化した後、前記型を取り除く工程とを含むことを特徴とする半導体パッケージの製造方法。
  6. プリント配線板と、前記プリント配線板の表面上に実装された集積回路チップとを備えた半導体パッケージの製造方法であって、
    前記プリント配線板を準備する工程と、
    各々が、前記プリント配線板の裏面に対向すべき平面を有する絶縁コアと、前記絶縁コアの平面以外の表面上に形成された導電膜とを含む複数のバンプ端子を準備する工程と、
    前記複数のバンプ端子を前記プリント配線板の裏面に実装する工程とを備え、
    前記バンプ端子の準備工程は、
    絶縁棒を準備する工程と、
    前記絶縁棒の側面上に導電膜を形成する工程と、
    前記導電膜の形成後、前記絶縁棒を切断する工程とを含むことを特徴とする半導体パッケージの製造方法。
  7. 請求項６に記載の半導体パッケージの製造方法であって、
    前記バンプ端子の実装工程は、
    前記プリント配線板の裏面及び前記絶縁棒の切断面と同一平面上に現れる導電膜の端面のうち少なくとも一方にはんだを付着する工程と、
    前記はんだの付着後、前記絶縁棒の切断面が前記プリント配線板の裏面に対向するように前記バンプ端子を前記プリント配線板の裏面上に載置する工程と、
    前記バンプ端子の載置後、前記はんだを所定時間加熱する工程とを含むことを特徴とする半導体パッケージの製造方法。
  8. 請求項７に記載の半導体パッケージの製造方法であってさらに、
    複数の貫通孔が形成された治具を準備する工程を含み、
    前記バンプ端子の載置工程は、
    前記プリント配線板の裏面上に前記治具を載置する工程と、
    前記治具の載置後、前記貫通孔内に前記バンプ端子を嵌め込む工程とを含み、
    前記製造方法はさらに、
    前記加熱工程で溶融したはんだが固化した後、前記治具を取り除く工程を含むことを特徴とする半導体パッケージの製造方法。
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