JP5411981B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5411981B2
JP5411981B2 JP2012266079A JP2012266079A JP5411981B2 JP 5411981 B2 JP5411981 B2 JP 5411981B2 JP 2012266079 A JP2012266079 A JP 2012266079A JP 2012266079 A JP2012266079 A JP 2012266079A JP 5411981 B2 JP5411981 B2 JP 5411981B2
Authority
JP
Japan
Prior art keywords
metal
resin sealing
sealing portion
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012266079A
Other languages
English (en)
Other versions
JP2013048303A (ja
Inventor
雅孝 星野
雅彦 原山
耕治 田谷
直実 舛田
正徳 小野寺
良太 福山
Original Assignee
スパンション エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by スパンション エルエルシー filed Critical スパンション エルエルシー
Priority to JP2012266079A priority Critical patent/JP5411981B2/ja
Publication of JP2013048303A publication Critical patent/JP2013048303A/ja
Application granted granted Critical
Publication of JP5411981B2 publication Critical patent/JP5411981B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には半導体チップが樹脂で覆われた半導体装置およびその製造方法に関する。
近年、例えば、移動体電話機のような携帯型電子機器やICメモリカードの不揮発性記憶媒体等に用いられる半導体装置はその小型化が求められている。そのためには、半導体チップを効率的にパッケージングする技術が求められている。その1つの手法として、半導体チップを搭載した半導体装置を積層させるパッケージ・オン・パッケージ(POP)の技術が開発されている。
図1(a)に従来例に係る半導体装置の模式的断面図を、図1(b)にパッケージ・オン・パッケージにより従来例1に係る半導体装置が積層した積層半導体装置の模式的断面図を示す。図1(a)を参照に、配線基板である基板10上に半導体チップ12がバンプ14を用いてフリップチップ接続によりフェースダウン実装されている。半導体チップ12はアンダーフィル材16を用い基板10に固着されている。半導体チップ12は樹脂封止部18により封止されている。基板10の半導体チップ12の側に、半導体装置を積層した場合に上部半導体装置と電気的に接続するために用いるランド電極20が設けられている。基板10の半導体チップ12と反対の側にランド電極22を介してハンダボール24が設けられている。ランド電極20とハンダボール24とは電気的に接続している。ハンダボール24は半導体装置を例えばマザーボード等に搭載する際の電極として用いられ、また、例えば半導体装置を積層する際の電極として用いられる。
図1(b)を参照に、上部半導体装置26は、下部半導体装置28との接続に用いられるハンダボール24のみ、樹脂封止部18の外周部に設けられている。上部半導体装置26のハンダボール24と下部半導体装置28のランド電極20とが接続している。これにより、上部半導体装置26と下部半導体装置28とは電気的に接続している。
特許文献1には、半導体チップを樹脂封止部により封止した後に、樹脂封止部を貫通する貫通孔を形成し、貫通孔に貫通電極を形成する技術が開示されている。また、特許文献2には、半導体装置を個片化した後、複数の半導体装置を間隔を設けて再配置し、複数の半導体装置を一括して封止する樹脂封止部を形成する。複数の半導体装置間の樹脂封止部に貫通孔を形成し、貫通孔に金属を充填する。その後、複数の半導体装置間で切断することで、樹脂封止部の側面に配線層を形成する技術が開示されている。さらに、特許文献3には、樹脂封止部を形成する際に用いる金型により、樹脂を貫通する貫通孔を形成する技術が開示されている。さらに、特許文献4には、半導体チップに接続する第1リードフレームの先端が半導体チップを封止する樹脂封止部の下面に露出し、第1リードフレームに接続する第2リードフレームの先端が樹脂封止部の上面に露出するように形成する技術が開示されている。さらに、特許文献5には、半導体チップに接続するリードフレームの一端が半導体チップを封止する樹脂封止部の上面に露出するように形成する技術が開示されている。
特開2004−158595号公報 特開2004−342883号公報 特開2003−324116号公報 特開平9−148494号公報 特開2003−23133号公報
従来例に係る半導体装置は、上部半導体装置26と下部半導体装置28とを積層する際に、電気的な接続に用いられるハンダボール24が樹脂封止部18の外周部に設けられている。このため、半導体装置の小型化を図ることは難しい。
また、特許文献1によれば、樹脂封止部を形成した後に、樹脂封止部を貫通する貫通孔を設け、貫通孔に金属を充填して貫通電極を形成している。また、貫通電極の形成とは別に、樹脂封止部上面の配線層をパターン化している。このため、製造工程が複雑化する。
さらに、特許文献2によれば、予め半導体装置を個片化する必要があり、また、樹脂封止部上面の配線層は別途パターン化をする必要があるため、やはり製造工程が複雑化する。
さらに、特許文献3によれば、樹脂封止部の形成と同時に貫通孔の形成を行うことができるが、貫通孔に貫通電極を形成する方法や樹脂封止部の上面に配線層を形成する方法までは言及していない。
さらに、特許文献4によれば、第1リードフレームおよび第2リードフレームをそれぞれ折り曲げて、樹脂封止部の下面および上面に露出させている。このため、半導体装置の小型化(低背化)を図ることが難しい。
さらに、特許文献5によれば、リードフレームの一端が樹脂封止部の上面から露出するように樹脂封止部を形成した後、樹脂封止部上に配線層を形成しているため、製造工程が複雑化する。
本発明は、上記課題に鑑みなされたものであり、小型化が可能で、且つ、製造が容易な半導体装置およびその製造方法を提供することを目的とする。
本発明は、基板上に搭載された半導体チップと、前記基板上に設けられ、前記半導体チップを封止する第1樹脂封止部と、前記半導体チップ周辺の前記第1樹脂封止部を貫通するように前記基板上に設けられた貫通金属と、前記貫通金属に電気的に接続し、前記第1樹脂封止部の上面に沿って前記貫通金属から前記半導体チップ側に延伸するように前記第1樹脂封止部上に設けられた上部金属と、を具備し、前記貫通金属と前記上部金属とは一体型の構造をしていることを特徴とする半導体装置である。本発明によれば、第1樹脂封止部上に貫通金属から半導体チップ側に延伸する上部金属が設けられている。このため、第1樹脂封止部の外周部にハンダボールを設けなくとも半導体装置を積層させることができる。これにより、半導体装置の小型化を図ることが可能となる。
上記構成において、前記上部金属は前記半導体チップ上方まで延伸する構成とすることができる。この構成によれば、半導体装置の小型化をより図ることができる。
上記構成において、前記上部金属の下面は前記第1樹脂封止部の上面より前記基板側にある構成とすることができる。この構成によれば、半導体装置の小型化(低背化)をより図ることができる。
上記構成において、前記貫通金属および前記上部金属はCuを含む材料からなる構成とすることができる。
上記構成において、前記半導体チップは前記基板にフェースダウン実装されている構成とすることができる。この構成によれば、半導体装置の小型化をより図ることができる。
本発明は、基板上に半導体チップを搭載する工程と、前記基板上に前記半導体チップを封止する第1樹脂封止部を形成する工程と、前記基板上に、前記半導体チップ周辺の前記第1樹脂封止部を貫通する貫通金属を形成する工程と、前記第1樹脂封止部上に、前記貫通金属に電気的に接続し、前記第1樹脂封止部の上面に沿って前記貫通金属から前記半導体チップ側に延伸するように上部金属を形成する工程と、を有し、前記貫通金属を形成する工程と前記上部金属を形成する工程とは同時に行なわれることで、一体型の構造をした前記貫通金属および前記上部金属が形成されることを特徴とする半導体装置の製造方法である。本発明によれば、第1樹脂封止部を貫通する貫通電極と第1樹脂封止部上に形成される上部金属とは同時に形成される。このため、製造工程の簡略化を図ることができ、半導体装置を容易に製造することが可能となる。
上記構成において、前記第1樹脂封止部を形成する工程は、前記半導体チップ周辺の前記第1樹脂封止部を貫通する貫通孔を形成する工程と、前記第1樹脂封止部の上面に前記貫通孔から前記半導体チップ側に延伸する切り欠き部を形成する工程と、を含み、前記貫通孔を形成する工程および前記切り欠き部を形成する工程は、前記第1樹脂封止部を形成する工程と同時に行なわれる構成とすることができる。この構成によれば、貫通孔および切り欠き部は第1樹脂封止部の形成と同時に形成される。このため、製造工程の簡略化を図ることができ、半導体装置を容易に製造することが可能となる。
上記構成において、前記第1樹脂封止部を形成する工程は、金型を用いて樹脂を押圧することで前記第1樹脂封止部を形成する工程を含む構成とすることができる。この構成によれば、第1樹脂封止部と貫通孔と切り欠き部とを同時に形成することが容易にできる。
上記構成において、前記貫通金属を形成する工程は、前記貫通孔に導電性材料を充填する工程を含み、前記上部金属を形成する工程は、前記切り欠き部に前記導電性材料を充填する工程と含む構成とすることができる。この構成によれば、貫通金属と上部金属とを容易に形成することができる。
上記構成において、前記貫通孔に導電性材料を充填する工程および前記切り欠き部に導電性材料を形成する工程は、スキージ印刷を用いて前記貫通孔に導電性材料を充填する工程および前記切り欠き部に導電性材料を充填する工程を含む構成とすることができる。この構成によれば、貫通金属と上部金属とを同時に形成することが容易にできる。
上記構成において、前記導電性材料はCuペーストである構成とすることができる。
上記構成において、前記第1樹脂封止部を形成する工程は、前記半導体チップ上に第2樹脂封止部を形成する工程と、前記半導体チップ周辺の前記基板上に第3樹脂封止部を形成する工程と、を有し、前記貫通金属を形成する工程および前記上部金属を形成する工程は、前記貫通金属および前記上部金属からなる金属フレームで前記貫通金属に相当する部分を前記基板上に、前記上部金属に相当する部分を前記第2樹脂封止部上に配置するように前記金属フレームを搭載する工程を含み、前記金属フレームを搭載する工程は、前記第2樹脂封止部を形成する工程の後、前記第3樹脂封止部を形成する工程の前に行われる構成とすることができる。この構成によれば、貫通金属および上部金属を同時に形成することが容易にでき、半導体装置を容易に製造することが可能となる。
上記構成において、前記基板から前記第2樹脂封止部の上面までの距離と、前記基板から前記金属フレームで前記上部金属に相当する部分までの距離は同じである構成とすることができる。この構成によれば、金属フレームの搭載を容易に行うことができる。
上記構成において、前記金属フレームは複数の前記貫通金属および複数の前記上部金属からなり、且つ、前記複数の上部金属が互いに接続した構造をしており、前記貫通金属を形成する工程および前記上部金属を形成する工程は、前記第3樹脂封止部を形成する工程の後、前記複数の上部金属が互いに接続した部分の前記金属フレームを切断する工程を含む構成とすることができる。この構成によれば、製造工程を簡略化することができる。
上記構成において、前記金属フレームを切断する工程は、ダイシングソーあるいはレーザーを用いて前記金属フレームを切断する工程である構成とすることができる。
上記構成において、前記第3樹脂封止部を形成する工程は、前記金属フレームの前記上部金属に相当する部分の上面が露出するように前記第3樹脂封止部を形成する工程である構成とすることができる。この構成によれば、金属フレームが複数の貫通金属および複数の上部金属からなる場合に、貫通金属および上部金属を容易に形成することができる。
本発明によれば、第1樹脂封止部上に貫通金属から半導体チップ側に延伸する上部金属が設けられている。このため、第1樹脂封止部の外周部にハンダボールを設けなくとも半導体装置を積層させることができる。これにより、半導体装置の小型化を図ることが可能となる。また、第1樹脂封止部を貫通する貫通電極と第1樹脂封止部上に形成される上部金属とは同時に形成される。このため、半導体装置を容易に製造することが可能となる。
図1(a)は従来例1に係る半導体装置の模式的断面図であり、図1(b)は従来例1に係る半導体装置がパッケージ・オン・パッケージにより積層した場合の模式的断面図である。 図2(a)は実施例1に係る半導体装置の模式的断面図であり、図2(b)は模式的上面図であり、図2(c)はソルダーレジストを透視した場合の模式的上面図である。 図3(a)から図3(d)は実施例1に係る半導体装置の製造方法を示す模式的断面図である。 図4は実施例1に係る半導体装置がパッケージ・オン・パッケージにより積層した場合の模式的断面図である。 図5(a)は実施例2に係る半導体装置の模式的断面図であり、図5(b)は模式的上面図であり、図5(c)はソルダーレジストを透視した場合の模式的上面図である。 図6(a)および図6(b)は実施例2に係る半導体装置の製造方法を示す模式的断面図(その1)であり、図6(c)および図6(d)は模式的上面図(その1)である。 図7(a)および図7(b)は実施例2に係る半導体装置の製造方法を示す模式的断面図(その2)であり、図7(c)および図7(d)は模式的上面図(その2)である。 図8(a)および図8(b)は実施例2に係る半導体装置の製造方法を示す模式的断面図(その3)であり、図8(c)および図8(d)は模式的上面図(その3)である。 図9は実施例2に係る半導体装置がパッケージ・オン・パッケージにより積層した場合の模式的断面図である。
以下、図面を参照に本発明の実施例を説明する。
図2(a)は実施例1に係る半導体装置の模式的断面図であり、図2(b)は実施例1に係る半導体装置の模式的上面図であり、図2(c)はソルダーレジスト36を透視した場合の模式的上面図である。図2(a)から図2(c)を参照に、配線基板である基板10上に半導体チップ12がバンプ14を用いフリップチップ接続によりフェースダウン実装されている。半導体チップ12はアンダーフィル材16により基板10に固着している。半導体チップ12を封止する第1樹脂封止部30が基板10上に設けられている。半導体チップ12周辺の第1樹脂封止部30を貫通する貫通金属32が基板10上に設けられている。第1樹脂封止部30上に貫通金属32に電気的に接続し、第1樹脂封止部30の上面に沿って貫通金属32から半導体チップ12の上方まで延伸する上部金属34が設けられている。上部金属34は第1樹脂封止部30に埋め込まれて設けられている。つまり、上部金属34の上面と第1樹脂封止部30の上面とは、ほぼ同一面を形成している。また、貫通金属32と上部金属34とは接合面のない一体型の構造をしている。基板10の半導体チップ12と反対の側で、第1樹脂封止部30の下方にランド電極22を介してハンダボール24が設けられている。ハンダボール24と貫通金属32とは電気的に接続している。第1樹脂封止部30上に上部金属34の一部(半導体装置を積層した場合に、上部半導体装置のハンダボール24が接続する部分)が露出するような開口部を有するソルダーレジスト36が設けられている。
図3(a)から図3(d)を用い実施例1に係る半導体装置の製造方法を説明する。図3(a)から図3(d)は実施例1に係る半導体装置の製造方法を示した模式的断面図である。なお、図3(a)から図3(d)は複数の半導体装置が並んだ状態で行なわれるが、簡単のため1つの半導体装置を用いて説明する。
図3(a)を参照に、例えばガラスエポキシからなる配線基板である基板10上に半導体チップ12を例えば金あるいはハンダからなるバンプ14を用いてフリップチップ接続によりフェースダウン実装で搭載する。半導体チップ12と基板10との間に例えばエポキシ樹脂からなるアンダーフィル材16を形成し、半導体チップ12と基板10とを固着させる。
図3(b)を参照に、基板10の半導体チップ12側に、第1樹脂封止部30を成型するための型部37(金型の凹部)を有する金型38を当接させる。型部37は、上部金属34が形成されるべき部分に高さ約20μm〜100μmの段差Tがある。また、貫通金属32が形成されるべき部分は突出して直径100μm程の円柱になっている。金型38を例えば175℃に加熱し、金型38の型部37に例えば熱硬化性のエポキシ樹脂40を未硬化状態で充填して押圧する。
図3(c)を参照に、金型38を外す。これにより、半導体チップ12周辺の第1樹脂封止部30を貫通する直径100μm程度の貫通孔42および第1樹脂封止部30の上面に貫通孔42から半導体チップ12の上方まで延伸する高さ20μm〜100μm程度の切り欠き部44を有する第1樹脂封止部30が形成される。
図3(d)を参照に、例えばCuナノペーストを第1樹脂封止部30上でスキージ印刷する。これにより、貫通孔42および切り欠き部44にCuナノペーストが埋め込まれる。よって、貫通孔42に直径100μm程度の貫通金属32が形成され、切り欠き部44に高さ20μm〜100μm程度の上部金属34が形成される。第1樹脂封止部30上にソルダーレジスト36を塗布する。半導体装置を積層した際に、上部半導体装置のハンダボール24が接続する部分の上部金属34上のソルダーレジスト36に開口部を形成する。基板10の半導体チップ12と反対の側で、第1樹脂封止部30の下方にランド電極22を介するハンダボール24を形成する。基板10を例えばダイシング法により切断する。これにより、実施例1に係る半導体装置が完成する。
次に、図4に実施例1に係る半導体装置をパッケージ・オン・パッケージで積層させた場合の模式的断面図を示す。図4を参照に、上部半導体装置26のハンダボール24が、下部半導体装置28のソルダーレジスト36に設けられた開口部により露出している上部金属34に接続している。これにより、上部半導体装置26と下部半導体装置28とは電気的に接続して積層する。このように、実施例1によれば、第1樹脂封止部30上に貫通金属32から半導体チップ12上方まで延伸する上部金属34が設けられているため、第1樹脂封止部30の下方にハンダボール24を設けることで、半導体装置をパッケージ・オン・パッケージで積層させることができる。なお、図4においては、半導体装置が2層に積層している場合を示しているが、3層、4層等に積層させることも、もちろん可能である。
実施例1によれば、図2(a)に示すように、ハンダボール24は第1樹脂封止部30の下方に設けられている。このため、従来例1のように、ハンダボール24が樹脂封止部18の外周部に設けられている場合に比べ、半導体装置の小型化を図ることができる。
また、実施例1の製造方法によれば、図3(d)に示すように、第1樹脂封止部30上でスキージ印刷を行うことで、貫通孔42および切り欠き部44にCuナノペーストを充填し、貫通金属32および上部金属34を形成している。貫通孔42および切り欠き部44には同時にCuナノペーストが充填されるため、貫通金属32および上部金属34は同時に形成される。よって、貫通金属32と上部金属34とは接合面の無い一体型の構造になる。このように、実施例1によれば、貫通金属32と上部金属34とを同時に形成することが容易にできる。このため、特許文献1、特許文献2および特許文献5のように、樹脂封止部を貫通する貫通電極(もしくはリードフレーム)あるいは樹脂封止部の側面の配線層と樹脂封止部の上面の配線層とを別々に形成する場合に比べ、製造工程を簡略化することができ、半導体装置の製造を容易に行うことができる。
さらに、実施例1の製造方法によれば、図3(b)に示すように、半導体チップ12を封止する第1樹脂封止部30は、金型38を用いてエポキシ樹脂40を押圧させることにより形成する。金型38には、型部37が設けられている。このため、図3(c)に示すように、第1樹脂封止部30の形成と同時に、半導体チップ12周辺の第1樹脂封止部30を貫通する貫通孔42が形成され、且つ、第1樹脂封止部30の上面に貫通孔42から半導体チップ12上方に延伸する切り欠き部44が形成される。このため、特許文献1および特許文献2のように、樹脂封止部を形成した後に、樹脂封止部を貫通する貫通孔を形成する場合に比べ、製造工程を簡略化することができる。
さらに、図2(a)に示すように、貫通金属32は基板10上に設けられ、上部金属34は第1樹脂封止部30に平行に設けられている。このため、実施例4のように、第2リードフレーム(実施例1の貫通金属32および上部金属34に相当)が複数回折り曲げられ、第2リードフレームの先端が樹脂封止部の上面から露出している場合に比べ、半導体装置の小型化(低背化)を図ることができる。
さらに、図2(a)に示すように、上部金属34は第1樹脂封止部30に埋め込まれるように設けられている。つまり、上部金属34の上面と第1樹脂封止部30の上面とは、ほぼ同一面を形成している。このため、上部金属34が第1樹脂封止部30に埋め込まれていない場合に比べ、半導体装置の小型化(低背化)を図ることができる。特に、図3(d)に示すように、スキージ印刷により貫通金属32と上部金属34とを形成する場合は、上部金属34の上面と第1樹脂封止部30の上面とをほぼ同一面に形成することができる。
実施例1において、図2(a)に示すように、上部金属34は貫通金属32から半導体チップ12の上方まで延伸する場合を示したがこれに限られない。少なくとも、貫通金属32から半導体チップ12側に延伸するように上部金属34が設けられていれば、半導体装置の小型化を図ることができる。しかしながら、半導体装置をより小型化することができるため、上部金属34が貫通金属32から半導体チップ12の上方まで延伸する場合が好ましい。
また、図2(a)に示すように、上部金属34の上面と第1樹脂封止部30の上面とは、ほぼ同一面に設けられている場合を示したがこれに限られない。少なくとも、上部金属34の下面が第1樹脂封止部30の上面より基板10側に設けられていれば、半導体装置の小型化(低背化)を図ることができる。しかしながら、半導体装置をより小型化(低背化)することができるため、上部金属34の上面と第1樹脂封止部30の上面とがほぼ同一面に設けられている場合が好ましい。
さらに、図3(d)に示すように、貫通孔42および切り欠き部44にCuナノペーストを充填することで、Cuからなる貫通金属32と上部金属34とを形成する場合を示したがこれに限られない。貫通孔42および切り欠き部44に充填する材料は導電性材料であれば、Cuペースト等その他の材料でもよい。
さらに、図3(d)に示すように、スキージ印刷により貫通金属32と上部金属34とを形成する場合を示したが、これに限らず、メッキ法等により貫通金属32と上部金属34とを形成してもよい。しかしながら、製造コストの点および貫通金属32と上部金属34とを同時に形成することが容易にできる点から、スキージ印刷により貫通金属32と上部金属34とを形成する場合が好ましい。
図5(a)は実施例2に係る半導体装置の模式的断面図であり、図5(b)は実施例2に係る半導体装置の模式的上面図であり、図5(c)はソルダーレジスト36を透視した場合の模式的上面図である。図5(a)から図5(c)を参照に、配線基板である基板10上にダイ付け材50を用いて半導体チップ12が搭載されている。半導体チップ12と基板10とはワイヤ46により電気的に接続している。半導体チップ12周辺に設けられた貫通金属32は例えば導電性接着剤48により基板10に接続している。その他の構成については、実施例1と同じであり、図2(a)から図2(c)に示しているので説明を省略する。
図6(a)から図8(d)を用い、実施例2に係る半導体装置の製造方法を説明する。なお、図6(a)および図6(b)、図7(a)および図7(b)並びに図8(a)および図8(b)は、実施例2に係る半導体装置の製造方法を示した模式的断面図であり、図6(c)および図6(d)、図7(c)および図7(d)並びに図8(c)および図8(d)は、実施例2に係る半導体装置の製造方法を示した模式的上面図である。また、図6(a)から図8(d)は複数の半導体装置が並んだ状態で行なわれるが、簡単のため1つの半導体装置を用いて説明する。
図6(a)および図6(c)を参照に、例えばガラスエポキシからなる配線基板である基板10上にダイ付け材50を用いて半導体チップ12を搭載する。半導体チップ12はワイヤ46により基板10上の平面形状をしたリード52に接続している。これにより、半導体チップ12と基板10とは電気的に接続している。
図6(b)および図6(d)を参照に、半導体チップ12上に例えばエポキシ樹脂からなる第2樹脂封止部54を形成する。なお、第2樹脂封止部54は、次の工程で説明する金属フレーム搭載の際の、高さ調整用の台として用いられる。
図7(a)および図7(c)を参照に、複数の貫通金属32および複数の上部金属34からなる金属フレーム56を用意する。金属フレーム56は貫通金属32に相当する部分と上部金属34に相当する部分とがほぼ直角に接続したL字型の形状をしている。金属フレーム56の上部金属34に相当する部分は互いに接続している。基板10から第2樹脂封止部54までの距離と基板10から金属フレーム56の上部金属34に相当する部分までの距離とは同じである。なお、金属フレーム56は例えばCuから形成されている。金属フレーム56の貫通金属32に相当する部分の先端を基板10に接続するように、且つ、金属フレーム56の上部金属34に相当する部分を第2樹脂封止部54の上面に設けるように、金属フレーム56を基板10上に搭載する。貫通金属32に相当する部分と基板10との接続は、例えば導電性接着剤48を用いることができる。
図7(b)および図7(d)を参照に、半導体チップ12周辺の基板10上に第3樹脂封止部58を形成する。この際、金属フレーム56の上部金属34に相当する部分は露出するように第3樹脂封止部58を形成する。これにより、基板10上に、第2樹脂封止部54および第3樹脂封止部58からなる第1樹脂封止部30が形成され、金属フレーム56の貫通金属32に相当する部分は第1樹脂封止部30を貫通する。
図8(a)および図8(c)を参照に、例えばダイシングソー49を用い、第1樹脂封止部30上に露出した金属フレーム56の上部金属34に相当する部分のうち、上部金属34が互いに接続している接続部分を切断する。これにより、複数の貫通金属32および複数の上部金属34からなっていた金属フレーム56は、複数の一組の貫通金属32および上部金属34となる。
図8(b)および図8(d)を参照に、第1樹脂封止部30上にソルダーレジスト36を塗布する。半導体装置を積層した際に、上部半導体装置のハンダボール24が接続する部分の上部金属34上のソルダーレジスト36に開口部を形成する。基板10の半導体チップ12と反対の側で、第1樹脂封止部30の下方にランド電極22を介してハンダボール24を形成する。その後、基板10を例えばダイシング法により切断する。これにより、実施例2に係る半導体装置が完成する。
次に、図9に実施例2に係る半導体装置をパッケージ・オン・パッケージで積層させた場合の模式的断面図を示す。図9を参照に、上部半導体装置26のハンダボール24が、下部半導体装置28のソルダーレジスト36に設けられた開口部により露出している上部金属34に接続している。このように、実施例2は実施例1と同じように、上部半導体装置26と下部半導体装置28とが電気的に接続して積層することができる。
実施例2の製造方法によれば、図6(b)および図6(d)に示すように、半導体チップ12上に第2樹脂封止部54を形成する。図7(a)および図7(c)に示すように、予め用意しておいた貫通金属32および上部金属34からなる金属フレーム56を、貫通金属32に相当する部分を基板10上に、上部金属34に相当する部分を第2樹脂封止部54上に設けられるように搭載する。その後、図7(b)および図7(d)に示すように、半導体チップ12周辺の基板10上に第3樹脂封止部58を形成する。このように、実施例2によれば、予め用意しておいた金属フレーム56を基板10上に搭載するだけで、第1樹脂封止部30を貫通する貫通金属32と、第1樹脂封止部30上に貫通金属32から半導体チップ12上方に第1樹脂封止部30の上面に沿って延伸する上部金属34と、を同時に形成することができる。このため、半導体装置の製造を容易に行うことができる。
実施例2において、図7(a)および図7(c)に示すように、基板10から第2樹脂封止部54の上面までの距離と基板10から金属フレーム56の上部金属34に相当する部分までの距離とは同じである場合を示したがこれに限られない。しかしながら、第2樹脂封止部54は金属フレーム56を搭載する際の、高さ調整用の台としての機能を有する。よって、第2樹脂封止部54上に金属フレーム56を搭載することが容易になるため、基板10から第2樹脂封止部54の上面までの距離と基板10から金属フレーム56の上部金属34に相当する部分までの距離とは同じである場合が好ましい。
また、図7(a)および図7(c)に示すように、金属フレーム56は複数の貫通金属32および複数の上部金属34からなる場合を示したがこれに限られない。金属フレーム56が一組の貫通金属32および上部金属34からなる場合でもよい。しかしながら、この場合は、複数の金属フレーム56を基板10上に搭載するため製造工程が増加し、また、複数の金属フレーム56それぞれについて、搭載の際に位置合せをしなければならない。このため製造工程が複雑化する。一方、金属フレーム56が複数の貫通金属32および複数の上部金属34からなる場合は、基板10上への一回の搭載および一回の位置合せを行うだけで済む。このため、製造工程の簡略化が図れる。したがって、金属フレーム56は複数の貫通金属32および複数の上部金属34からなる場合が好ましい。
さらに、図8(a)および図8(c)に示すように、ダイシングソー49を用いて複数の上部金属34が互いに接続した接続部分の金属フレーム56を切断する場合を示したがこれに限られない。例えば、レーザーを用いる等、その他の方法により金属フレーム56を切断する場合でもよい。
さらに、図7(b)および図7(d)に示すように、金属フレーム56の上部金属34に相当する部分が露出するように、基板10上に第3樹脂封止部58を形成する場合を示したがこれに限られない。特に、金属フレーム56が一組の貫通金属32および上部金属34からなる場合は、図8(a)および図8(c)に示すような、金属フレーム56を切断する工程は要らなくなるため、金属フレーム56の上部金属34に相当する部分が露出していない場合でもよい。一方、金属フレーム56が複数の貫通金属32および複数の上部金属34からなる場合は、金属フレーム56を切断する工程が必要になるため、金属フレーム56の上部金属34に相当する部分が露出するように、基板10上に第3樹脂封止部58を形成する場合が好ましい。
さらに、金属フレーム56はCuからなる場合を示したがこれに限られない。金属フレーム56が導電性を有すれば、Snメッキが施されている等、その他の材料でもよい。さらに、図5(a)に示すように、貫通金属32は導電性接着剤48により基板10に接続している場合を示したがこれに限られない。例えば、レーザー溶接等、その他の方法により貫通金属32が基板10に接続している場合でもよい。
実施例1において、半導体チップ12は基板10にフリップチップ接続によりフェースダウン実装されている場合を、実施例2において、半導体チップ12は基板10にワイヤ46によりフェースアップ実装されている場合を示したがこれに限られない。実施例1がワイヤ46によりフェースアップ実装され、実施例2がフリップチップ接続によりフェースダウン実装されている場合でもよく、またその他の方法によりフェースアップ実装もしくはフェースダウン実装されている場合でもよい。特に、半導体装置の小型化の点からは、フェースダウン実装されている場合が好ましい。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10:基板
12:半導体チップ
14:バンプ
16:アンダーフィル材
18:樹脂封止部
20:ランド電極
22:ランド電極
24:ハンダボール
26:上部半導体装置
28:下部半導体装置
30:第1樹脂封止部
32:貫通金属
34:上部金属
36:ソルダーレジスト
37:型部
38:金型
40:エポキシ樹脂
42:貫通孔
44:切り欠き部
46:ワイヤ
48:導電性接着剤
49:ダイシングソー
50:ダイ付け材
52:リード
54:第2樹脂封止部
56:金属フレーム
58:第3樹脂封止部

Claims (5)

  1. 基板上に半導体チップを搭載する工程と、
    前記基板上に前記半導体チップを封止する第1樹脂封止部を形成する工程と、
    前記基板上に、前記半導体チップ周辺の前記第1樹脂封止部を貫通する貫通金属を形成する工程と、
    前記第1樹脂封止部上に、前記貫通金属に電気的に接続し、前記第1樹脂封止部の上面に沿って前記貫通金属から前記半導体チップ側に延伸するように上部金属を形成する工程と、
    を有し、
    前記貫通金属を形成する工程と前記上部金属を形成する工程とは同時に行なわれることで、一体型の構造をした前記貫通金属および前記上部金属が形成され、
    前記第1樹脂封止部を形成する工程は、前記半導体チップ周辺の前記第1樹脂封止部を貫通する貫通孔を形成する工程と、前記第1樹脂封止部の上面に前記貫通孔から前記半導体チップ側に延伸する切り欠き部を形成する工程と、を含み、
    前記貫通孔を形成する工程および前記切り欠き部を形成する工程は、前記第1樹脂封止部を形成する工程と同時に行なわれ
    前記上部金属は、前記貫通金属から前記半導体チップ上方まで延伸し、かつ、前記第1樹脂封止部の上面より前記基板側にある下面を有する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記第1樹脂封止部を形成する工程は、金型を用いて樹脂を押圧することで前記第1樹脂封止部を形成する工程を含む、
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記貫通金属を形成する工程は、前記貫通孔に導電性材料を充填する工程を含み、
    前記上部金属を形成する工程は、前記切り欠き部に導電性材料を充填する工程を含む、
    ことを特徴とする請求項1または2記載の半導体装置の製造方法。
  4. 前記貫通孔に導電性材料を充填する工程および前記切り欠き部に導電性材料を充填する工程は、スキージ印刷を用いて前記貫通孔に前記導電性材料を充填する工程および前記切り欠き部に導電性材料を充填する工程を含む、
    ことを特徴とする請求項3記載の半導体装置の製造方法。
  5. 前記導電性材料はCuペーストである、
    ことを特徴とする請求項4記載の半導体装置の製造方法。
JP2012266079A 2012-12-05 2012-12-05 半導体装置の製造方法 Active JP5411981B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012266079A JP5411981B2 (ja) 2012-12-05 2012-12-05 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012266079A JP5411981B2 (ja) 2012-12-05 2012-12-05 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007116289A Division JP5601751B2 (ja) 2007-04-26 2007-04-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2013048303A JP2013048303A (ja) 2013-03-07
JP5411981B2 true JP5411981B2 (ja) 2014-02-12

Family

ID=48011077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012266079A Active JP5411981B2 (ja) 2012-12-05 2012-12-05 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5411981B2 (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244609A (ja) * 2000-02-25 2001-09-07 Sony Corp 配線基板の製造方法及びそれにより得られた配線基板
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Necエレクトロニクス株式会社 半導体装置の製造方法
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd 3次元実装用半導体パッケージ、その製造方法、および半導体装置
JP4363823B2 (ja) * 2002-07-04 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の実装システム
JP2004119863A (ja) * 2002-09-27 2004-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
JP4759981B2 (ja) * 2004-11-02 2011-08-31 大日本印刷株式会社 電子部品内蔵モジュールの製造方法
JP4323435B2 (ja) * 2005-01-06 2009-09-02 日本電信電話株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2013048303A (ja) 2013-03-07

Similar Documents

Publication Publication Date Title
JP5601751B2 (ja) 半導体装置
JP5192825B2 (ja) 半導体装置およびその製造方法、ならびに積層半導体装置の製造方法
JP5341337B2 (ja) 半導体装置及びその製造方法
US9036362B2 (en) Electronic component incorporated substrate
JP6314070B2 (ja) 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置
US20070241463A1 (en) Electrode, manufacturing method of the same, and semiconductor device having the same
JP2008166439A (ja) 半導体装置およびその製造方法
US10937761B2 (en) Semiconductor device package and method for manufacturing the same
JP2006295127A (ja) フリップチップパッケージ構造及びその製作方法
KR20110099555A (ko) 적층형 반도체 패키지
JP6161380B2 (ja) 半導体装置の製造方法
US20130258623A1 (en) Package structure having embedded electronic element and fabrication method thereof
KR20130015393A (ko) 반도체 패키지 및 이의 제조 방법
US20170025386A1 (en) Semiconductor device
TW201507097A (zh) 半導體晶片及具有半導體晶片之半導體裝置
JP2010040721A (ja) 半導体モジュール、半導体装置、携帯機器、半導体モジュールの製造方法および半導体装置の製造方法
JP5411981B2 (ja) 半導体装置の製造方法
JP2006202997A (ja) 半導体装置およびその製造方法
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
US20130069226A1 (en) Semiconductor package having interposer
US11862544B2 (en) Electronic assembly
JP4135616B2 (ja) 半導体モジュールの製造方法
JP2014026997A (ja) 半導体装置
KR102109042B1 (ko) 반도체 패키지
CN110880481A (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130816

TRDD Decision of grant or rejection written
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131108

R150 Certificate of patent or registration of utility model

Ref document number: 5411981

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250