JP2010040721A - 半導体モジュール、半導体装置、携帯機器、半導体モジュールの製造方法および半導体装置の製造方法 - Google Patents

半導体モジュール、半導体装置、携帯機器、半導体モジュールの製造方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】ＰｏＰ構造を有する半導体装置の製造工程の簡略化を図る。
【解決手段】第１半導体モジュール１００は、パッケージオンパッケージ構造を有する半導体装置１０における下側に配置される半導体モジュールであって、一方の主表面に電極部１４０、１４２を有する素子搭載用基板１１０と、素子搭載用基板１１０の一方の主表面側に搭載された半導体素子１２０と、素子搭載用基板１１０の一方の主表面側に半導体素子１２０を封止するように設けられた絶縁樹脂層１６０と、絶縁樹脂層１６０上に設けられた配線層１７０と、配線層１７０と一体的に形成され、絶縁樹脂層１６０を貫通して電極部１４２と電気的に接続された突起電極１８０と、を備える。
【選択図】図１

Description

本発明は、パッケージオンパッケージ構造を有する半導体装置に関する。
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体装置のさらなる小型化、高密度化が求められている。このような要求に応えるべく、半導体素子を封止した半導体モジュール（パッケージ）の上に、他の半導体素子を封止した他の半導体モジュール（パッケージ）を搭載したパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：以下、「ＰｏＰ」と称する。）と呼ばれる三次元パッケージング技術が広く知られている。
たとえば、三次元パッケージにおける製造方法の一態様は、特許文献１に開示されている。特許文献１は、基板の一方の主表面に半導体素子を搭載した半導体モジュールに、連結板によって連結された多数の内部接続用電極を接続し、連結板を除去した後に内部接続用電極の基板と反対側の端部に再配線を形成した構造を開示している。この再配線に他の半導体素子を搭載した他の半導体モジュールを搭載すればＰｏＰ構造となる。
特開２００８−１６７２９号公報
しかしながら、上述の特許文献１に開示された構造では、多数の内部接続用電極を接続する連結板を除去してから再配線を形成しているため、製造工程数が多い。また、多数の内部接続用電極のそれぞれに対して再配線を形成しなければならず、製造工程が複雑であり、また製造工程数も多い。そのため、ＰｏＰ構造を有する半導体装置の製造時間が長くなってしまうという問題があった。
特に近年は、半導体装置の高集積化にともなって一つの半導体モジュールに複数の半導体素子を搭載するようになってきている。搭載する半導体素子の数が増加すると、必要な内部接続用電極の数も増加するため、製造工程の複雑化および製造工程数の増加がより一層問題となる。
本発明はこうした課題に鑑みてなされたものであり、その目的は、ＰｏＰ構造を有する半導体装置の製造工程の簡略化を実現可能な技術の提供にある。
本発明のある態様は、半導体モジュールである。当該半導体モジュールは、パッケージオンパッケージ構造を有する半導体装置における下側に配置される半導体モジュールであって、一方の主表面に電極部を有する素子搭載用基板と、素子搭載用基板の一方の主表面側に搭載された半導体素子と、素子搭載用基板の一方の主表面側に、半導体素子を封止するように設けられた絶縁樹脂層と、絶縁樹脂層上に設けられた配線層と、配線層と一体的に形成され、絶縁樹脂層を貫通して電極部と電気的に接続された突起電極と、を備えたことを特徴とする。この態様によれば、ＰｏＰ構造を有する半導体装置の製造工程の簡略化を図ることができる。
上記態様において、半導体素子の上に積層された別の半導体素子を備えていてもよい。
本発明の他の態様は、半導体装置である。当該半導体装置は、上記のいずれかの態様の半導体モジュールと、半導体モジュールの上に搭載され、半導体モジュールと対向する面側に他の配線層を有し、他の半導体素子がパッケージされた他の半導体モジュールと、を備え、配線層と他の配線層とが電気的に接続されたことを特徴とする。
上記態様において、他の配線層と一体的に形成され、他の配線層から突出した他の突起電極を備え、配線層と他の突起電極との電気的接続によって、配線層と他の配線層が電気的に接続されてもよい。
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述のいずれかの態様の半導体装置を搭載したことを特徴とする。
本発明の他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、パッケージオンパッケージ構造を有する半導体装置における下側に配置される半導体モジュールの製造方法であって、金属板の一方の主表面に、突起電極を形成する工程と、一方の主表面に電極部を有し、半導体素子が搭載された素子搭載用基板を用意する工程と、素子搭載用基板に金属板が搭載され、突起電極と電極部とが電気的に接続され、金属板と素子搭載用基板との間に絶縁樹脂層が設けられて半導体素子が封止された状態とする工程と、金属板を選択的に除去して配線層を形成する工程と、を含むことを特徴とする。
本発明のさらに他の態様は半導体装置の製造方法である。当該半導体装置の製造方法は、上述の態様の半導体モジュールの製造方法により製造された第１半導体モジュールを用意する工程と、一方の主表面側に他の配線層を有し、他の半導体素子がパッケージされた第２半導体モジュールを用意する工程と、第２半導体モジュールの一方の主表面が第１半導体モジュール側に向くようにして第１半導体モジュールの上に第２半導体モジュールを搭載し、配線層と他の配線層とを電気的に接続する工程と、を含むことを特徴とする。
本発明のさらに他の態様もまた、半導体装置の製造方法である。当該半導体装置の製造方法は、他の金属板の一方の主表面に、他の突起電極を形成する工程と、他の金属板の一方の主表面に、他の絶縁樹脂層を積層する工程と、他の金属板を選択的に除去して他の配線層を形成する工程と、他の配線層の他の突起電極と反対側の主表面に基材を積層し、基材上に別の金属板を積層し、他の配線層と別の金属板とを電気的に接続する工程と、別の金属板を選択的に除去して他の電極部を形成し、封止して他の素子搭載用基板を形成する工程と、他の素子搭載用基板に他の半導体素子を搭載し、第２半導体モジュールを形成する工程と、上述の態様の半導体モジュールの製造方法により製造された第１半導体モジュールを用意する工程と、第１半導体モジュールの上に第２半導体モジュールを配置し、他の突起電極と配線層とを電気的に接続して配線層と他の配線層とを電気的に接続する工程と、を含むことを特徴とする。
本発明によれば、ＰｏＰ構造を有する半導体装置の製造工程の簡略化を図ることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る半導体装置１０の構成を示す概略断面図である。半導体装置１０は、下側に配置された第１半導体モジュール１００の上に第２半導体モジュール２００が搭載されたＰｏＰ構造を有する。
第１半導体モジュール１００は、素子搭載用基板１１０の一方の主表面に半導体素子１２０が搭載された構成を有する。また、第１半導体モジュール１００は、素子搭載用基板１１０の一方の主表面に絶縁樹脂層１６０が設けられ、絶縁樹脂層１６０上に配線層１７０が設けられ、さらに配線層１７０と一体的に形成された突起電極１８０が、絶縁樹脂層１６０を貫通して素子搭載用基板１１０と電気的に接続され、配線層１７０を覆う保護層１７２が設けられた構成を有する。
素子搭載用基板１１０は、基材１３０と、基材１３０の一方の主表面に形成された電極部１４０、１４２と、基材１３０の他方の主表面に形成された配線基板側配線層１５０と、保護層１４４、１５２を含む。
基材１３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
基材１３０の一方の主表面（本実施形態では、半導体素子搭載面）における所定位置に所定パターンの複数の電極部１４０および電極部１４２が設けられている。電極部１４０、１４２は、基材１３０の一方の主表面に設けられた配線層の一部を構成している。電極部１４２上面における突起電極１８０と接続される領域にはＮｉ／Ａｕ層などの金めっき層１４３が設けられている。金めっき層１４３により電極部１４２の酸化が抑制される。金めっき層１４３としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
また、基材１３０の他方の主表面に所定パターンの配線基板側配線層１５０が設けられている。電極部１４０、１４２、および配線基板側配線層１５０を構成する材料としては銅などの導電材料が挙げられる。電極部１４０、１４２、および配線基板側配線層１５０の厚さは、たとえば２０μｍである。
基材１３０の所定位置において基材１３０を貫通するビア導体１３２が設けられている。ビア導体１３２は、たとえば、銅めっきにより形成される。ビア導体１３２により、電極部１４２と配線基板側配線層１５０とが電気的に接続されている。
電極部１４２および配線基板側配線層１５０の表面には、それぞれ電極部１４２、配線基板側配線層１５０の酸化などを防ぐための保護層１４４、保護層１５２が設けられている。保護層１４４、１５２は、たとえばフォトソルダーレジストにより形成される。なお、保護層１４４および保護層１５２の厚さは、たとえば３０μｍである。
保護層１４４には、金めっき層１４３の中央領域が露出し、突起電極１８０と電極部１４２とを接続するための開口が設けられている。また、保護層１５２には、配線基板側配線層１５０のランド領域の上にはんだボール１５４を搭載するための開口が設けられている。はんだボール１５４は、保護層１５２に設けられた開口内において配線基板側配線層１５０に接続され、半導体装置１０は、はんだボール１５４によって図示しないプリント配線基板に接続される。
以上説明した素子搭載用基板１１０に半導体素子１２０が搭載されている。具体的には、基材１３０の電極部１４０が形成された領域上に、半導体素子１２０が搭載されている。半導体素子１２０は、半導体素子１２０に設けられた素子電極１２２と電極部１４０とがはんだ１２４によって接合され、素子搭載用基板１１０にフリップチップ接続されている。なお、半導体素子１２０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
半導体素子１２０と素子搭載用基板１１０との隙間には、たとえばエポキシ樹脂から成るアンダーフィル材１２６が充填されている。アンダーフィル材１２６により、素子電極１２２と電極部１４０との接合部分が保護される。
素子搭載用基板１１０の一方の主表面側、すなわち電極部１４０、１４２が形成された主表面側には、絶縁樹脂層１６０が設けられている。絶縁樹脂層１６０により半導体素子１２０が封止されている。絶縁樹脂層１６０は、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。
絶縁樹脂層１６０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
絶縁樹脂層１６０上、すなわち絶縁樹脂層１６０の素子搭載用基板１１０と反対側の主表面には、所定パターンの配線層１７０が設けられている。配線層１７０は、銅などの導電材料により形成される。配線層１７０の絶縁樹脂層１６０側には、素子搭載用基板１１０の電極部１４２に対応する位置に、配線層１７０と一体的に形成された突起電極１８０が設けられている。突起電極１８０は、絶縁樹脂層１６０を貫通し、保護層１４４に設けられた開口内において電極部１４２と電気的に接続されている。配線層１７０の厚さは、たとえば２０μｍであり、突起電極１８０における基底部の径、頂部の径、および高さは、たとえばそれぞれ、８０μｍφ、４０μｍφ、１００μｍである。
突起電極１８０の先端にはＮｉ／Ａｕ層などの金めっき層１８２が設けられており、突起電極１８０と電極部１４２とは、金めっき層１８２および金めっき層１４３を介して接続される。金めっき層１８２としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
本実施形態では、配線層１７０と突起電極１８０とが一体的に形成されているため、多数の突起電極１８０を素子搭載用基板１１０に電気的に接続した後に、めっき法、スパッタ法などにより配線層を形成する必要がない。そのため、半導体装置１０の製造工程数を減らすことができ、その結果、半導体装置１０の製造時間を短縮できる。また、熱応力による配線層１７０と突起電極１８０との界面における亀裂（クラック）の発生などを防止でき、また配線層１７０と突起電極１８０とが別体であるときに比べて両者の接続が確実である。そのため、第１半導体モジュール１００と第２半導体モジュール２００との接続信頼性が向上し、ひいては半導体装置１０の信頼性が向上する。
配線層１７０の表面には、配線層１７０の酸化などを防ぐための保護層１７２が設けられている。保護層１７２は、たとえばフォトソルダーレジストにより形成される。なお、保護層１７２の厚さは、たとえば３０μｍである。保護層１７２には、第２半導体モジュール２００が備えるはんだボール２５４を配線層１７０に接続するための開口が設けられている。はんだボール２５４は、保護層１７２に設けられた開口内において配線層１７０に接続され、これにより第１半導体モジュール１００と第２半導体モジュール２００とが電気的に接続される。
第２半導体モジュール２００は、素子搭載用基板２１０に４つの半導体素子２２０、２２２、２２４、２２６が搭載された構成を有する。
素子搭載用基板２１０は、基材２３０と、基材２３０の一方の主表面に形成された電極部２４０、２４２と、基材２３０の他方の主表面に形成された下面側配線層２５０とを含む。
基材２３０としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
基材２３０の一方の主表面（半導体素子搭載面）における所定位置に所定パターンの電極部２４０、２４２が設けられている。電極部２４０、２４２は、基材２３０の一方の主表面に設けられた配線層の一部を構成している。電極部２４２上面における所定領域にはＮｉ／Ａｕ層などの金めっき層２４３が設けられている。金めっき層２４３により電極部２４２の酸化が抑制される。金めっき層２４３としてＮｉ／Ａｕ層を形成する場合には、Ｎｉ層の厚さは、たとえば１〜１５μｍであり、Ａｕ層の厚さは、たとえば０．０３〜１μｍである。
また、基材２３０の他方の主表面、すなわち第２半導体モジュール２００が第１半導体モジュール１００の上に搭載された際に、第１半導体モジュール１００と対向する面に所定パターンの下面側配線層２５０が設けられている。電極部２４０、２４２、および下面側配線層２５０を構成する材料としては銅などの導電材料が挙げられる。電極部２４０、２４２、および下面側配線層２５０の厚さは、たとえば２０μｍである。
電極部２４２と下面側配線層２５０とは、基材２３０の所定位置において基材２３０を貫通するビア導体２３２により電気的に接続されている。ビア導体２３２は、たとえば、銅めっきにより形成される。
基材２３０の一方の主表面にフォトソルダーレジストなどからなる保護層２４４が設けられている。また、基材２３０の他方の主表面にフォトソルダーレジストなどからなる保護層２５２が設けられている。なお、保護層２４４および保護層２５２の厚さは、たとえば３０μｍである。
保護層２４４には、金めっき層２４３の中央領域が露出し、金線２２２ａ、２２４ａ、２２６ａと電極部２４２とを接続するための開口が設けられている。また、保護層２５２には、はんだ部材としてのはんだボール２５４を下面側配線層２５０に搭載するための開口が設けられている。はんだボール２５４は、保護層２５２に設けられた開口内において下面側配線層２５０に接続され、下面側配線層２５０は、はんだボール２５４によって配線層１７０に接続される。
以上説明した素子搭載用基板２１０に半導体素子２２０、２２２、２２４、２２６が搭載されている。具体的には、基材２３０の電極部２４０が形成された領域上に、半導体素子２２０が搭載されている。半導体素子２２０は、半導体素子２２０に設けられた素子電極２２１と電極部２４０とがはんだ２２８によって接合され、素子搭載用基板２１０にフリップチップ接続されている。半導体素子２２０と素子搭載用基板２１０との隙間には、たとえばエポキシ樹脂から成るアンダーフィル材２２９が充填されている。アンダーフィル材２２９により、素子電極２２１と電極部２４０との接合部分が保護される。
また、半導体素子２２０の上に、たとえばダイアタッチフィルムなどの接着層２７０を介して半導体素子２２２が搭載されている。半導体素子２２２は、素子電極２２３と電極部２４２とが金線２２２ａによりワイヤボンディング接続されている。また、半導体素子２２２の上に、接着層２７２を介して半導体素子２２４が搭載されている。半導体素子２２４は、素子電極２２５と電極部２４２とが金線２２４ａによりワイヤボンディング接続されている。さらに、半導体素子２２４の上に、接着層２７４を介して半導体素子２２６が搭載されている。半導体素子２２６は、素子電極２２７と電極部２４２とが金線２２６ａによりワイヤボンディング接続されている。なお、半導体素子２２０、２２２、２２４、２２６の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。
封止樹脂２６０は、半導体素子２２０、２２２、２２４、２２６およびこれに接続された電極部２４０、２４２を封止している。封止樹脂２６０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
第１半導体モジュール１００の配線層１７０と、第２半導体モジュール２００の下面側配線層２５０とが、はんだボール２５４で接合されることにより、第２半導体モジュール２００が第１半導体モジュール１００の上に搭載されたＰｏＰ構造が実現されている。
（半導体モジュールおよび半導体装置の製造方法）
実施形態１に係る半導体装置の製造方法について図２〜図６を参照して説明する。図２（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｅ）、図５（Ａ）〜（Ｃ）、および図６（Ａ）、（Ｂ）は、半導体装置１０の製造方法を示す工程断面図である。
まず、図２（Ａ）に示すように、少なくとも、突起電極１８０の高さと配線層１７０の厚さとの和より大きい厚さを有する金属板としての銅箔１７１を用意する。
次に、図２（Ｂ）に示すように、周知のフォトリソグラフィ法により、突起電極１８０のパターンに合わせてレジスト３００を選択的に形成する。具体的には、ラミネーター装置を用いて銅箔１７１に所定膜厚のレジスト膜を貼り付け、突起電極１８０のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅箔１７１の上にレジスト３００が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅箔１７１の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。なお、銅箔１７１のレジスト３００を形成する側と反対側の主表面には、銅箔１７１を保護するためのレジスト３１０を全面に設ける。
次に、図２（Ｃ）に示すように、周知のエッチング法により、レジスト３００をマスクとして、銅箔１７１に所定のパターンの突起電極１８０を形成する。突起電極１８０を形成した後、レジスト３００、３１０を剥離剤を用いて剥離する。
次に、図２（Ｄ）に示すように、突起電極１８０の頂部面に金めっき層１８２を設ける。具体的には、周知のフォトリソグラフィ法により、突起電極１８０に対応する位置に開口を有する図示しないレジストを形成し、当該開口において露出している突起電極１８０の頂部面に、たとえば電解めっき法または無電解めっき法により金めっき層１８２を形成する。
一方、図３（Ａ）に示すように、周知のビアホール形成と、めっき法によるビア導体形成と、フォトリソグラフィ法およびエッチング法を用いた配線パターン形成とにより作製した素子搭載用基板１１０を用意する。そして、素子電極１２２にはんだ１２４が設けられた半導体素子１２０を、素子搭載用基板１１０に搭載する。
次に、図３（Ｂ）に示すように、半導体素子１２０を素子搭載用基板１１０の上に搭載した状態で、リフロー工程により素子電極１２２および電極部１４０にはんだ１２４を接合し、素子電極１２２と電極部１４０とを電気的に接続する。
次に、図３（Ｃ）に示すように、半導体素子１２０と素子搭載用基板１１０との隙間に、アンダーフィル材１２６を充填する。
そして、図４（Ａ）に示すように、銅箔１７１の突起電極１８０が形成された主表面側に絶縁樹脂層１６０を配置し、銅箔１７１と絶縁樹脂層１６０とを圧着する。必要に応じて絶縁樹脂層１６０の配線層１７０と反対側の主表面をエッチングして、突起電極１８０の頂部面に設けられた金めっき層１８２を露出させる。これにより突起電極１８０が絶縁樹脂層１６０を貫通する。
次に、図４（Ｂ）に示すように、絶縁樹脂層１６０から露出している金めっき層１８２が素子搭載用基板１１０側を向くようにして、絶縁樹脂層１６０が圧着された銅箔１７１を、半導体素子１２０が搭載された素子搭載用基板１１０（図３（Ｃ）参照）の半導体素子１２０側に配置する。そして、金めっき層１８２と電極部１４２とを位置合わせする。その後、プレス装置を用いて、銅箔１７１と素子搭載用基板１１０とを、絶縁樹脂層１６０を介して圧着する。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび２００℃である。
図４（Ｃ）に示すように、プレス加工により絶縁樹脂層１６０が塑性流動を起こし、半導体素子１２０が絶縁樹脂層１６０内に埋没し、突起電極１８０と電極部１４２とが金めっき層１８２、１４３を介して接続される。また、半導体素子１２０は、絶縁樹脂層１６０によって封止される。このようにして、銅箔１７１、絶縁樹脂層１６０および素子搭載用基板１１０が一体化される。
次に、図４（Ｄ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、銅箔１７１の主表面に図示しないレジストを選択的に形成し、該レジストをマスクとして銅箔１７１の主表面をエッチングして所定パターンの配線層１７０を形成する。
次に、図４（Ｅ）に示すように、周知のフォトリソグラフィ法により、第２半導体モジュール２００が備えるはんだボール２５４を配線層１７０に接続するための開口を有する保護層１７２を、配線層１７０の絶縁樹脂層１６０と反対側の主表面に形成する。以上の工程により、実施形態１に係る第１半導体モジュール１００が形成される。
また、図５（Ａ）に示すように、周知のビアホール形成と、めっき法によるビア導体形成と、フォトリソグラフィ法およびエッチング法を用いた配線パターン形成とにより作製した素子搭載用基板２１０を用意する。そして、素子電極２２１にはんだ２２８が設けられた半導体素子２２０を、素子搭載用基板２１０に搭載する。また、半導体素子２２０の上に接着層２７０を介して半導体素子２２２を搭載し、さらに半導体素子２２２の上に接着層２７２を介して半導体素子２２４を搭載し、さらにまた半導体素子２２４の上に接着層２７４を介して半導体素子２２６を搭載する。
次に、図５（Ｂ）に示すように、リフロー工程により素子電極２２１および電極部２４０にはんだ２２８を接合し、素子電極２２１と電極部２４０とを電気的に接続する。そして、半導体素子２２０と素子搭載用基板２１０との隙間に、アンダーフィル材２２９を充填する。また、ワイヤボンディング法を用いて半導体素子２２２の上面周縁に設けられた素子電極２２３と電極部２４２とを金線２２２ａにより接続する。同様に、半導体素子２２４に設けられた素子電極２２５と電極部２４２とを金線２２４ａにより接続し、半導体素子２２６に設けられた素子電極２２７と電極部２４２とを金線２２６ａにより接続する。
次に、図５（Ｃ）に示すように、トランスファーモールド法を用いて、半導体素子２２０、２２２、２２４、２２６を封止樹脂２６０により封止する。また、保護層２５２に設けられた開口内においてはんだボール２５４を下面側配線層２５０に搭載する。これにより第２半導体モジュール２００が形成される。
そして、図６（Ａ）に示すように、第１半導体モジュール１００の上に第２半導体モジュール２００を搭載し、その状態でリフロー工程により配線層１７０と下面側配線層２５０とをはんだボール２５４で接合し、両者を電気的に接続する。
次に、図６（Ｂ）に示すように、保護層１５２に設けられた開口内においてはんだボール１５４を配線基板側配線層１５０に搭載する。以上の工程により、半導体装置１０を製造することができる。
以上説明した構成による作用効果を総括すると、実施形態１に係る半導体装置１０では、第２半導体モジュール２００が接続される配線層１７０と、第１半導体モジュール１００の素子搭載用基板１１０と接続される突起電極１８０とが一体的に形成されている。そのため、多数の突起電極１８０を素子搭載用基板１１０に電気的に接続した後にそれぞれに対して配線層１７０を形成する工程を省くことができる。したがって、半導体装置１０の製造工程数を減らすことができ、ＰｏＰ構造を有する半導体装置１０の製造工程を簡略化することができる。その結果、半導体装置１０の製造時間を短縮できる。
また、配線層１７０と突起電極１８０とが一体的に形成されているため、熱応力による配線層１７０と突起電極１８０との界面におけるクラックの発生などを防止でき、また配線層１７０と突起電極１８０とが別体であるときに比べて両者の接続が確実である。そのため、第１半導体モジュール１００と第２半導体モジュール２００との接続信頼性が向上し、ひいては半導体装置１０の信頼性が向上する。
さらに、第１半導体モジュール１００の上に搭載される第２半導体モジュール２００にパッケージされる半導体素子の数が増えた場合には、通常、半導体素子の素子電極と接続されるはんだボール２５４の数も増えることとなる。本実施形態では、半導体素子１２０の上にも配線層１７０を形成し、はんだボール２５４を搭載している。そのため、はんだボール２５４を設けるスペースをより多く確保できるため、第１半導体モジュール１００の上に搭載される第２半導体モジュール２００における半導体素子のさらなる多層化が可能となる。
（変形例）
本実施形態に係る半導体装置１０としては、図７に示すような変形例が挙げられる。図７は、実施形態１の変形例に係る半導体装置１０の構成を示す概略断面図である。図７に示すように、半導体装置１０は、第１半導体モジュール１００が複数の半導体素子を搭載している。それ以外の構成は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
具体的には、第１半導体モジュール１００における基材１３０にフリップチップ接続された半導体素子１２０の上に、たとえばダイアタッチフィルムなどの接着層２７６を介して半導体素子１２８が搭載されている。半導体素子１２８は、素子電極１２９と電極部１４２とが金線１２８ａによりワイヤボンディング接続されている。
このように、実施形態１の構成において、下側の第１半導体モジュール１００における半導体素子の多層化が可能である。ここで、下側の第１半導体モジュール１００に積層する半導体素子の数を増やす場合には、上側の第２半導体モジュール２００の底面が下側の第１半導体モジュール１００の上面に干渉しないように、第２半導体モジュール２００の底面と第１半導体モジュール１００の上面との間隔を広げる必要がある。
この場合、従来のＰｏＰ構造では、上側の第２半導体モジュール２００の下面側配線層２５０と素子搭載用基板１１０の電極部１４２とをはんだボールにより接続していたため、はんだボールの高さを高くする必要があった。はんだボールの高さが高くなると、必然的にはんだボールの径が大きくなる。このため、はんだボール自体が占める領域が増大するとともに、はんだボール搭載用の電極パッドの面積が増大し、ＰｏＰ構造の小型化における障害となっていた。
これに対し、本実施形態では、突起電極１８０と配線層１７０とによって素子搭載用基板１１０と第２半導体モジュール２００とを接続している。そして、突起電極１８０は容易にアスペクト比の高い形状とすることができる。そのため、第２半導体モジュール２００の底面と第１半導体モジュール１００の上面との間隔を広げて第１半導体モジュール１００における半導体素子を積層するスペースを確保するとともに、電極部１４２の挟ピッチ化が可能となる。その結果、ＰｏＰ構造を有する半導体装置１０の小型化が可能となる。
（実施形態２）
実施形態２に係る半導体装置１０は、第１半導体モジュール１００の製造工程が実施形態１と異なる。以下、本実施形態について説明する。なお、半導体装置１０のその他の構成および製造工程は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図８は、実施形態２に係る半導体装置１０の製造方法を示す工程断面図である。
まず、図８（Ａ）に示すように、図２（Ａ）〜（Ｄ）で示す方法で形成した銅箔１７１と、周知のフォトリソグラフィ法およびエッチング法を用いて形成した素子搭載用基板１１０を用意する。そして、素子搭載用基板１１０に銅箔１７１を搭載し、図８（Ｂ）に示すように、突起電極１８０と電極部１４２とを、金めっき層１８２および金めっき層１４３を接合することにより電気的に接続する。
次に、図８（Ｃ）に示すように、銅箔１７１と素子搭載用基板１１０との隙間に、たとえばエポキシ樹脂から成る絶縁樹脂層１６０を充填する。本実施形態では、実施形態１と異なり、絶縁樹脂層１６０は加圧したときに塑性流動を引き起こす材料に限定されない。
次に、図８（Ｄ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、銅箔１７１を選択的に除去し、所定パターンの配線層１７０を形成する。
次に、図８（Ｅ）に示すように、周知のフォトリソグラフィ法により、第２半導体モジュール２００が備えるはんだボール２５４を配線層１７０に接続するための開口を有する保護層１７２を、配線層１７０の絶縁樹脂層１６０と反対側の主表面に形成する。以上の工程により、実施形態１に係る第１半導体モジュール１００が形成される。
以上、実施形態２に係る製造方法によっても半導体装置１０を製造することができ、実施形態２に係る半導体装置１０によれば、実施形態１と同様の効果が得られる。
（実施形態３）
実施形態３に係る半導体装置１０は、第１半導体モジュール１００と第２半導体モジュール２００とが突起電極２５６により接続されている点が実施形態１および２と異なる。以下、本実施形態について説明する。なお、半導体装置１０のその他の構成および製造工程は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。
図９は、実施形態３に係る半導体装置１０の構成を示す概略断面図である。半導体装置１０は、下側に配置された第１半導体モジュール１００の上に第２半導体モジュール２００が搭載されたＰｏＰ構造を有する。
第１半導体モジュール１００は、素子搭載用基板１１０に半導体素子１２０が搭載され、また絶縁樹脂層１６０と配線層１７０とが設けられ、配線層１７０と一体的に形成された突起電極１８０が、絶縁樹脂層１６０を貫通して素子搭載用基板１１０と電気的に接続された構成を有する。
素子搭載用基板１１０は、基材１３０と、電極部１４０および電極部１４２と、配線基板側配線層１５０とを含む。電極部１４０、１４２は、基材１３０の一方の主表面における所定位置に設けられている。電極部１４２上面における突起電極１８０と接続される領域には金めっき層１４３が設けられている。配線基板側配線層１５０は、基材１３０の他方の主表面に設けられている。基材１３０の所定位置には、基材１３０を貫通し、電極部１４２と配線基板側配線層１５０とを電気的に接続するビア導体１３２が設けられている。
電極部１４２および配線基板側配線層１５０の表面には、それぞれ保護層１４４、保護層１５２が設けられている。保護層１４４には、突起電極１８０と電極部１４２とを接続するための開口が設けられている。保護層１５２には、配線基板側配線層１５０のランド領域にはんだボール１５４を搭載するための開口が設けられている。はんだボール１５４は、保護層１５２に設けられた開口内において配線基板側配線層１５０に接続される。
以上説明した素子搭載用基板１１０に半導体素子１２０が搭載されている。半導体素子１２０は、はんだ１２４によって素子搭載用基板１１０にフリップチップ接続されている。半導体素子１２０と素子搭載用基板１１０との隙間には、アンダーフィル材１２６が充填されている。
素子搭載用基板１１０の一方の主表面には、絶縁樹脂層１６０が設けられている。絶縁樹脂層１６０により半導体素子１２０が封止されている。絶縁樹脂層１６０の素子搭載用基板１１０と反対側の主表面には、所定パターンの配線層１７０が設けられている。配線層１７０には、配線層１７０と一体的に形成された突起電極１８０が設けられている。突起電極１８０は、絶縁樹脂層１６０を貫通し、保護層１４４に設けられた開口内において電極部１４２と電気的に接続されている。突起電極１８０の先端には金めっき層１８２が設けられている。
配線層１７０上面における突起電極２５６と接続される領域にはＮｉ／Ａｕ層などの金めっき層１７４が設けられている。また、配線層１７０の表面には、保護層１７２が設けられている。保護層１７２には、金めっき層１７４の中央領域が露出し、第２半導体モジュール２００の突起電極２５６と配線層１７０とを接続するための開口が設けられている。
第２半導体モジュール２００は、素子搭載用基板２１０に４つの半導体素子２２０、２２２、２２４、２２６が搭載された構成を有する。
素子搭載用基板２１０は、基材２３０と、基材２３０の一方の主表面に形成された電極部２４０、２４２と、基材２３０の他方の主表面に形成された下面側配線層２５０とを含む。電極部２４０、２４２は、基材２３０の一方の主表面における所定位置に設けられている。電極部２４２上面における所定領域には金めっき層２４３が設けられている。
下面側配線層２５０は、基材２３０の他方の主表面に設けられている。また、下面側配線層２５０の基材２３０と反対側の主表面には、たとえば加圧したときに塑性流動を引き起こす材料から成る絶縁樹脂層３６０が設けられている。さらに、下面側配線層２５０の絶縁樹脂層３６０側には、保護層１７２の開口に対応する位置に、下面側配線層２５０と一体的に形成された突起電極２５６が設けられている。突起電極２５６は、絶縁樹脂層３６０を貫通し、保護層１７２に設けられた開口内において配線層１７０と電気的に接続されている。突起電極２５６における基底部の径、頂部の径、および高さは、たとえばそれぞれ、８０μｍφ、４０μｍφ、１００μｍである。
突起電極２５６の先端にはＮｉ／Ａｕ層などの金めっき層２５８が設けられており、突起電極２５６と配線層１７０とは、金めっき層２５８および金めっき層１７４を介して接続される。
本実施形態では、下面側配線層２５０に一体的に形成された突起電極２５６によって第１半導体モジュール１００と第２半導体モジュール２００とを接合しているため、熱応力による下面側配線層２５０と突起電極２５６との界面におけるクラックの発生などを防止できる。そのため、第１半導体モジュール１００と第２半導体モジュール２００との接続信頼性が向上し、その結果、半導体装置１０の信頼性が向上する。
基材２３０の所定位置には、基材２３０を貫通し、電極部２４２と下面側配線層２５０とを電気的に接続するビア導体２３２が設けられている。基材２３０の一方の主表面には保護層２４４が設けられている。保護層２４４には、金線２２２ａ、２２４ａ、２２６ａと電極部２４２とを接続するための開口が設けられている。
以上説明した素子搭載用基板２１０に半導体素子２２０、２２２、２２４、２２６が搭載されている。具体的には、半導体素子２２０は、はんだ２２８によって素子搭載用基板２１０にフリップチップ接続されている。半導体素子２２０と素子搭載用基板２１０との隙間には、アンダーフィル材２２９が充填されている。また、半導体素子２２０の上に接着層２７０を介して半導体素子２２２が、半導体素子２２２の上に接着層２７２を介して半導体素子２２４が、半導体素子２２４の上に接着層２７４を介して半導体素子２２６がそれぞれ搭載されている。そして、素子電極２２３と電極部２４２とが金線２２２ａによりワイヤボンディング接続され、素子電極２２５と電極部２４２とが金線２２４ａによりワイヤボンディング接続され、素子電極２２７と電極部２４２とが金線２２６ａによりワイヤボンディング接続されている。
封止樹脂２６０は、半導体素子２２０、２２２、２２４、２２６およびこれに接続された電極部２４０、２４２を封止している。封止樹脂２６０は、たとえばエポキシ樹脂を用いて、トランスファーモールド法により形成される。
第１半導体モジュール１００の配線層１７０と、第２半導体モジュール２００の下面側配線層２５０とが、突起電極２５６で接合されることにより、第２半導体モジュール２００が第１半導体モジュール１００の上に搭載されたＰｏＰ構造が実現されている。
（半導体モジュールおよび半導体装置の製造方法）
実施形態３に係る半導体装置の製造方法について図１０〜図１２を参照して説明する。図１０（Ａ）〜（Ｆ）、図１１（Ａ）〜（Ｅ）、および図１２（Ａ）〜（Ｃ）は、半導体装置１０の製造方法を示す工程断面図である。第１半導体モジュール１００の製造工程は実施形態１と同様であるため省略する。
まず、図１０（Ａ）に示すように、図２（Ａ）〜（Ｄ）で示す方法で形成した銅箔２５１を用意する。銅箔２５１の一方の主表面には、頂部面に金めっき層２５８が設けられた突起電極２５６が一体的に形成されている。そして、銅箔２５１の突起電極２５６が形成された主表面側に絶縁樹脂層３６０を配置し、両者を圧着する。これにより、図１０（Ｂ）に示すように、銅箔２５１と絶縁樹脂層３６０とが一体化される。また、金めっき層２５８は、絶縁樹脂層３６０に埋没した状態となっている。
次に、図１０（Ｃ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、銅箔２５１を選択的に除去し、所定パターンの下面側配線層２５０を形成する。
次に、図１０（Ｄ）に示すように、下面側配線層２５０の絶縁樹脂層３６０と反対側の主表面に基材２３０を積層し、基材２３０上に銅箔２４１を積層する。
次に、図１０（Ｅ）に示すように、ドリル加工、レーザ加工などの掘削加工により、基材２３０および銅箔２４１の所定領域にビアホール２３３を形成する。
次に、図１０（Ｆ）に示すように、無電解めっき法および電解めっき法により、ビアホール２３３に銅を充填してビア導体２３２を形成するとともに、基材２３０の一方の主表面に設けられた銅箔２４１を厚膜化する。この際、基材２３０の他方の主表面には銅箔２５９が積層される。
次に、図１１（Ａ）に示すように、基材２３０の銅箔２４１が積層された側の主表面（半導体素子搭載面）に周知のフォトリソグラフィ法およびエッチング法を用いて所定パターンの電極部２４０、２４２を形成する。
次に、図１１（Ｂ）に示すように、周知のフォトリソグラフィ法により、基材２３０の一方の主表面に保護層２４４を形成する。
次に、図１１（Ｃ）に示すように、図示しないレジストを電極部２４０の形成領域に設けるとともに、当該レジストと保護層２４４とをマスクとして、たとえば電解めっき法により電極部２４２に金めっき層２４３を形成する。これにより素子搭載用基板２１０が形成される。
次に、図１１（Ｄ）に示すように、素子電極２２１にはんだ２２８が設けられた半導体素子２２０を、基材２３０に搭載する。そして、リフロー工程によりはんだ２２８を介して素子電極２２１と電極部２４０とを電気的に接続する。つづいて、半導体素子２２０と素子搭載用基板２１０との隙間にアンダーフィル材２２９を充填する。また、半導体素子２２０の上に接着層２７０を介して半導体素子２２２を搭載し、さらに半導体素子２２２の上に接着層２７２を介して半導体素子２２４を搭載し、さらにまた半導体素子２２４の上に接着層２７４を介して半導体素子２２６を搭載する。そして、ワイヤボンディング法を用いて素子電極２２３と電極部２４２とを金線２２２ａにより接続し、素子電極２２５と電極部２４２とを金線２２４ａにより接続し、素子電極２２７と電極部２４２とを金線２２６ａにより接続する。
次に、図１１（Ｅ）に示すように、トランスファーモールド法を用いて、半導体素子２２０、２２２、２２４、２２６を封止樹脂２６０により封止する。これにより、素子搭載用基板２１０に半導体素子２２０、２２２、２２４、２２６が搭載された第２半導体モジュール２００が形成される。
次に、図１２（Ａ）に示すように、図２〜図４で示す方法で形成した、保護層１７２を設けていない第１半導体モジュール１００を用意し、周知のフォトリソグラフィ法により突起電極２５６に対応する位置に開口を有する図示しないレジストを配線層１７０の主表面に形成する。そして、電解めっき法などにより当該レジストの開口内において配線層１７０に金めっき層１７４を形成する。そして、第１半導体モジュール１００の上に第２半導体モジュール２００を配置し、両者を圧着する。これにより、図１２（Ｂ）に示すように、第１半導体モジュール１００と第２半導体モジュール２００とが一体化され、また突起電極２５６と配線層１７０とが金めっき層２５８よび金めっき層１７４を介して電気的に接続される。
次に、図１２（Ｃ）に示すように、保護層１５２に設けられた開口内においてはんだボール１５４を配線基板側配線層１５０に搭載する。以上の工程により、半導体装置１０を製造することができる。
以上説明した構成による作用効果を総括すると、実施形態３に係る半導体装置１０によれば、実施形態１と同様に、半導体装置１０の製造工程の簡略化を図ることができ、半導体装置１０の製造時間を短縮できる。また、第１半導体モジュール１００と第２半導体モジュール２００との接続信頼性の向上と、半導体装置１０の信頼性の向上を図ることができる。さらに、第１半導体モジュール１００の上に搭載される第２半導体モジュール２００における半導体素子のさらなる多層化が可能となる。また、下側の第１半導体モジュール１００における半導体素子を積層するスペースを確保するとともに、電極部１４２の挟ピッチ化が可能となり、その結果、ＰｏＰ構造の小型化が可能となる。
また、実施形態３に係る半導体装置１０では、下面側配線層２５０に一体的に形成された突起電極２５６によって第１半導体モジュール１００と第２半導体モジュール２００とが接合されている。そのため、上述の効果に加えて、第１半導体モジュール１００と第２半導体モジュール２００との接続信頼性がさらに向上するという効果が得られる。
（実施形態４）
次に、本発明の半導体装置１０を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１３は本発明の実施の形態に係る半導体装置１０を備えた携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。なお、本発明の各実施の形態に係る半導体装置１０はこうした携帯電話１１１１の内部に搭載されている。
図１４は図１３に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。本発明の実施の形態に係る半導体装置１０は、はんだボール１５４を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体装置１０の裏面側（はんだボール１５４とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体装置１０から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。なお、図１４には、実施形態１に係る半導体装置１０が搭載された状態を示している。
本発明の各実施形態に係る半導体装置１０によれば、半導体装置１０の製造工程を簡略化できる。そのため、こうした半導体装置１０を搭載した本実施形態に係る携帯機器について、製造工程の簡略化と、それによる製造コストの低減などを図ることができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
たとえば、実施形態２および実施形態３に係る半導体装置１０についても、実施形態１の変形例と同様の変形例が可能である。
実施形態１に係る半導体装置の構成を示す概略断面図である。 図２（Ａ）〜（Ｄ）は、半導体装置の製造方法を示す工程断面図である。 図３（Ａ）〜（Ｃ）は、半導体装置の製造方法を示す工程断面図である。 図４（Ａ）〜（Ｅ）は、半導体装置の製造方法を示す工程断面図である。 図５（Ａ）〜（Ｃ）は、半導体装置の製造方法を示す工程断面図である。 図６（Ａ）、（Ｂ）は、半導体装置の製造方法を示す工程断面図である。 実施形態１の変形例に係る半導体装置の構成を示す概略断面図である。 実施形態２に係る半導体装置の製造方法を示す工程断面図である。 実施形態３に係る半導体装置の構成を示す概略断面図である。 図１０（Ａ）〜（Ｆ）は、半導体装置の製造方法を示す工程断面図である。 図１１（Ａ）〜（Ｅ）は、半導体装置の製造方法を示す工程断面図である。 図１２（Ａ）〜（Ｃ）は、半導体装置の製造方法を示す工程断面図である。 実施形態４に係る携帯電話の構成を示す図である。 携帯電話の部分断面図である。
符号の説明
１０ 半導体装置、 １００ 第１半導体モジュール、 １１０、２１０ 素子搭載用基板、 １２０、１２８、２２０、２２２、２２４、２２６ 半導体素子、 １２２、１２９、２２１、２２３、２２５、２２７ 素子電極、 １２４、２２８ はんだ、 １２６、２２９ アンダーフィル材、 １２８ａ、２２２ａ、２２４ａ、２２６ａ 金線、 １３０、２３０ 基材、 １４０、１４２、２４０、２４２ 電極部、 １４３、１７４、１８２、２４３、２５８ 金めっき層、 １４４、１５２、１７２、２４４、２５２ 保護層、 １５０ 配線基板側配線層、 １５４、２５４ はんだボール、 １６０、３６０ 絶縁樹脂層、 １７０ 配線層、 １７１、２４１、２５１、２５９ 銅箔、 １８０、２５６ 突起電極、 ２００ 第２半導体モジュール、 １３２、２３２ ビア導体、 ２３３ ビアホール、 ２５０ 下面側配線層、 ２６０ 封止樹脂、 ２７０、２７２、２７４、２７６ 接着層、 ３００、３１０ レジスト。

Claims (8)

  1. パッケージオンパッケージ構造を有する半導体装置における下側に配置される半導体モジュールであって、
    一方の主表面に電極部を有する素子搭載用基板と、
    前記素子搭載用基板の一方の主表面側に搭載された半導体素子と、
    前記素子搭載用基板の一方の主表面側に、前記半導体素子を封止するように設けられた絶縁樹脂層と、
    前記絶縁樹脂層上に設けられた配線層と、
    前記配線層と一体的に形成され、前記絶縁樹脂層を貫通して前記電極部と電気的に接続された突起電極と、
    を備えたことを特徴とする半導体モジュール。
  2. 前記半導体素子の上に積層された別の半導体素子を備えたことを特徴とする請求項１に記載の半導体モジュール。
  3. 請求項１または２に記載の半導体モジュールと、
    前記半導体モジュールの上に搭載され、前記半導体モジュールと対向する面側に他の配線層を有し、他の半導体素子がパッケージされた他の半導体モジュールと、
    を備え、前記配線層と前記他の配線層とが電気的に接続されたことを特徴とする半導体装置。
  4. 前記他の配線層と一体的に形成され、前記他の配線層から突出した他の突起電極を備え、前記配線層と前記他の突起電極との電気的接続によって、前記配線層と前記他の配線層が電気的に接続されたことを特徴とする請求項３に記載の半導体装置。
  5. 請求項３または４に記載の半導体装置を搭載したことを特徴とする携帯機器。
  6. パッケージオンパッケージ構造を有する半導体装置における下側に配置される半導体モジュールの製造方法であって、
    金属板の一方の主表面に、突起電極を形成する工程と、
    一方の主表面に電極部を有し、半導体素子が搭載された素子搭載用基板を用意する工程と、
    前記素子搭載用基板に前記金属板が搭載され、前記突起電極と前記電極部とが電気的に接続され、前記金属板と前記素子搭載用基板との間に絶縁樹脂層が設けられて前記半導体素子が封止された状態とする工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  7. 請求項６に記載の半導体モジュールの製造方法により製造された第１半導体モジュールを用意する工程と、
    一方の主表面側に他の配線層を有し、他の半導体素子がパッケージされた第２半導体モジュールを用意する工程と、
    前記第２半導体モジュールの一方の主表面が前記第１半導体モジュール側に向くようにして前記第１半導体モジュールの上に前記第２半導体モジュールを搭載し、前記配線層と前記他の配線層とを電気的に接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 他の金属板の一方の主表面に、他の突起電極を形成する工程と、
    前記他の金属板の一方の主表面に、他の絶縁樹脂層を積層する工程と、
    前記他の金属板を選択的に除去して他の配線層を形成する工程と、
    前記他の配線層の前記他の突起電極と反対側の主表面に基材を積層し、前記基材上に別の金属板を積層し、前記他の配線層と前記別の金属板とを電気的に接続する工程と、
    前記別の金属板を選択的に除去して他の電極部を形成し、封止して他の素子搭載用基板を形成する工程と、
    前記他の素子搭載用基板に他の半導体素子を搭載し、第２半導体モジュールを形成する工程と、
    請求項６に記載の半導体モジュールの製造方法により製造された第１半導体モジュールを用意する工程と、
    前記第１半導体モジュールの上に前記第２半導体モジュールを配置し、前記他の突起電極と前記配線層とを電気的に接続して前記配線層と前記他の配線層とを電気的に接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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