JP2009027042A - 回路モジュール、回路モジュールの製造方法および携帯機器 - Google Patents

回路モジュール、回路モジュールの製造方法および携帯機器 Download PDF

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芳央 岡山
Yasunori Inoue
恭典 井上
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Abstract

【課題】コストを抑制しつつ、回路装置が積層された回路モジュールの薄型化を可能にする。
【解決手段】回路モジュール１０は、回路装置１２に回路装置１４が積層されたパッケージ構造を有する。回路装置１２は、配線基板２０に形成された凹部２８に回路素子３０が嵌め込まれた構造を有する。凹部２８の周囲に設けられた基板電極４０と、回路素子３０に設けられた素子電極５０とは、突起部６２ａ、突起部６２ｂが一体的に形成された配線部６０により電気的に接続されている。回路装置１４は回路装置１２と同様な構造を有し、回路装置１２の配線部６０の露出面に回路装置１４のはんだボール９０’が接合されている。
【選択図】図１

Description

本発明は、配線基板と半導体チップとを含む半導体パッケージが積層された回路モジュールおよびその製造方法、ならびに当該回路モジュールが搭載された携帯機器に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型薄型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
たとえば、特許文献１は、パッケージの薄型化を実現するため配線基板に設けられた凹部に半導体チップを設け、配線基板に設けられた電極と半導体チップに設けられた電極とをワイヤボンディングにより接続した構造を開示する。
また、特許文献２は、配線基板に設けられた凹部に半導体チップを設け、配線基板に設けられた電極と半導体チップに設けられた電極とを再配線により接続した構造を開示する。
国際公開第０５／０２４９４６号パンフレット 特開２００５−２０９６８９号公報
特許文献１のパッケージ構造では、配線基板に設けられた電極と半導体チップに設けられた電極とを電気的に接続するのにワイヤボンディングが用いられている。この構造では、ワイヤループの分だけ高さが必要となるため、パッケージの薄型化に限界がある。また、配線基板に設けられた電極と半導体チップに設けられた電極ごとにワイヤを接続する必要があるため、多ピン化が進むにつれてコストが高くなる。
また、特許文献２に記載のパッケージ構造では、再配線を形成するために、レーザによるビア加工およびめっき処理による金属膜形成が必要なため、コストが高くなる。
このため、特許文献１、２に記載のパッケージ構造が積層された回路モジュールでは、薄型化が困難であるだけでなく、コストが増大するといった課題が生じる。
本発明はこうした課題に鑑みてなされたものであり、その目的は、コストを抑制しつつ、回路装置が積層された回路モジュールの薄型化を可能にする技術の提供にある。
本発明のある態様は、複数の回路装置が積層された回路モジュールであって、複数の回路装置のうち少なくとも１つの回路装置が、配線基板と、配線基板に形成された凹部に設けられた回路素子と、配線基板の凹部の周囲に設けられた基板電極と、凹部の底面側と反対側の回路素子の上に設けられた素子電極と、基板電極および素子電極と電気的に接続する導電性の突起部がそれぞれ一体的に形成された配線層を有する配線部と、を備えることを特徴とする。ここで、突起部が一体的に配線層に形成された状態とは、突起部と配線層との間に継ぎ目がないことをいう。
この態様によれば、配線基板の凹部に埋め込まれた回路素子に設けられた素子電極と、配線基板に設けられた基板電極とが、配線部に一体的に設けられた突起により電気的に接続される。配線部は、ワイヤボンディングに比べて厚みを必要としないため、回路装置のさらなる薄型化が可能となる。また、配線部は、レーザ加工やめっき処理を要せず、金属板のエッチング加工および加熱圧着処理によって形成可能であるため、回路装置の製造コストを抑制することができる。さらに、配線層と突起部が一体的に形成されているため、低抵抗かつ信頼性の高い回路装置が実現される。このようなパッケージ構造の回路装置を積層することにより、回路モジュールの薄型化、および低コスト化を実現することができる。
上記態様の回路モジュールにおいて、上下に積層された一対の回路装置に関し、上側の回路装置は、配線基板の下部に形成された外部電極を有し、外部電極と、下側の回路装置の配線部とが電気的に接続されていてもよい。
上記態様の回路モジュールが有する各回路装置において、配線部の材料が圧延銅板であってもよい。これによれば、配線部の機械的強度を高めることができる。また、さらに信頼性の高い回路モジュールが実現される。
また、上記態様の回路モジュールが有する各回路装置において、素子電極の高さと、基板電極の高さがほぼ等しくてもよい。これによれば、突起部の高さを同程度とすることにより、基板電極と突起部との接合、および素子電極と突起との接合が可能になるため、電極接続の精度が向上する。
また、上記態様の回路モジュールが有する各回路装置において、配線基板と配線層との間に、加圧により塑性流動を起こす絶縁樹脂が設けられていてもよい。これにより、加圧により塑性流動を起こす絶縁樹脂を介して配線基板に対して配線部を加熱圧着し、突起部を絶縁層に貫通させることにより、基板電極と突起部との接合、および素子電極と突起部との接合を形成することができる。
本発明の他の態様は、回路モジュールの製造方法である。当該回路モジュールの製造方法は、配線基板に設けられた凹部に回路素子を嵌め込む工程と、凹部の周囲に位置し、配線基板の表面に設けられた基板電極と、回路素子の表面に設けられた素子電極とを、基板電極および素子電極にそれぞれ対応する導電性の突起部が一体的に形成された配線層からなる配線部を用いて電気的に接続する工程と、実施して回路装置を形成する工程と、前記回路装置を含む複数の回路装置を積層する工程と、を備えることを特徴とする。
この態様によれば、配線基板の凹部に埋め込まれた回路素子に設けられた素子電極と、配線基板に設けられた基板電極とを、配線部に一体的に設けられた突起により電気的に接続することにより、薄型化された回路装置が積層された回路モジュールを製造することができる。また、配線部は、レーザ加工やめっき処理を要せず、銅板のエッチングおよび加熱圧着処理によって形成可能であるため、回路モジュールの製造コストを抑制することができる。さらに、配線層と突起部が一体的に形成されているため、低抵抗かつ信頼性の高い回路モジュールが実現される。
上記態様の配線部を用いて素子電極と基板電極とを電気的に接続する工程において、加圧により塑性流動を起こす絶縁層を介して配線部を圧着することにより、素子電極と基板電極に配線部が有する突起部がそれぞれ接続されてもよい。これにより、レーザ加工やメッキ加工などを要することなく、基板電極と突起部との接合、および素子電極と突起部との接合を低コストで形成することができる。
本発明のさらに他の態様は携帯機器である。当該携帯機器は、上述したいずれかの態様の回路モジュールを備えることを特徴とする。この態様によれば、低コストで小型・薄型の携帯機器を実現することができる。
本発明によれば、コストを抑制しつつ、回路装置が積層された回路モジュールを薄型化することができる。
以下、本発明を具現化した実施の形態について図面を参照して説明する。
図１は、実施の形態に係る回路モジュール１０の構成を示す概略断面図である。本実施の形態の回路モジュール１０は、回路装置１２の上に回路装置１４が積層されたパッケージ構造を有する。回路装置１４は、回路装置１２と同様なパッケージ構造を有する。このため、図１において、回路装置１４の構成については、回路装置１２において対応する構成の符号に「’」を付し、説明を適宜省略する。回路装置１２は、主な構成として、配線基板２０、回路素子３０、基板電極４０、素子電極５０、および配線部６０を備える。
配線基板２０は、絶縁層２２を介して複数の配線層２４が積層された多層配線構造を有する。絶縁層２２を構成する材料としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ポリフェニレンエーテル（ＰＰＥ）樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。配線層２４は銅などの金属で形成される。積層された配線層２４は、所定箇所においてビア導体２６により電気的に接続されている。配線基板２０の製法は、特に限定されず、周知のビルドアップ工法が適用できる。また、配線基板２０は、ベースとなる金属板の上に多層配線を構築した後、金属板を除去することによって得られる、いわゆるコアレス基板であってもよい。また、配線基板２０は、配線層を有するプリプレグを積層することにより形成されてもよい。
配線基板２０には凹部２８が形成されている。凹部２８の深さは、後述する回路素子３０の厚さと接着層３２の厚さの和と同程度である。配線基板２０の凹部２８以外の表面、すなわち、凹部２８の周囲の表面に、基板電極４０が設けられている。基板電極４０は、たとえば、銅、金などで形成される。基板電極４０の表面の高さは、後述する素子電極５０の表面の高さとほぼ等しい。
配線基板２０の上面に基板電極４０が開口するように絶縁層７０が形成されている。絶縁層７０は、加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁層７０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、この材料は、温度１６０℃の条件下で１５ＭＰａで加圧した場合に、加圧しない場合と比較して樹脂の粘度が約１／８に低下する。
一方、配線基板２０の下面側に、最下層の配線層２４の一部が開口するように、フォトソルダーレジスト層８０が形成されている。最下層の配線層２４の開口部分に外部電極としてはんだボール９０が形成されている。なお、外部電極として、はんだボールに代えて、はんだバンプ、金バンプ、銅バンプなどを用いてもよい。
回路素子３０は、ＬＳＩ（Large Scale Integration）などの半導体チップである。回路素子３０は、配線基板２０に形成された凹部２８に嵌め込まれている。回路素子３０の電極形成面（表面）は図１の上方を向いており、回路素子３０の裏面は凹部２８の底面に対向している。回路素子３０の裏面は、ダイアタッチフィルムなどの接着層３２により、凹部２８の底面に固定されている。回路素子３０の電極形成面には素子電極５０が設けられている。素子電極５０は、たとえば、アルミニウム、銅などで形成される。なお、回路素子３０の側面と凹部２８の側面との間に絶縁層７０が充填されていることが望ましい。これによれば、凹部２８内での回路素子３０の固着性を高めることができる。
配線部６０は、基板電極４０との接続用の突起部６２ａ、および素子電極５０との接続用の突起部６２ｂが一体的に形成された配線層６４を含む。配線層６４の厚さは、たとえば、３０μｍとすることができる。これは、ワイヤボンディング時のワイヤループに比べて顕著に低背である。配線層６４としては、圧延銅が好適に用いられる。圧延銅は、めっき処理等によって形成された銅からなる金属膜と比較すると、機械的強度の点において強く、再配線のための材料として優れている。基板電極４０と突起部６２ａとの接合、および素子電極５０と突起部６２ｂとの接合は、たとえば、絶縁層７０を介して配線基板２０に対して配線部６０を加熱圧着し、突起部６２ａ、突起部６２ｂを絶縁層７０に貫通させることにより形成される。なお、基板電極４０の表面の高さを素子電極５０の表面の高さとほぼ等しくしておくことにより、突起部６２ａおよび突起部６２ｂの高さを同程度とすることにより、基板電極４０と突起部６２ａとの接合、および素子電極５０と突起部６２ｂとの接合が可能になるため、電極接続の精度が向上する。
なお、配線部６０の上部は、少なくとも、回路装置１４のはんだボール９０’が接続される接続領域において露出していればよく、当該接続領域以外は、フォトソルダーレジストなどの絶縁樹脂層で被覆されていてもよい。
配線部６０の上に、回路装置１４に設けられたはんだボール９０’が接続されている。これにより、回路装置１２と回路装置１４の積層構造が形成されている。なお、配線部６０とはんだボール９０’との間に金メッキ層（Ａｕ／Ｎｉメッキ層）が介在していてもよい。これによれば、配線部６０の耐腐食性を向上させることができる。
以上の構成によれば、配線基板２０の凹部２８に埋め込まれた回路素子３０に設けられた素子電極５０と、配線基板２０に設けられた基板電極４０とが、配線部６０に一体的に設けられた突起部６２ｂ、突起部６２ａにより電気的に接続される。配線部６０は、ワイヤボンディングに比べて厚みを必要としないため、回路装置１２のさらなる薄型化が可能となる。また、配線部６０は、レーザ加工やめっき処理を要せず、金属板のエッチング加工および加熱圧着処理によって形成可能であるため、回路装置の製造コストを抑制することができる。さらに、配線層６４と突起部６２ａ、６２ｂが一体的に形成されているため、低抵抗かつ信頼性の高い回路装置１２が実現される。このような効果は、回路装置１４においても同様であり、回路装置１２と回路装置１４とを積層することにより、回路モジュールを薄型化および低コスト化することができる。
また、回路装置１２の上面を平坦にすることができるため、はんだボール９０’を小型化することができる。すなわち、回路装置１２と回路装置１４との間隔を小さくすることにより、回路モジュール全体を薄型化することが可能になる。
（回路モジュールの製造方法）
図２を参照して本実施の形態の回路モジュールの製造方法について説明する。
まず、図２（Ａ）に示すように、絶縁層２２を介して複数の配線層２４が積層された多層配線構造を有し、一方の面に凹部２８を形成した配線基板２０を用意する。凹部２８の形成方法としては、凹部２８に対応した部分に対応する穴を予め開けたプリプレグを積層して形成してもよいし、あるいは、配線形成を完了した基板に機械的加工により形成してもよい。配線基板２０は、２層以上の配線層２４を備えていることが好ましく、配線基板２０の両面に配線層２４の一部が露出していることがさらに好ましい。本製造方法の態様では、配線基板２０の裏面側に配線層２４の一部が露出するようにフォトソルダーレジスト層８０を選択的に形成しておく。
そして、図２（Ａ）に示すように、素子電極５０が形成されたＬＳＩなどの回路素子３０をダイアタッチフィルムなどの接着層３２を用いて凹部２８内に設置する。ここで、この後の電極接続を精度よく行うため、配線基板２０の凹部２８以外の表面、すなわち、凹部２８の周囲の表面に設けられた配線層２４と、回路素子３０の表面に設けられた素子電極５０とが、ほぼ同一平面上になるように、凹部２８の深さと回路素子３０の厚さを調整しておくことが望ましい。たとえば、回路素子３０の厚さが１００μｍ、接着層３２の厚さが２５μｍの場合、凹部２８の深さを１２５μｍ程度とすればよい。
次に、図２（Ｂ）に示すように、突起部（バンプ）６２を形成した金属板１００を用意する。なお、突起部６２は、配線基板２０に設けられた基板電極４０および回路素子３０に設けられた素子電極５０にそれぞれ対応する突起部６２ａ、突起部６２ｂからなる。金属板１００としては、たとえば、厚さ１０〜１００μｍ程度の圧延銅材を用いることが好ましい。また、突起部６２の高さは、１０〜５０μｍの範囲とすることができ、典型的には、３５μｍである。また、突起部６２の直径は、１０〜１００μｍの範囲とすることができ、典型的には、５０μｍである。突起部６２の形成方法としては、銅板を塩化鉄などによってウェットエッチングして行うことが好ましい。これにより、突起部６２と配線層が一体的に形成されるため、低抵抗かつ信頼性の高い配線が実現される。
そして、図２（Ｂ）に示すように、突起部６２が形成された金属板１００と、回路素子３０を凹部２８に搭載した配線基板２０とを、接着用の樹脂シート１１０を介して重ね合わせ、加熱圧着する。これにより、回路素子３０の表面に形成されている素子電極５０および配線基板２０の上面に形成されている配線層２４の所定箇所、すなわち基板電極が、金属板１００に設けられた突起部６２によってそれぞれ電気的に接続される。ここで、樹脂シート１１０として、たとえば、加圧により塑性流動を起こす加圧塑性樹脂を用いることが好適である。樹脂シート１１０の厚さは、突起部６２の高さと同程度に設定される。また、加熱圧着の条件は、たとえば、２００℃、５ＭＰａである。また、電極と突起部の接続信頼性を向上させるため、突起部先端に、Ａｕ、Ａｕ／Ｎｉ、Ｓｎなどを形成しておいても良いし、電極表面に、Ａｕ、Ａｕ／Ｎｉ、Ｓｎなどを形成しておいてもよい。
次に、図２（Ｃ）に示すように、金属板１００の背面（図２（Ｃ）では上側）をエッチングして再配線パターン、すなわち配線部６０を形成する。
次に、図２（Ｄ）に示すように、配線基板２０の下面側の配線層２４の露出部分にスクリーン印刷などによりはんだボール９０を搭載し、外部接続用の端子とする。
以上の工程により、回路装置１２が製造される。また、同様な工程により、図３に示すような回路装置１４を用意する。なお、回路装置１４のはんだボール９０’の設置位置は、回路装置１２の配線部６０における接続領域に対応している。
次に、リフロー工程などを用いて、回路装置１２の配線部６０の接続領域（露出面）に、はんだボール９０’を接合させる。これにより、図１に示したような、回路装置１２の上に回路装置１４が積層されたパッケージ構造を有する回路モジュール１０が製造される。
本発明は、上述の実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
たとえば、上述の実施の形態では、図２（Ａ）において、配線基板２０の下面側にフォトソルダーレジスト層８０が予め形成されているが、フォトソルダーレジスト層８０の形成は、図２（Ｂ）で示した加熱圧着工程の後であってもよい。また、接着層３２は、配線基板側に設けられているが、回路素子３０の下面側に設けられてもよい。
また、図１に示した実施の形態に係る回路モジュールでは、２つの回路装置が積層されているが、３つ以上の回路装置が積層された構造も実現可能である。
また、図１に示した実施の形態に係る回路モジュールでは、回路装置１２と回路装置１４との間に空間が存在するが、回路装置１２と回路装置１４との間に、絶縁材料を埋め込んでもよい。これによれば、絶縁材料により回路装置１２と回路装置１４との接合部が保護されるため、回路装置１２と回路装置１４との接続信頼性が向上する。また、配線部６０の上に、別の配線層を形成してもよい。別の配線層の形成は、配線部６０と同様の形成方法でも良いし、周知のビルドアップ工法などを用いてもよい。これにより、上下の回路装置を接続するはんだボール９０’の設置レイアウトの自由度が増し接続しやすくなる。
次に、本発明の回路モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図４は本発明の実施形態に係る回路モジュールを備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の実施形態に係る回路モジュールはこうした携帯電話１１１の内部に搭載されている。
図５は、図４に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の実施形態に係る回路モジュール１３０は、はんだボール９０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、回路モジュール１３０の裏面側（はんだボール９０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、回路モジュール１３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の実施形態に係る回路モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
（１）回路モジュール１３０の動作時に生じる熱応力により回路モジュール内の配線部が絶縁層から剥離することが防止され、回路モジュール１３０の信頼性（耐熱信頼性）が向上するので、こうした回路モジュール１３０を搭載した携帯機器の信頼性（耐熱信頼性）が向上する。
（２）放熱基板１１６を介して回路モジュール１３０からの熱を効率的に外部に放熱することができるので、回路モジュール１３０の温度上昇が抑制され、配線部と絶縁層との間の熱応力が低減される。このため、放熱基板１１６を設けない場合に比べ、回路モジュール内の配線部が絶縁層から剥離することが防止され、回路モジュール１３０の信頼性（耐熱信頼性）が向上する。この結果、携帯機器の信頼性（耐熱信頼性）を向上させることができる。
（３）上記実施形態で示したウエハレベルＣＳＰ（Chip Size Package）プロセスにより製造された回路モジュール１３０は薄型化・小型化されるので、こうした回路モジュール１３０を搭載した携帯機器の薄型化・小型化を図ることができる。
実施の形態に係る回路モジュールの構成を示す概略断面図である。 実施の形態に係る回路モジュールの製造方法を示す工程断面図である。 回路モジュールの製造に使用される回路装置の断面図である。 本発明の実施の形態に係る回路モジュールを備えた携帯電話の構成を示す図である。 図４に示した携帯電話の部分断面図（第１の筐体の断面図）である。
符号の説明
１ 回路モジュール、１２、１４ 回路装置、２０ 配線基板、２２ 絶縁層、２４ 配線層、２６ ビア導体、２８ 凹部、３０ 回路素子、４０ 基板電極、５０ 素子電極、６０ 配線部。

Claims (8)

  1. 複数の回路装置が積層された回路モジュールであって、
    前記複数の回路装置のうち少なくとも１つの回路装置が、
    配線基板と、
    前記配線基板に形成された凹部に設けられた回路素子と、
    前記配線基板の凹部の周囲に設けられた基板電極と、
    前記凹部の底面側と反対側の前記回路素子の上に設けられた素子電極と、
    前記基板電極および前記素子電極と電気的に接続する導電性の突起部がそれぞれ一体的に形成された配線層を有する配線部と、
    を備えることを特徴とする回路モジュール。
  2. 上下に積層された一対の回路装置に関し、
    上側の回路装置は、配線基板の下部に形成された外部電極を有し、
    前記外部電極と、下側の回路装置の配線部とが電気的に接続されていることを特徴とする請求項１に記載の回路モジュール。
  3. 各回路装置において、
    前記配線部の材料が圧延銅板であることを特徴とする請求項１または２に記載の回路モジュール。
  4. 各回路装置において、
    前記素子電極の高さと、前記基板電極の高さがほぼ等しいことを特徴とする請求項１乃至３のいずれか１項に記載の回路モジュール。
  5. 各回路装置において、
    前記配線基板と前記配線部との間に、加圧により塑性流動を起こす絶縁樹脂が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の回路モジュール。
  6. 配線基板に設けられた凹部に回路素子を嵌め込む工程と、
    前記凹部の周囲に位置し、前記配線基板の表面に設けられた基板電極と、前記回路素子の表面に設けられた素子電極とを、前記基板電極および前記素子電極にそれぞれ対応する導電性の突起部が一体的に形成された配線層からなる配線部を用いて電気的に接続する工程と、
    を実施して回路装置を形成する工程と、前記回路装置を含む複数の回路装置を積層する工程と、
    を備えることを特徴とする回路モジュールの製造方法。
  7. 前記配線部を用いて前記素子電極と前記基板電極とを電気的に接続する工程において、
    加圧により塑性流動を起こす絶縁層を介して前記配線部を圧着することにより、前記素子電極と前記基板電極に前記配線部が有する前記突起部がそれぞれ接続されることを特徴とする請求項６に記載の回路モジュールの製造方法。
  8. 請求項１乃至５のいずれか１項に記載の回路モジュールを備えることを特徴とした携帯機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039275A1 (ko) * 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
CN108028239A (zh) * 2015-08-31 2018-05-11 三星电子株式会社 半导体封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036200A (ja) * 1999-07-22 2001-02-09 Yamaichi Electronics Co Ltd 印刷配線板、印刷配線板の製造方法、および小形プラスチック成型品の製造方法
JP2003218282A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 半導体素子内蔵基板および多層回路基板
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007123941A (ja) * 2007-02-09 2007-05-17 Casio Comput Co Ltd 半導体装置の製造方法
JP2007157795A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置および回路装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036200A (ja) * 1999-07-22 2001-02-09 Yamaichi Electronics Co Ltd 印刷配線板、印刷配線板の製造方法、および小形プラスチック成型品の製造方法
JP2003218282A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 半導体素子内蔵基板および多層回路基板
JP2006310530A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007157795A (ja) * 2005-11-30 2007-06-21 Sanyo Electric Co Ltd 回路装置および回路装置の製造方法
JP2007123941A (ja) * 2007-02-09 2007-05-17 Casio Comput Co Ltd 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039275A1 (ko) * 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
CN108028239A (zh) * 2015-08-31 2018-05-11 三星电子株式会社 半导体封装结构及其制造方法
US10847435B2 (en) 2015-08-31 2020-11-24 Samsung Electronics Co., Ltd. Semiconductor package structure and fabrication method thereof
CN108028239B (zh) * 2015-08-31 2021-08-13 三星电子株式会社 半导体封装结构及其制造方法
US11315851B2 (en) 2015-08-31 2022-04-26 Samsung Electronics Co., Ltd. Semiconductor package structure and fabrication method thereof
US11842941B2 (en) 2015-08-31 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package structure and fabrication method thereof

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