CN108028239A - 半导体封装结构及其制造方法 - Google Patents

半导体封装结构及其制造方法 Download PDF

Info

Publication number
CN108028239A
CN108028239A CN201680048590.2A CN201680048590A CN108028239A CN 108028239 A CN108028239 A CN 108028239A CN 201680048590 A CN201680048590 A CN 201680048590A CN 108028239 A CN108028239 A CN 108028239A
Authority
CN
China
Prior art keywords
tube core
semiconductor package
solder bump
basal substrate
heat dissipation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680048590.2A
Other languages
English (en)
Other versions
CN108028239B (zh
Inventor
金暎镐
朴桓必
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority claimed from PCT/KR2016/009634 external-priority patent/WO2017039275A1/ko
Publication of CN108028239A publication Critical patent/CN108028239A/zh
Application granted granted Critical
Publication of CN108028239B publication Critical patent/CN108028239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

提供了一种制造半导体封装结构的方法。所述结构被配置为包括：基底基板；管芯，置于基底基板上，管芯包括半导体器件；焊料凸起，置于管芯的一个表面上以将管芯中产生的热向外部排出；以及焊球，置于管芯的面向所述一个表面的另一表面上，以向外部器件传输由管芯的半导体器件产生的信号。

Description

半导体封装结构及其制造方法
技术领域
本发明涉及一种半导体封装结构及其制造方法。在晶片级或面板级扇出电子封装中使用形成在倒装芯片管芯的背面上的金属层和形成在该金属层上的焊料的情况下，如果对置于基板上的管芯进行回流焊，当熔化的焊料的温度返回到室温时，管芯和基板上的金属焊盘自动彼此自对准，由此允许管芯以高位置精度形成在基板上。在本发明中，这种现象用于制造需要许多输入/输出端子的半导体器件的封装。此外，本发明还涉及一种半导体封装结构及其制造方法，该半导体封装结构包括将管芯中产生的热向外部排出的散热插塞。
背景技术
作为智能设备(例如，智能电话、平板个人计算机(PC)等)中使用的关键组件之，应用处理器正在被开发以具有更高性能和更多功能。相应地，用于驱动芯片的时钟速度变得更快、芯片的大小变得更小。
由于制造片上系统(SOC)半导体芯片需要高昂的费用，因此在后端工艺的组装工艺中选择防止已知合格管芯(KGD)丢失的工艺和结构是决定产品总生产成本和利润的重要因素。在这样的系统半导体管芯中有许多输入/输出端子，因此需要形成高密度图案来将它们彼此连接。为了实现针对高密度图案的工艺，重要的是使设置在管芯上的焊盘的位置与连接到图案的通孔的位置对准，此外，随着图案的大小减小，管芯在基板上的位置的精度变得更重要，从而对图案成品率和总产品成品率有很大的影响；也就是说，这是应该解决的基本问题。此外，关于器件的性能和器件特性的效率，在应用处理器中产生的热影响器件的性能，并导致器件的寿命缩短和可靠性下降，因此有效地去除在操作器件的过程中产生的热被认为是重要的新兴问题。尤其是，正在以片上系统的形式开发移动或可穿戴设备，由于要求低功耗、高速度和高性能特性，因此对于将器件中产生的热高效地散发到外部的技术的兴趣正在急剧增加。
此外，由于具有三维结构的电子封装具有包括各种材料的复杂结构，因此很可能发生电、机械和热可靠性问题。此外，对于移动应用处理器，由于若干个电路是以片上系统的形式来提供的，因此芯片中产生的热导致器件的性能和可靠性下降。因此，选择用于具有散热功能的封装的技术和结构变得重要。
发明内容
技术问题
本发明所要解决的技术问题是提供一种通过使用自对准效果而具有高精度、高成品率的半导体封装结构及其制造方法。
更详细地，本发明所要解决的技术问题是提供这样一种方法：在组装工艺中提高管芯在基板上的位置的精度，从而减少在后续的重新分配工艺中使重新分配结构的通孔对准并连接到管芯的焊盘时可能发生的工艺损失。因此，本发明可以用于提供具有高精度、高成品率和高散热性能的半导体封装结构及其制造方法。
本发明所要解决的技术问题是提供一种高度可靠的半导体封装结构及其制造方法。
本发明所要解决的技术问题是提供一种通过简化工艺而成本高效地制造的半导体封装结构及其制造方法。
本发明所要解决的技术问题是提供一种能够原样地利用现有的制造系统来实现的半导体封装结构的制造方法。
本发明所要解决的技术问题是提供一种紧凑的半导体封装结构。
本发明所要解决的技术问题不限于上述问题。
技术方案
为解决技术问题，本发明提供一种半导体封装结构。
根据实施例，所述半导体封装结构可以包括：基底基板；管芯，置于基底基板上，管芯包括半导体器件；焊料凸起，置于管芯的一个表面上以将管芯中产生的热向外部排出；以及焊球，置于管芯的面向所述一个表面的另一表面上，以向外部器件传输由管芯的半导体器件产生的信号。
根据实施例，在管芯中产生并通过焊料凸起向外部排出的热的方向与管芯中的半导体器件产生并通过焊球向外部器件传输的信号的方向可以彼此反向平行(anti-parallel)。
根据实施例，基底基板还可以包括穿透基底基板的散热插塞，并且散热插塞可以连接到焊料凸起。
根据实施例，焊料凸起可以包括与管芯相邻的第一部分和与散热插塞相邻的第二部分，并且第一部分的宽度可以小于第二部分的宽度。
根据实施例，散热插塞可以设置为多个，并且焊料凸起可以连接到多个散热插塞。
根据实施例，接合图案可以置于管芯和焊料凸起之间，以提供管芯和焊料凸起之间的界面。
根据实施例，接合图案可以与半导体器件电断开。
根据实施例，半导体封装结构还可以包括阻焊层，所述阻焊层设置在基板和焊料凸起之间，以限定具有与接合图案相对应的形状的开口区域，焊料凸起可以通过所述开口区域耦接到基板。
根据实施例，基底基板可以具有板形形状。
根据实施例，基底基板可以包括空腔，并且管芯可以置于空腔中。
根据实施例，基底基板还可以包括连接插塞，并且电连接到连接插塞的附加管芯可以置于管芯上。
根据实施例，半导体封装结构还可以包括与管芯相邻的邻近管芯。管芯和邻近管芯可以彼此电连接。
根据实施例，半导体封装结构可以包括：基底基板；管芯，置于基底基板上，管芯包括半导体器件；散热插塞，置于管芯的一个表面上以将管芯中产生的热向外部排出；以及焊球，置于管芯的面向所述一个表面的另一表面上，以向外部器件传输由管芯的半导体器件产生的信号。
根据实施例，在管芯中产生并通过散热插塞向外部排出的热的方向与管芯中的半导体器件产生并通过焊球向外部器件传输的信号的方向可以彼此反向平行。
为解决所述技术问题，本发明提供一种制造半导体封装结构的方法。
根据实施例，一种制造半导体封装结构的方法可以包括：制备基底基板；制备包括半导体器件的管芯；通过在管芯的一个表面上设置第一焊料凸起，然后对第一焊料凸起进行回流焊，将管芯接合并自对准到基底基板；在管芯的面向所述一个表面的另一表面上形成重新分配层，重新分配层包括电连接到半导体器件的互连线；以及在重新分配层上形成电连接到重新分配层的互连线的焊球。
根据实施例，基底基板还可以包括连接插塞，在散热插塞上设置第一焊料凸起可以包括在连接插塞上设置液态的第二焊料凸起，并且所述方法还可以包括将连接到连接插塞的附加管芯置于管芯上。
根据实施例，基底基板还可以包括散热插塞，所述散热插塞穿透基底基板并且与第一焊料凸起接触，并且可以通过第一焊料凸起和散热插塞将在管芯中产生的热排出到外部。
根据实施例，所述方法还可以包括：在重新分配层上形成焊球之后，去除管芯的所述一个表面上的第一焊料凸起和基底基板。
根据实施例，执行所述去除以去除管芯的与第一焊料凸起直接接触的表面上的一部分。
根据实施例，在制备基底基板时，基底基板还可以包括限定了用于将第一焊料凸起耦接到基底基板上的开口区域的阻焊层，并且在接合和自对准过程中，第一焊料凸起可以通过回流焊接而耦合到开口区域，从而允许管芯自对准到基底基板上。
有益效果
根据本发明的实施例，包括：基底基板；管芯，设置在基底基板上，以包括半导体器件；焊料凸起，设置在管芯的一个表面上，以将管芯中产生的热散发到外部；以及焊球，设置管芯的面向所述一个表面的另一表面上，以向外部器件传输由管芯的半导体器件产生的信号。因此，通过焊料凸起的回流焊工艺，管芯可以自对准到基底基板。相应地，可以改善工艺余量，因此可以提高制造成品率。此外，可以简化制造工艺，以提供制造成本降低且具有高散热性的半导体封装结构。此外，由于可以通过焊料凸起容易地将管芯中产生的热排出到外部，因此可以提供具有高散热性能的半导体封装结构及其制造方法。
此外，可以通过焊料凸起的回流焊工艺将管芯自对准到基底基板。因此，可以改善工艺余量，并因此可以提高制造成品率。此外，可以简化制造工艺，以提供制造成本降低且具有高散热性能的半导体封装结构及其制造方法。
附图说明
图1至图8是示出了根据本发明第一实施例的半导体封装结构及其制造方法的图。
图9是示出了图2中的部分“A”的放大图。
图10是示出了根据本发明第一实施例的第一修改示例的制造半导体封装结构的方法的图。
图11是示出了根据本发明第一实施例的第二修改示例的制造半导体封装结构的方法的图。
图12是示出了根据本发明第一实施例的第三修改示例的半导体封装结构的图。
图13是示出了根据本发明第一实施例的第四修改示例的半导体封装结构的图。
图14是示出了根据本发明第一实施例的第五修改示例的半导体封装结构的图。
图15至图18是示出了根据本发明第二实施例的半导体封装结构及其制造方法的图。
图19是示出了根据本发明第二实施例的修改示例的半导体封装结构的图。
图20至图23是示出了根据本发明第三实施例的半导体封装结构及其制造方法的图。
图24是示意性地示出了根据本发明实施例的包括半导体封装结构的电子系统的示例的框图。
具体实施方式
现在参考附图来充分描述本发明的优选实施例。然而，本发明的发明构思可以用多种不同形式来体现，并且不应当被解释为受到本文阐述的实施例的限制。更确切地说，提供这些实施例使得本公开将全面和完整，并且将本发明的构思充分传达给本领域普通技术人员。
在本说明书中，当说到任何元件位于其它元件上时，这意指该元件直接在该其它元件上，或通过至少一个中间部分而位于该其它元件上方。在附图中，为了更好的理解和易于描述，对层的厚度和区域进行了放大。
应当理解，虽然术语“第一”、“第二”、“第三”等可以在本文用于描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用来将一个元件与另一元件区分开来。因此，下面讨论的第一元件可以被称为第二元件。本文中描述和说明的每个实施例也包括其补充实施例。本文中所使用的术语“和/或”包括相关联列出项目中的一个或多个的任意和所有组合。
如本文中使用的，单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文明确地给出相反的指示。还应理解，术语“包括”、“具有”和/或“包含”在本文中使用时指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。在本说明书中，应理解，当提及元件“连接”或“耦接”到另一元件时，该元件可以直接连接或耦接到该另一元件，或者可以存在中间元件。
此外，在本发明的描述中，当确定相关技术的详细描述会导致本发明的主旨不清楚时，将省略其描述。
图1至图8是示出了根据本发明第一实施例的半导体封装结构及其制造方法的图，并且图9是示出了图2中的部分“A”的放大图。
参考图1，可以制备基底基板100。基底基板100可以是印刷电路板(PCB)基板。基底基板100可以包括散热插塞112、第一连接插塞114和第二连接插塞116。
散热插塞112、第一连接插塞114和第二连接插塞116可以穿透基底基板100。因此，散热插塞112的相对端、第一连接插塞114的相对端和第二连接插塞116的相对端可以被暴露。散热插塞112可以是用于将在下文所述的管芯200中产生的热排出到外部的物体，并且第一连接插塞114和第二连接插塞116可以是用于与以封装体叠层(POP)结构和系统级封装(SiP)结构形式堆叠在管芯200上的另一管芯连接的物体。
如图1所示，可以设置多个散热插塞112、第一连接插塞114和第二连接插塞116。此外，多个第一散热插塞112可以置于基底基板100的中心部分中，并且第一连接插塞114和第二连接插塞116可以置于基底基板100的边缘部分中。
所有散热插塞112、第一连接插塞114和第二连接插塞116可以由相同的金属形成。例如，散热插塞112、第一连接插塞114和第二连接插塞116可以由铜(Cu)、铝(Al)、金(Au)等形成。
焊料凸起122和124可以设置在散热插塞112、第一连接插塞114和第二连接插塞116上。详细地，第一焊料凸起122可以设置在散热插塞112上，第二焊料凸起124可以设置在第一连接插塞114和第二连接插塞116上。对于后续的回流焊工艺，焊料凸起122和124可以由具有相对较低熔点的金属材料形成。例如，焊料凸起122和124可以由铅(Pb)、锡(Sb)、金(Au)等形成。
根据实施例，阻焊层(solder mask)121可以形成在散热插塞112和焊料凸起122之间。阻焊层121可以由例如含环氧树脂的绝缘油墨形成。阻焊层121可以限定阻焊层限定区域，散热插塞112通过阻焊层限定区域与焊料凸起122接触。通过阻焊层121开口的阻焊层限定区域可以具有例如与下文所述的接合图案204相对应的形状和大小(例如，相同的形状和大小)。因此，尽管阻焊层121限定了焊料凸起122被设置为通过其与散热插塞112直接接触的区域，但是，由于该区域提供了与接合图案204相同的形状和大小，因此阻焊层121可以使得下文所述的自对准效果最大化。
在本发明的实施例的以下描述中，如果称为焊料凸起，则可以解释为指代第一焊料凸起122。
根据实施例，第一焊料凸起122的大小可以小于第二焊料凸起124的大小，如图1所示。
参考图2和图9，可以制备包括半导体器件的管芯200。管芯200中的半导体器件可以包括例如晶体管、电容器或存储单元(闪存、DRAM等)。例如，管芯200可以是应用处理器芯片、存储器芯片、图形芯片等。
管芯200可以包括一个表面和面向该一个表面的另一表面。管芯200的该一个表面可以是相邻地放置有半导体器件的表面(有源表面)。换句话说，在例如管芯200包括形成在硅基板上的晶体管的情况下，管芯200的一个表面可以与其上形成有晶体管的硅基板的顶表面相对应，而管芯200的另一表面可以与硅基板的底表面相对应。
接触焊盘202可以置于管芯200的所述一个表面上。接触焊盘202可以电连接到管芯200中的半导体器件。接触焊盘202可以由例如铜(Cu)、钛(Ti)、铝(Al)等形成。
接合图案204可以置于管芯200的所述另一表面上。接合图案204可以是用于改善管芯200与第一焊料凸起122之间的界面特性的图案。也就是说，接合图案204可以改善第一焊料凸起122和管芯200之间的粘合强度。为此，接合图案204可以由包含金属(例如，具有与管芯200的硅的良好界面特性的钛、以及具体与第一焊料凸起122的良好界面特性的铜)的双层形成。
接合图案204可以不与半导体器件电连接。换句话说，接合图案204可以与管芯200的所述另一表面直接接触，但是可以与管芯中的半导体器件断开。
管芯200可以置于设置有第一焊料凸起122的基底基板100上。更详细地，管芯200可以设置在基底基板100上，使得管芯200的接合图案204与形成在阻焊层121上的第一焊料凸起122接触。
可以对第一焊料凸起122进行回流焊，由此，管芯200可以容易地接合并对准到基底基板100。也就是说，即使当管芯200横向移位时，由于通过回流焊而熔化的第一焊料凸起122的表面张力，管芯200可以自对准到基底基板100上。由于管芯200自对准到基底基板100上，因此能够提高精细间距半导体工艺下的工艺成品率。
第一焊料凸起122可以包括与管芯200相邻的第一部分和与散热插塞122相邻的第二部分。如图1和图2所示，第一焊料凸起122可以设置在散热插塞122上，然后管芯200可以设置在散热插塞122上，并且在这种情况下，第一部分可以具有比第二部分小的宽度。
参考图3，在将管芯200置于基底基板100上之后，可以在基底基板100和管芯200上形成聚合物树脂层130。例如，聚合物树脂层130可以由环氧树脂形成。聚合物树脂层130可以被形成为覆盖管芯200和焊料凸起122和124，并且暴露接触焊盘202的至少一部分。换句话说，聚合物树脂层130可以不覆盖接触焊盘202的上部。
参考图4，聚合物树脂层130可以被图案化以形成暴露第二焊料凸起124的接触孔132。根据实施例，可以使用激光来图案化聚合物树脂层130。备选地，根据其它实施例，可以通过化学蚀刻方法来图案化聚合物树脂层130。
参考图5，晶种层142可以共形地形成在聚合物树脂层130连同接触孔132上。晶种层142可以沿着接触孔132的内表面形成，并且也可以形成在暴露的接触焊盘202上。例如，晶种层142可以由铜(Cu)、锌(Zn)、镍(Ni)等形成。根据实施例，晶种层142可以通过无电镀方法形成。
参考图6，在形成晶种层142之后，可以在聚合物树脂层130连同接触孔132上形成金属层144。金属层144可以填充接触孔132。由于金属层144，接触焊盘202可以彼此电连接。金属层144可以由与晶种层142相同的材料形成。根据实施例，金属层144可以通过电镀方法形成。
参考图7，金属层144可以被图案化以在接触孔132中形成接触插塞146，并且将接触焊盘202彼此分开。此外，接触焊盘202中的一些可以连接到接触插塞146。例如，可以将接触焊盘202中的一些电连接到第一连接插塞114上的接触插塞146的方式来图案化金属层144，如图7所示。
与图7所示的不同，接触焊盘202与接触插塞146之间的连接结构可以各种形式实现，本发明的实施例不限于图7所示的实施例。
重新分配层150可以形成在管芯200上。重新分配层150可以包括电连接到管芯200中的半导体器件的互连线154以及钝化层152。互连线154可以由例如铜(Cu)、铝(Al)、钛(Ti)等形成，并且钝化层152可以由氧化硅、氮化硅等形成。这里，显然互连线154可以被形成为多层结构。
参考图8，电连接到重新分配层150的互连线154的焊球160可以形成在重新分配层150上。焊球160可以由例如铅(Pb)、锡(Sb)、金(Au)等形成。
在形成焊球160之后，管芯200和包括重新分配层150的基底基板100可以颠倒，并且焊球160可以连接到外部器件。因此，可以向外部器件传输在管芯200中的半导体器件中产生的信号。此外，可以通过散热插塞112将在管芯200中产生的热排出到外部。详细地，由于管芯200中的半导体器件的操作而产生的热可以顺序地通过第一焊料凸起122和散热插塞112，然后可以被排出到外部。因此，在管芯200中产生然后被排出到外部的热的排放方向可以与管芯200中的半导体器件产生并通过焊球160而传输到外部器件的信号的传输方向反向平行。
与本发明的上述实施例不同，在使用热沉将在管芯中产生的热排出到外部的封装结构的情况下，由于热沉的厚度和大小，所以对于实现具有较薄厚度的封装结构会存在瓶颈。此外，在使用热界面材料(TIM)将管芯中产生的热排出到外部的封装结构的情况下，导热性越好，由于TIM的特性，在实现同时具有高散热特性和稳定性的封装结构方面，工艺性以及可靠性会存在瓶颈。
然而，如上所述，根据本发明的实施例，由于第一焊料凸起122和散热插塞112顺序地连接到管芯200，因此在管芯200中产生的热可以高效地散发到外部。因此，可以省略TIM的使用，并且由此可以简化制造工艺，降低制造成本，并提供具有小厚度和高散热性能的半导体封装结构以及其制造方法。
此外，根据本发明的实施例，管芯200可以直接设置在具有第一焊料凸起122的基底基板100上，于是可以对第一焊料凸起122进行回流焊，使得管芯200自对准基底基板100。也就是说，即使当管芯200横向移位时，由于通过回流焊而熔化的第一焊料凸起122的表面张力，管芯200可以自对准到基底基板100上。
近来，需要具有高布线密度(特别是具有多个输入/输出端子)的半导体封装结构，并且为了实现高布线密度，设置在管芯200的另一表面上的接触焊盘202与通孔(例如，重新分配层)之间的连接的对准是重要的设计参数。就此而言，当管芯200形成在基底基板上时，存在大约5微米至10微米的初始误差，并且即使在这种情况下，回流焊工艺可以允许第一焊料凸起122具有表面张力，并且由此允许管芯200自对准到基底基板上的适当位置处。换句话说，第一焊料凸起122可以设置在其上形成有管芯200的接触焊盘202的表面以及相对表面上，并且在这里，由于对设置在管芯200和基底基板100之间的第一焊料凸起122执行回流焊工艺，因此当第一焊料凸起122从熔化状态返回到室温状态时，管芯200可以通过第一焊料凸起122的表面张力而自对准。因此，可以使管芯200的接触焊盘202置于适当的位置处。尤其是，由于阻焊层121在散热插塞112上提供了具有与焊接图案204的形状和大小相同的形状和大小的阻焊层限定区域，因此在回流焊工艺下焊料凸起12可以允许管芯200自对准到基底基板上的适当位置处。
因此，根据本发明实施例的制造半导体结构封装的方法可以提供具有高布线密度(特别是具有多个输入/输出端子)的半导体封装结构，此外可以提高成品率。
此外，根据本发明的实施例，可以使用PCB基板作为基底基板100。因此，与焊料凸起不同，可以省略使用粘合层将芯片放置在附加基板(人造基板)上并且然后附加地将其安装在PCB上的工艺。因此，可以防止由于粘合层的热膨胀导致的对准误差，并且可以简化制造工艺，以提供低制造成本并且具有高散热性能的半导体封装结构及其制造方法。
此外，根据本发明的实施例，在基底基板100的散热插塞112上形成第一焊料凸起122并将管芯200放置在第一焊料凸起122上的工艺可以原样地使用现有的制造系统来执行。因此，可以提供具有高散热性能的半导体封装结构及其制造方法，同时抑制对制造系统的改造和对新系统的投资。
根据本发明的第一实施例的修改示例，与参考图1至图8所描述的不同，第一焊料凸起122可以设置在管芯200上，并且可以接合到基底基板100的散热插塞112。在下文中，将参考图10和图11描述根据本发明第一实施例的修改示例的制造半导体封装结构的方法。
图10是示出了根据本发明第一实施例的第一修改示例的制造半导体封装结构的方法的图。
参考图10，制备参考图2所述的管芯200和参考图1所述的基底基板100。参考图1所述的第一焊料凸起122可以设置在管芯200的接合图案204上。
第一焊料凸起122可以形成在管芯200的接合图案204上，然后，基底基板100可以接合到接合图案204上的第一焊料凸起122。这里，第一焊料凸起122可以接合到形成在散热插塞112上的由阻焊层121限定的开口区域。更详细地，管芯200可以是固定的，而基底基板100可以移动以将基底基板100的散热插塞112上的由阻焊层121限定的开口区域接合到接合图案204上的第一焊料凸起122。之后，如参考图2所述，可以对第一焊料凸起122进行回流焊，使得管芯200接合并自对准到基底基板100。
之后，可以执行参考图3至图8描述的工艺，并且因此，可以制造根据本发明第一实施例的第一修改示例的半导体封装结构。
图11是示出了根据本发明第一实施例的第二修改示例的制造半导体封装结构的方法的图。
参考图11，制备参考图2所述的管芯200和参考图1所述的基底基板100。如参考图10所述，参考图1所述的第一焊料凸起122可以设置在管芯200的接合图案204上。
第一焊料凸起122可以形成在管芯200的接合图案204上，然后，基底基板100可以接合到接合图案204上的第一焊料凸起122。这里，第一焊料凸起122可以接合到形成在散热插塞112上的由阻焊层121限定的开口区域。更详细地，基底基板100可以是固定的，而管芯200可以移动以将基底基板100的散热插塞112上的由阻焊层121限定的开口区域接合到接合图案204上的第一焊料凸起122。之后，如参考图2所述，可以对第一焊料凸起122进行回流焊，使得管芯200接合并自对准到基底基板100。
之后，可以执行参考图3至图8描述的工艺，以制造根据本发明第一实施例的第二修改示例的半导体封装结构。
根据本发明的第一实施例的第三修改示例，与本发明的前述第一实施例及其修改示例不同，第一焊料凸起可以连接到多个散热插塞。在下文中，将参考图12描述根据本发明第一实施例的第三修改示例的半导体封装结构。
图12是示出了根据本发明第一实施例的第三修改示例的半导体封装结构的图。
参考图12，可以提供参考图8描述的根据本发明第一实施例的半导体封装结构，但是，设置在管芯200和散热插塞112上的第一焊料凸起123可以连接到多个散热插塞112。
如参考图1所述，第一焊料凸起123可以设置在基底基板100的散热插塞112上的由阻焊层121限定的开口区域中，但是一个第一焊料凸起123可以设置在多个散热插塞112上。例如，在一个接合图案204与两个散热插塞112相对应的情况下，阻焊层121可以限定具有与在两个散热插塞112上的一个接合图案204相同的形状和大小的开口区域。
在根据本发明第一实施例的第三修改示例中，在第一焊料凸起123连接到多个散热插塞112的情况下，可以提高将热从管芯200传递到散热插塞112的热传递效率。因此，可以提供具有高散热性能的半导体封装结构。
此外，尽管在图12中，第一焊料凸起123被示出为连接到两个散热插塞112，但是本发明不限于此。例如，对于本领域技术人员而言显而易见的是，第一焊料凸起123可以连接到三个或更多个散热插塞112。
根据本发明第一实施例的第四修改示例，与本发明的前述第一实施例及其修改示例不同，可以提供包括管芯堆叠的半导体封装结构。在下文中，将参考图13描述根据本发明第一实施例的第四修改示例的半导体封装结构。
图13是示出了根据本发明第一实施例的第四修改示例的半导体封装结构的图。
参考图13，可以提供参考图8描述的根据本发明第一实施例的第一半导体封装结构P1a和第二半导体封装结构P1b。第二半导体封装结构P1b可以设置在第一半导体封装结构P1a上。
第一半导体封装结构P1a和第二半导体封装结构P1b可以通过第一半导体封装结构P1a的第一连接插塞114a彼此电连接，并且因此第一半导体封装结构P1a中的管芯200a和第二半导体封装结构P1b中的管芯200b可以彼此交换信号。
此外，第二半导体封装结构P1b可以电连接到第二连接插塞116a，并且因此可以通过第一半导体封装结构P1a的焊球160a向外部器件发送信号和从外部器件接收信号。
根据实施例，第一半导体封装结构P1a中的管芯200a和第二半导体封装结构P1b中的管芯200b可以具有同质或异质的性能。
例如，在管芯200a和管芯200b具有同质性能的情况下，管芯200a和管芯200b可以是处理器芯片。作为另一示例，管芯200a和管芯200b可以是存储器芯片。
相反，在管芯200a和管芯200b具有异质性能的情况下，管芯200a可以是处理器芯片，并且管芯200b可以是与处理器芯片互锁的器件。例如，管芯200b可以是传感器、射频器件、调制解调器或图像处理器件中的至少一个。显然，与处理器芯片互锁的器件的示例不限于此。
根据本发明的上述第四修改示例，可以使用包括管芯堆叠的半导体封装结构来体现封装体叠层(POP)和系统级封装(SiP)。这是因为根据本发明实施例的半导体封装结构提供了容易延伸成多层结构的特有结构。
尽管在图13中，两个半导体封装结构被示出为是堆叠的，但是堆叠的半导体封装结构的数量可以是三个或更多个。
根据本发明第一实施例的第五修改示例，与上述第一实施例及其修改示例不同，可以提供其中管芯具有并排结构的半导体封装结构。在下文中，将参考图14描述根据本发明第一实施例的第五修改示例的半导体封装结构。
图14是示出了根据本发明第一实施例的第五修改示例的半导体封装结构的图。
参考图14，可以提供参考图8描述的根据本发明第一实施例的半导体封装结构，但是管芯200a和管芯200b彼此相邻布置。
管芯200a和管芯200b可以通过各种方法彼此电连接。例如，管芯200a和管芯200b可以通过重新分配层150的互连线154彼此电连接。换句话说，管芯200a的接触焊盘和管芯200b的接触焊盘可以通过互连线154彼此连接。作为另一示例，管芯200a和管芯200b可以通过参考图6描述的电镀工艺彼此连接。
根据本发明的第五修改示例，管芯200a和管芯200b可以通过上述自对准而位于精确的位置处，因此即使管芯的接触焊盘具有精细间距时，也可以提供精确工艺的效果。
在本发明的上述第一实施例中，基底基板具有板形形状，但是根据本发明的第二实施例，管芯形成为，基底基板具有空腔的形状。在下文中，将参考图15至图19描述根据本发明第二实施例的半导体封装结构及其制造方法。
图15至图18是示出了根据本发明第二实施例的半导体封装结构及其制造方法的图。
参考图15，可以制备基底基板300。基底基板300可以为PCB基板。基底基板300可以包括散热插塞312、第一连接插塞314和第二连接插塞316。
散热插塞312、第一连接插塞314和第二连接插塞316可以穿透基底基板300。因此，散热插塞312的相对端、第一连接插塞314的相对端和第二连接插塞316的相对端可以被暴露。
基底基板300可以包括空腔302。散热插塞312可以设置在空腔302的底表面的下方。散热插塞312的一端可以构成空腔302的底表面。基底基板300可以包括围绕空腔302的隆起部分。第一连接插塞314和第二连接插塞316可以设置在隆起部分中。
焊料凸起322可以设置在散热插塞312上。如图15所示，可以在多个散热插塞312上设置一个焊料凸起322。如参考图1所述，对于后续的回流焊工艺，焊料凸起322可以由具有相对较低熔点的金属材料形成。
根据实施例，阻焊层321可以形成在散热插塞312和焊料凸起322之间。阻焊层321可以由例如含环氧树脂的绝缘油墨形成。阻焊层321可以限定阻焊层限定区域，散热插塞312通过阻焊层限定区域与焊料凸起322接触。通过阻焊层321开口的阻焊层限定区域可以具有例如与下文所述的接合图案304相对应的形状和大小(例如，相同的形状和大小)。例如，在一个接合图案304与两个散热插塞312相对应的情况下，阻焊层321可以限定具有与在两个散热插塞312上的一个接合图案304相同的形状和大小的开口区域。因此，尽管阻焊层321限定了设置在散热插塞312上的、且焊料凸起322被设置为通过其与散热插塞312直接接触的区域，但是，由于该区域提供了与接合图案304相同的形状和大小，因此阻焊层321可以使得下文所述的自对准效果最大化。
尽管在图15中，一个焊料凸起322被示出为设置在多个散热插塞312上，但显然本发明不限于此。例如，可以在每个散热插塞312上设置焊料凸起322，或者可以在三个或更多个散热插塞312上设置一个焊料凸起322。
参考图16，如参考图2所述，可以制备包括半导体器件的管芯200。如参考图2所述，管芯200可以包括在管芯200的上述一个表面上的接触焊盘202和在管芯200的上述另一表面上的接合图案204。
管芯200可以置于基底基板300的、其中设置有焊料凸起322的空腔302上。更详细地，管芯200可以设置在基底基板300上，使得管芯200的接合图案204与焊料凸起322接触。如参考图2所述，可以对焊料凸起322进行回流焊，并且由此，管芯200可以容易地接合并自对准到基底基板300。
焊料凸起322可以包括与管芯200相邻的第一部分和与散热插塞322相邻的第二部分。如图16所示，焊料凸起322可以设置在散热插塞322上，然后，管芯200可以设置在散热插塞322上，并且在这种情况下，第一部分可以具有比第二部分小的宽度。
此外，如参考图10和图11所述，焊料凸起322可以设置在管芯200上，然后可以将管芯200接合到基底基板300。
管芯200可以置于空腔302中，然后，如参考图3所述，可以用聚合物树脂层330来填充空腔302。
参考图17，重新分配层350可以形成在管芯200上。重新分配层350可以包括电连接到管芯200中的半导体器件的互连线354和钝化层352。如图17所示，接触焊盘204中的一些可通过重新分配层350中的互连线354电连接到第一连接插塞314。对于本领域技术人员显而易见的是，由重新分配层350中的互连线354制成的电连接结构不限于图17所示的结构。
参考图18，电连接到重新分配层350的互连线354的焊球360可以形成在重新分配层350上。在形成焊球360之后，管芯200和包括重新分配层350的基底基板300可以颠倒，并且焊球360可以连接到外部器件。因此，可以向外部器件传输在管芯200中的半导体器件中产生的信号。
根据本发明的第二实施例，与本发明的第一实施例不同，第一连接插塞314和第二连接插塞316可以直接电连接到重新分配层350中的互连线354。因此，即使省略了在第一连接插塞314和第二连接插塞316上形成焊料凸起和接触插塞的工艺，第一连接插塞314和第二连接插塞316也可以容易地电连接到焊球360。因此，可以提供制造工艺简化并且制造成本降低的半导体封装结构及其制造方法。
此外，在本发明的第一实施例中，第二焊料凸起124之间的距离的减小可能导致第二焊料凸起124之间的短路，但是根据本发明的第二实施例，在PCB中设置了与第二焊料凸起124相对应的互连线，因此，可以提供具有精细间距的半导体封装结构及其制造方法。
根据本发明第二实施例的修改示例，与本发明的前述第二实施例不同，可以提供具有封装体叠层(POP)结构的半导体封装结构。在下文中，将参考图19描述根据本发明第二实施例的修改示例的半导体封装结构。
图19是示出了根据本发明第二实施例的修改示例的半导体封装结构的图。
参考图19，可以提供参考图18描述的根据本发明第二实施例的第一半导体封装结构P2a和第二半导体封装结构P2b。第二半导体封装结构P2b可以置于第一半导体封装结构P2a上。
第一半导体封装结构P2a和第二半导体封装结构P2b可以通过第一半导体封装结构P2a的第一连接插塞114a彼此电连接，并且因此第一半导体封装结构P2a中的管芯200a和第二半导体封装结构P2b中的管芯200b可以彼此交换信号。这里，第一半导体封装结构P2a中的管芯200a和第二半导体封装结构P2b中的管芯200b可以由如参考图13所述的同质或异质的器件组成。
此外，第二半导体封装结构P2b可以电连接到第二连接插塞116a，并且因此可以通过第一半导体封装结构P2a的焊球160a向外部器件发送信号和从外部器件接收信号。
尽管在图19中，两个半导体封装结构被示出为是堆叠的，但是堆叠的半导体封装结构的数量可以是三个或更多个。
此外，显而易见的是，在根据本发明第二实施例的半导体封装结构中，如参考图14所述，至少两个管芯可以彼此相邻地布置。
在上述第一实施例和第二实施例中，可以保留基底基板，而根据本发明的第三实施例，可以去除基底基板。在下文中，将参考图20至图23描述根据本发明第三实施例的半导体封装结构及其制造方法。作为参考，可以通过去除根据前述第一实施例和/或第二实施例以及其修改示例的半导体封装结构中的基底基板和焊球、此外通过去除管芯的一部分来制造根据本发明第三实施例的半导体封装结构。
图20是示出了根据本发明第三实施例的半导体封装结构及其制造方法的图。
参考图20(a)，为了形成根据本发明第三实施例的半导体封装结构，首先，可以制备根据前面参考图1至图8所述的根据第一实施例的半导体封装结构。
可以从根据本发明第一实施例制造的半导体封装结构中去除由图20(a)的虚线所示的部分。例如，可以去除管芯200的一部分、焊料凸起、阻焊层和基底基板。更详细地，可以通过化学机械抛光(CMP)工艺来去除管芯200的一部分、焊料凸起、阻焊层和基底基板。因此，可以提供其中去除了与焊料凸起直接接触的管芯200的一部分的半导体封装结构，如图20(b)所示。
根据本发明第三实施例的封装结构可以提供更薄的半导体封装结构，如图20(b)所示。换句话说，根据本发明第三实施例的封装结构可以提供沿厚度方向较薄的结构。
此外，根据本发明第三实施例的封装结构可以提供容易的对准，因为如上所述，当管芯形成在基底基板上时，在根据本发明第一实施例的封装结构中焊料凸起提供界面。换句话说，即使当管芯以超过允许的误差范围的误差置于基底基板上时，由于通过回流焊而融化的焊料凸起的表面张力，管芯可以自对准到基底基板上的适当位置处。
在参考图20描述的本发明的第三实施例的描述中提及将管芯的一部分、焊料凸起和基底基板都去除的示例，但仅去除它们中的一部分也是显而易见的。
显而易见的是，根据本发明第三实施例的制造半导体封装的方法可以作为关于根据参考图10所述的第一实施例的第一修改示例的半导体封装结构以及关于根据参考图11所述的第一实施例的第二修改示例的半导体封装结构的后续工艺来执行。
图21是示出了根据本发明第三实施例的半导体封装结构及其制造方法的另一图。
参考图21，根据本发明第三实施例的半导体封装结构及其制造方法可以应用于根据参考图12所述的第一实施例的第三修改示例的半导体封装结构及其制造方法。
参考图21(a)，为了形成根据本发明第三实施例的半导体封装结构，首先，可以制备根据前面参考图12所述的根据第一实施例的第三修改示例的半导体封装结构。
可以从根据本发明第一实施例制造的半导体封装结构中去除由图21(a)的虚线所示的部分。例如，可以去除管芯200的一部分、焊料凸起、和基底基板。更详细地，可以通过化学机械抛光(CMP)工艺来去除管芯200的一部分、焊料凸起和基底基板。因此，可以提供其中去除了与焊料凸起直接接触的管芯200的一部分的半导体封装结构，如图21(b)所示。
根据本发明第三实施例的封装结构可以提供更薄的半导体封装结构，如图21(b)所示。换句话说，根据本发明第三实施例的封装结构可以提供沿厚度方向较薄的结构。
此外，根据本发明第三实施例的封装结构可以提供容易的对准，这是因为当管芯形成在基底基板上时，焊料凸起提供界面。换句话说，即使当管芯以超过允许的误差范围的误差置于基底基板上时，由于通过回流焊而融化的焊料凸起的表面张力，管芯可以自对准到基底基板上的适当位置处。
在参考图21描述的本发明的第三实施例的描述中提及将管芯的一部分、焊料凸起和基底基板都除去的示例，但仅去除了它们中的一部分也是显而易见的。
此外，参考图22，显而易见的是，根据本发明第三实施例的制造半导体封装的方法可以作为关于根据参考图13所述的第一实施例的第四修改示例的半导体封装结构及其制造方法的后续工艺来执行。
如图22所示，在将根据本发明第三实施例的制造半导体封装结构的方法应用于沿厚度方向堆叠的半导体封装结构的情况下，可以减小厚度并由此提供紧凑设计。
此外，参考图23，显而易见的是，根据本发明第三实施例的制造半导体封装的方法可以作为关于根据参考图14所述的第一实施例的第五修改示例的半导体封装结构及其制造方法的后续工艺来执行。
此外，尽管未示出，但是显而易见的是，根据本发明第三实施例的制造半导体封装的方法也可以用作为关于根据参考图15至图18所述的本发明第二实施例的半导体封装结构及其制造方法和关于根据参考图19所述的本发明第二实施例的修改示例的半导体封装结构及其制造方法的后续工艺。
将描述其中可以使用根据本发明的前述实施例及其修改示例的半导体封装结构的示例。
图24是示意性地示出了根据本发明实施例的包括半导体封装结构的电子系统的示例的框图。
参考图24，根据本发明实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储设备1130、接口1140和总线1150。控制器1110、输入/输出单元1120、存储设备1130和/或接口1140可以通过总线1150彼此连接。总线1150可以与传输数据的路径相对应。
控制器1110可以包括微处理器、数字信号处理器、微控制器或者其他逻辑器件中的至少一个，所述其他逻辑器件被配置为具有与前述器件中的任一个的功能类似功能。根据实施例，控制器1110可以包括根据本发明前述实施例的半导体封装结构中的至少一个。输入/输出单元1120可以包括键区、键盘、显示设备等。存储设备1130可以存储数据和/或命令。根据实施例，存储设备1130可以包括通过本发明的前述实施例公开的半导体封装结构中的至少一个。
接口单元1140可以执行向通信网络发送电数据或从通信网络接收电数据的功能。接口单元1140可以以有线或无线方式操作。例如，接口1140可以包括天线、有线/无线收发器等。尽管未示出，但电子系统1100还包括快速DRAM和/或SRAM器件，用作用于改善控制器1110的操作的操作存储器。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、web平板电脑、无线电话、移动电话、数字音乐播放器、存储卡、或被配置为在无线环境中发送和/或接收信息的任何电子产品。
虽然已经参考本发明的一些优选实施例示出和描述了本发明，但是本发明的范围决不限于特定实施例。相反，本发明的范围应由所附权利要求限定。本领域普通技术人员应该理解的是，在不脱离本发明的精神和范围的情况下可以进行形式和细节上的各种改变。
工业实用性
根据本发明一些实施例和改型的半导体封装结构及其制造方法可以应用于各种封装结构。例如，根据本发明的一些实施例和改型的半导体封装结构及其制造方法可以应用于晶片级或面板级扇出封装领域。

Claims (20)

1.一种半导体封装结构，包括：
基底基板；
管芯，置于所述基底基板上，所述管芯包括半导体器件；
焊料凸起，置于所述管芯的一个表面上，以将所述管芯中产生的热向外部排出；以及
焊球，置于所述管芯的面向所述一个表面的另一表面上，以向外部器件传输由所述管芯的所述半导体器件产生的信号。
2.根据权利要求1所述的半导体封装结构，其中，在所述管芯中产生并通过所述焊料凸起向外部排出的热的方向与所述管芯中的所述半导体器件产生并通过所述焊球向外部器件传输的信号的方向彼此反向平行。
3.根据权利要求1所述的半导体封装结构，其中，所述基底基板还包括穿透所述基底基板的散热插塞，并且
所述散热插塞连接到所述焊料凸起。
4.根据权利要求3所述的半导体封装结构，其中，所述焊料凸起包括与所述管芯相邻的第一部分和与所述散热插塞相邻的第二部分，并且
所述第一部分的宽度小于所述第二部分的宽度。
5.根据权利要求3所述的半导体封装结构，其中，设置有多个所述散热插塞，并且
所述焊料凸起连接到所述多个散热插塞。
6.根据权利要求1所述的半导体封装结构，其中，接合图案置于所述管芯和所述焊料凸起之间，以提供所述管芯和所述焊料凸起之间的界面。
7.根据权利要求6所述的半导体封装结构，其中，所述接合图案与所述半导体器件电断开。
8.根据权利要求6所述的半导体封装结构，还包括阻焊层，所述阻焊层设置在所述基板和所述焊料凸起之间，以限定具有与所述接合图案相对应的形状的开口区域，所述焊料凸起通过所述开口区域耦接到所述基板。
9.根据权利要求1所述的半导体封装结构，其中，所述基底基板具有板形形状。
10.根据权利要求1所述的半导体封装结构，其中，所述基底基板包括空腔，并且所述管芯位于所述空腔中。
11.根据权利要求1所述的半导体封装结构，其中，所述基底基板还包括连接插塞，并且
电连接到所述连接插塞的附加管芯置于所述管芯上。
12.根据权利要求1所述的半导体封装结构，还包括与所述管芯相邻的邻近管芯，
其中，所述管芯和所述邻近管芯彼此电连接。
13.一种半导体封装结构，包括：
基底基板；
管芯，置于所述基底基板上，所述管芯包括半导体器件；
散热插塞，置于所述管芯的一个表面上，以将所述管芯中产生的热向外部排出；以及
焊球，置于所述管芯的面向所述一个表面的另一表面上，以向外部器件传输由所述管芯的所述半导体器件产生的信号。
14.根据权利要求13所述的半导体封装结构，其中，在所述管芯中产生并通过所述散热插塞向外部排出的热的方向与所述管芯中的所述半导体器件产生并通过所述焊球向外部器件传输的信号的方向彼此反向平行。
15.一种制造半导体封装结构的方法，包括：
制备基底基板；
制备包括半导体器件的管芯；
通过在所述管芯的一个表面上设置第一焊料凸起，然后对所述第一焊料凸起进行回流焊，将所述管芯与所述基底基板接合并自对准；
在所述管芯的面向所述一个表面的另一表面上形成重新分配层，所述重新分配层包括电连接到所述半导体器件的互连线；以及
在所述重新分配层上形成电连接到所述重新分配层的所述互连线的焊球。
16.根据权利要求15所述的方法，其中，所述基底基板包括连接插塞，
在所述散热插塞上设置所述第一焊料凸起包括：在所述连接插塞上设置液态的第二焊料凸起，并且
所述方法还包括：将连接到所述连接插塞的附加管芯放置在所述管芯上。
17.根据权利要求15所述的方法，其中，所述基底基板还包括散热插塞，所述散热插塞穿透所述基底基板并与所述第一焊料凸起接触，并且
通过所述第一焊料凸起和所述散热插塞将在所述管芯中产生的热向外部排出。
18.根据权利要求15所述的方法，还包括：在所述重新分配层上形成所述焊球之后，去除所述管芯的所述一个表面上的所述第一焊料凸起和所述基底基板。
19.根据权利要求18所述的方法，其中，执行所述去除以去除所述管芯的、与所述第一焊料凸起直接接触的表面上的一部分。
20.根据权利要求15所述的方法，其中，在制备所述基底基板时，所述基底基板还包括阻焊层，所述阻焊层限定了用于将所述第一焊料凸起耦接到所述基底基板上的开口区域，并且
在接合和自对准时，所述第一焊料凸起通过回流焊与所述开口区域耦接，从而允许所述管芯自对准到所述基底基板上。
CN201680048590.2A 2015-08-31 2016-08-30 半导体封装结构及其制造方法 Active CN108028239B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR10-2015-0123166 2015-08-31
KR20150123166 2015-08-31
KR1020160106744A KR101923659B1 (ko) 2015-08-31 2016-08-23 반도체 패키지 구조체, 및 그 제조 방법
KR10-2016-0106744 2016-08-23
PCT/KR2016/009634 WO2017039275A1 (ko) 2015-08-31 2016-08-30 반도체 패키지 구조체, 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN108028239A true CN108028239A (zh) 2018-05-11
CN108028239B CN108028239B (zh) 2021-08-13

Family

ID=58404695

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680048590.2A Active CN108028239B (zh) 2015-08-31 2016-08-30 半导体封装结构及其制造方法

Country Status (3)

Country Link
US (1) US10847435B2 (zh)
KR (1) KR101923659B1 (zh)
CN (1) CN108028239B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659239A (zh) * 2018-11-22 2019-04-19 珠海越亚半导体股份有限公司 一种埋芯流程后置的集成电路封装方法及封装结构
CN110942998A (zh) * 2019-12-06 2020-03-31 西安中车永电电气有限公司 一种ipm模块的芯片焊接方法
TWI741388B (zh) * 2019-07-29 2021-10-01 台灣積體電路製造股份有限公司 半導體封裝體及其製造方法
CN114496567A (zh) * 2018-09-14 2022-05-13 三星电机株式会社 电子组件
TWI831089B (zh) * 2020-11-27 2024-02-01 大陸商上海易卜半導體有限公司 半導體封裝方法、半導體元件以及包含其的電子設備
US11955396B2 (en) 2020-11-27 2024-04-09 Yibu Semiconductor Co., Ltd. Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039275A1 (ko) 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
DE102017123326B4 (de) * 2017-03-15 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages und Verfahren zu deren Herstellung
US10529698B2 (en) * 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US11410918B2 (en) 2017-11-15 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier
US10566261B2 (en) 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
DE102018106038A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung
US11610706B2 (en) * 2018-01-12 2023-03-21 Intel Corporation Release layer-assisted selective embedding of magnetic material in cored and coreless organic substrates
US20200176364A1 (en) 2018-11-29 2020-06-04 Samsung Electronics Co., Ltd. Package module
KR102589684B1 (ko) 2018-12-14 2023-10-17 삼성전자주식회사 반도체 패키지
KR20200140654A (ko) 2019-06-07 2020-12-16 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20210280507A1 (en) * 2020-03-05 2021-09-09 Qualcomm Incorporated Package comprising dummy interconnects
US11923267B2 (en) * 2020-03-26 2024-03-05 Intel Corporation IC die with solderable thermal interface structures for assemblies including solder array thermal interconnects
US11935808B2 (en) * 2020-03-26 2024-03-19 Intel Corporation IC die and heat spreaders with solderable thermal interface structures for multi-chip assemblies including solder array thermal interconnects
KR20220004269A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지
US11316086B2 (en) * 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core
CN112420528B (zh) * 2020-11-27 2021-11-05 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1512578A (zh) * 2002-12-27 2004-07-14 ��ʽ���������Ƽ� 半导体模块
US20050184377A1 (en) * 2004-01-30 2005-08-25 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
JP2009027042A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 回路モジュール、回路モジュールの製造方法および携帯機器
US20120045871A1 (en) * 2010-08-17 2012-02-23 Samsung Electronics Co., Ltd Method of manufacturing semiconductor package
CN202384323U (zh) * 2011-12-14 2012-08-15 日月光半导体制造股份有限公司 半导体封装构造
JP2013077691A (ja) * 2011-09-30 2013-04-25 Fujikura Ltd 部品内蔵基板実装体及びその製造方法並びに部品内蔵基板
CN104766844A (zh) * 2014-01-07 2015-07-08 日月光半导体制造股份有限公司 半导体结构及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3673094B2 (ja) * 1997-10-01 2005-07-20 株式会社東芝 マルチチップ半導体装置
US6809421B1 (en) 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
KR20050080310A (ko) 2004-02-09 2005-08-12 삼성전기주식회사 페라이트 코어 및 이를 포함한 편향요크
US8022532B2 (en) * 2005-06-06 2011-09-20 Rohm Co., Ltd. Interposer and semiconductor device
US20080093749A1 (en) * 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design
KR20090130702A (ko) * 2008-06-16 2009-12-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8003512B2 (en) * 2009-02-03 2011-08-23 International Business Machines Corporation Structure of UBM and solder bumps and methods of fabrication
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US20130127037A1 (en) 2010-03-31 2013-05-23 Nec Corporation Semiconductor device built-in substrate
JP5343932B2 (ja) * 2010-06-22 2013-11-13 株式会社デンソー 半導体装置の製造方法
JP5740903B2 (ja) * 2010-10-19 2015-07-01 富士通株式会社 電子装置、半導体装置、サーマルインターポーザ及びその製造方法
TWI467735B (zh) * 2010-12-31 2015-01-01 矽品精密工業股份有限公司 多晶片堆疊封裝結構及其製法
US8967452B2 (en) * 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
KR20150094135A (ko) 2014-02-10 2015-08-19 삼성전자주식회사 반도체 패키지 및 이의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1512578A (zh) * 2002-12-27 2004-07-14 ��ʽ���������Ƽ� 半导体模块
US20050184377A1 (en) * 2004-01-30 2005-08-25 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
JP2009027042A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 回路モジュール、回路モジュールの製造方法および携帯機器
US20120045871A1 (en) * 2010-08-17 2012-02-23 Samsung Electronics Co., Ltd Method of manufacturing semiconductor package
JP2013077691A (ja) * 2011-09-30 2013-04-25 Fujikura Ltd 部品内蔵基板実装体及びその製造方法並びに部品内蔵基板
CN202384323U (zh) * 2011-12-14 2012-08-15 日月光半导体制造股份有限公司 半导体封装构造
CN104766844A (zh) * 2014-01-07 2015-07-08 日月光半导体制造股份有限公司 半导体结构及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496567A (zh) * 2018-09-14 2022-05-13 三星电机株式会社 电子组件
CN109659239A (zh) * 2018-11-22 2019-04-19 珠海越亚半导体股份有限公司 一种埋芯流程后置的集成电路封装方法及封装结构
TWI741388B (zh) * 2019-07-29 2021-10-01 台灣積體電路製造股份有限公司 半導體封裝體及其製造方法
CN110942998A (zh) * 2019-12-06 2020-03-31 西安中车永电电气有限公司 一种ipm模块的芯片焊接方法
TWI831089B (zh) * 2020-11-27 2024-02-01 大陸商上海易卜半導體有限公司 半導體封裝方法、半導體元件以及包含其的電子設備
US11955396B2 (en) 2020-11-27 2024-04-09 Yibu Semiconductor Co., Ltd. Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly

Also Published As

Publication number Publication date
KR101923659B1 (ko) 2019-02-22
US20180240729A1 (en) 2018-08-23
US10847435B2 (en) 2020-11-24
CN108028239B (zh) 2021-08-13
KR20170026170A (ko) 2017-03-08

Similar Documents

Publication Publication Date Title
CN108028239A (zh) 半导体封装结构及其制造方法
CN104576557B (zh) 包括插入件开口的半导体封装件装置
CN104253115B (zh) 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制
US10121768B2 (en) Thermally enhanced face-to-face semiconductor assembly with built-in heat spreader and method of making the same
KR101577884B1 (ko) 마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법
CN106910736A (zh) 半导体封装及其制造方法
CN107464804B (zh) 包括散热器的半导体封装及其制造方法
US9202742B1 (en) Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
CN103094244A (zh) 嵌埋穿孔中介层的封装基板及其制法
CN105428337A (zh) 半导体封装及其制造方法
KR20160014475A (ko) 스택 패키지
US20240079288A1 (en) Semiconductor package structure and fabrication method thereof
CN107403768A (zh) 包括贯穿模球连接体的半导体封装及其制造方法
KR20130015393A (ko) 반도체 패키지 및 이의 제조 방법
CN108074905A (zh) 电子装置及其制法与基板结构
CN104134641A (zh) 半导体封装件及其制法
CN100466246C (zh) 用于封装的柔性基板
TWI685944B (zh) 三維直通矽晶貫孔結構
CN110164781A (zh) 电子封装件的制法
CN101465341B (zh) 堆叠式芯片封装结构
CN105789174B (zh) 半导体封装及半导体封装基座的制造方法
CN207624678U (zh) 一种三维pop封装结构
CN105575942A (zh) 中介基板及其制法
CN105655303A (zh) 中介基板及其制法
TW494560B (en) Ceramic package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant