KR20170026170A - 반도체 패키지 구조체, 및 그 제조 방법 - Google Patents

반도체 패키지 구조체, 및 그 제조 방법 Download PDF

Info

Publication number
KR20170026170A
KR20170026170A KR1020160106744A KR20160106744A KR20170026170A KR 20170026170 A KR20170026170 A KR 20170026170A KR 1020160106744 A KR1020160106744 A KR 1020160106744A KR 20160106744 A KR20160106744 A KR 20160106744A KR 20170026170 A KR20170026170 A KR 20170026170A
Authority
KR
South Korea
Prior art keywords
die
base substrate
solder bump
solder
plug
Prior art date
Application number
KR1020160106744A
Other languages
English (en)
Other versions
KR101923659B1 (ko
Inventor
김영호
박환필
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to US15/754,520 priority Critical patent/US10847435B2/en
Priority to PCT/KR2016/009634 priority patent/WO2017039275A1/ko
Priority to CN201680048590.2A priority patent/CN108028239B/zh
Publication of KR20170026170A publication Critical patent/KR20170026170A/ko
Application granted granted Critical
Publication of KR101923659B1 publication Critical patent/KR101923659B1/ko
Priority to US17/078,422 priority patent/US11315851B2/en
Priority to US17/700,956 priority patent/US11842941B2/en
Priority to US18/506,742 priority patent/US20240079288A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지 구조체의 제조 방법이 제공된다. 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 외부 장치로 전송하는 솔더 볼(solder ball)을 포함하여 이루어질 수 있다.

Description

반도체 패키지 구조체, 및 그 제조 방법{Semiconductor package structure, and method of fabricating the same}
본 발명은 반도체 패키지 구조체, 및 그 제조 방법에 관련된 것으로, 웨이퍼 레벨 또는 패널 레벨의 팬 아웃 전자 패키징에서의 플립 칩 다이의 후면 부에 형성된 금속 층과 그 위에 형성된 솔더를 활용하여 다이를 기판 위에 놓고 리플로우 시킬 때, 솔더가 녹으면서 상온으로 다시 오는 과정에서 다이와 기판면에 있는 금속 패드의 위치가 서로 자동적으로 자가 정렬(Self-alignment)되는 현상을 활용하는 것으로, 기판 내 다이의 위치가 고 정밀도를 갖게 되어 수많은 입출력 단자를 요구하는 반도체 디바이스의 패키지 제조 공정에 활용할 수 있다. 추가적으로, 다이(die)에서 생성된 열을 외부로 방출하는 방열 플러그를 포함하는 반도체 패키지 구조체, 및 그 제조 방법에 관련된 것이다.
스마트 기기(예를 들어, 스마트폰, 태블릿 PC 등)에 사용되는 핵심 부품 중에 하나인 어플리케이션 프로세서는 점점 고성능화, 다기능화되고 있다. 이에 따라, 칩을 구동하기 위한 클럭 스피드가 빨라지고, 크기는 소형화 되어 가는 추세이다.
막대한 비용으로 제작된 시스템 온 칩(SOC) 반도체 칩은 후 공정인 조립 공정 중에 이미 알려진 굿 다이(KGD: Known Good Die)를 손실하지 않는 공정 및 구조를 선택하는 것은 전체 생산 비용 및 제품 수익을 결정할 수 있는 중요한 요소이다. 이러한 시스템 반도체 다이들은 수많은 입출력 단자들이 존재하기에 이를 연결하기 위해서는 높은 밀도의 패턴 형성이 필요하다. 높은 밀도의 패턴의 공정 구현을 위해서는 다이 위에 존재하는 패드와 패턴과 연결될 비아(via)의 위치가 서로 정렬(alignment)되는 것이 중요한데, 미세 패턴으로 갈수록 기판 위에서의 다이의 위치 정확도는 더욱 중요해져 패턴 수율 및 전체 제품 수율에 막대한 영향을 끼치므로 반드시 해결 해야 기본적인 사항이다. 추가적으로, 디바이스의 성능 및 소자의 특성 효율 측면에서, 어플리케이션 프로세서에서 발생되는 열이 소자의 성능에 영향을 미칠 뿐 아니라 수명을 단축시키고 신뢰성을 저하시키는 문제를 야기되고 있으며, 소자 구동 시 발생되는 열을 효과적으로 제거해주는 것이 중요한 이슈로 부상하고 있다. 특히, 모바일용 디바이스 또는 웨어러블 디바이스에 요구되는 저 전력, 고 스피드 및 고 성능 특성으로 인해, 시스템 온 칩의 형태로 개발이 진행되고 있어, 디바이스에서 발생하는 열을 효율적을 외부로 방출하는 기술에 대한 관심이 급격하게 높아지고 있다.
또한, 3 차원 구조의 전자 패키지는 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적, 기계적 그리고 열적 신뢰성 문제가 발생할 가능성이 높다. 그리고, 모바일 어플리케이션 프로세서의 경우 여러 개의 회로로 구성된 시스템 온 칩으로 구성되어 있어 칩에서 발생된 고온의 열은 소자의 성능 및 신뢰성을 저하시킨다. 이에 따라, 방열 기능을 갖는 패키징 기술 및 구조의 선택에 대한 중요성이 더욱 더 커지고 있다.
공개번호 : KR20050080310A (출원인 : 삼성전기주식회사)
본 발명이 해결하고자 하는 일 기술적 과제는 자가 정렬(self-alignment) 효과를 통하여 고 정밀도 및 고 수율의 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
보다 구체적으로, 본 발명이 해결하고자 일 다른 기술적 과제는, 조립 과정에서의 다이의 기판 위에서의 위치 정확도를 향상시켜 후속의 재 배선 공정에서의 재배선의 비아와 다이의 패드가 서로 연결시키기 위해 서로 정렬할 때 발생하는 공정 손실을 줄 일 수 있는 방법을 제공하여 고 정밀도 및 고 수율 뿐 아니라, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 고 신뢰성의 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 제조 공정이 간소화되고 제조 비용이 감소된 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 기존 설비를 그대로 활용할 수 있는 반도체 패키지 구조체의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 컴팩트한 반도체 패키지 구조체를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 패키지 구조체를 제공한다.
일 실시 예에 따르면, 반도체 패키지 구조체는, 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼(solder ball)을 포함할 수 있다.
일 실시 예에 따르면, 상기 다이에서 생성된 열이 외부로 상기 솔더 범프를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행할(anti-parallel) 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 상기 베이스 기판을 관통하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 방열 플러그는 상기 솔더 범프와 연결될 수 있다.
일 실시 예에 따르면, 상기 솔더 범프는, 상기 다이에 인접한 제1 부분, 및 상기 방열 플러그에 인접한 제2 부분을 포함하고, 상기 제1 부분의 폭이 상기 제2 부분의 폭보다 좁을 수 있다.
일 실시 예에 따르면, 상기 방열 플러그는 복수로 제공되고, 상기 솔더 범프는, 복수의 상기 방열 플러그와 연결될 수 있다.
일 실시 예에 따르면, 상기 다이와 상기 솔더 범프 사이에는 상기 다이와 상기 솔더 범프 간의 계면을 제공하는 접합 패턴이 배치될 수 있다.
일 실시 예에 따르면, 상기 접합 패턴은 상기 반도체 소자와 절연될 수 있다.
일 실시 예에 따르면, 상기 기판과 상기 솔더 범프 사이에는, 상기 접합 패턴과 대응하는 형상으로 상기 기판 상에 상기 솔더 범프가 접합하는 개구 영역을 정의하는 솔더 마스크가 더 배치될 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은 플레이트(plate) 형상일 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 오목부를 포함하고, 상기 다이는 상기 오목부 내에 배치될 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하며, 상기 연결 플러그와 전기적으로 연결된 추가 다이(additional die)가 상기 다이 상에 배치될 수 있다.
일 실시 예에 따르면, 상기 다이에 이웃하는 다이를 더 포함하며, 상기 다이와 상기 이웃다이는 전기적으로 상호 연결될 수 있다.
다른 실시 예에 따른 반도체 패키지 구조체는 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이, 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 방열 플러그 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼을 포함할 수 있다.
다른 실시 예에 따르면, 상기 다이에서 생성된 열이 외부로 상기 방열 플러그를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 패키지 구조체의 제조 방법을 제공한다.
일 실시 예에 따른 반도체 패키지 구조체의 제조 방법은, 베이스 기판(base substrate)을 준비하는 단계, 반도체 소자를 포함하는 다이(die)를 준비하는 단계, 제1 솔더 범프(solder bump)를 상기 다이의 일면 상에 제공하고, 상기 제1 솔더 범프를 리플로우(reflow)하여, 상기 다이가 상기 베이스 기판에 접합 및 자가 정렬(self-align)되는 단계, 상기 반도체 소자와 전기적으로 연결된 배선을 포함하는 재배선층(re-distribution layer)을 상기 다이의 상기 일면에 대향하는 타면 상에 형성하는 단계 및 상기 재배선층의 상기 배선과 전기적으로 연결된 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계를 포함하여 이루어질 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하고, 상기 제1 솔더 범프를 상기 방열 플러그 상에 제공하는 단계는, 액체 상태의 제2 솔더 범프를 상기 연결 플러그 상에 제공하는 단계를 포함하고, 상기 연결 플러그와 연결되는 추가 다이를 상기 다이 상에 배치하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 상기 베이스 기판을 관통하며 상기 제1 솔더 범프와 접촉하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 다이에서 생성된 열은 상기 제1 솔더 범프 및 상기 방열 플러그를 통하여 외부로 방출될 수 있다.
일 실시 예에 따르면, 상기 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계 이후에, 상기 다이의 일면 상의 제1 솔더 범프 및 상기 베이스 기판을 제거하는 제거 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제거 단계는 상기 제1 솔더 범프와 직접 접하는 면의 상기 다이 일부도 함께 제거할 수 있다.
일 실시 예에 따르면, 상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판은, 상기 베이스 기판 상에 상기 제1 솔더 범프 접합을 위한 개구 영역을 정의하는 솔더 마스크를 더 포함하고, 상기 접합 및 자가 정렬되는 단계에서, 상기 제1 솔더 범프는, 상기 리플로우에 의하여 상기 개구 영역에 접합함으로써, 상기 다이가 상기 베이스 기판 상에 자가 정렬될 수 있다.
본 발명의 실시 예에 따르면, 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼(solder ball)을 포함할 수 있다. 이에 따라 상기 솔더 범프의 리플로우 공정에 의해, 상기 다이가 상기 베이스 기판에 자기 정렬 될 수 있다. 이에 따라, 공정 마진(margin)이 향상되어 제조 수율이 개선되고, 제조 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다. 또한, 다이에서 생성된 열은 솔더 범프를 통하여 외부로 용이하게 방출될 수 있으므로 고 방열 특성을 가지는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
또한, 상기 솔더 범프의 리플로우 공정에 의해, 상기 다이가 상기 베이스 기판에 자가 정렬될 수 있다. 이에 따라, 공정 마진(margin)이 향상되어 제조 수율이 개선되고, 제조 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
도 1 내지 도 8은 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체, 및 그 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 2의 A를 확대하여 표시한 도면이다.
도 10은 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 13은 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 14는 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 15 내지 도 18은 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 20 내지 도 23은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 24는 본 발명의 실시 예에 따른 반도체 패키지 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1 내지 도 8은 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체, 및 그 제조 방법을 설명하기 위한 도면들이고, 도 9는 도 2의 A를 확대하여 표시한 도면이다.
도 1을 참조하면, 베이스 기판(base substrate, 100)이 준비된다. 상기 베이스 기판(100)은 PCB 기판일 수 있다. 상기 베이스 기판(100)은, 방열 플러그(heat dissipation plug, 112), 제1 연결 플러그(first connecting plug, 114), 및 제2 연결 플러그(116)를 포함할 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는 상기 베이스 기판(100)을 관통할 수 있다. 이에 따라, 상기 방열 플러그(112)의 양단, 상기 제1 연결 플러그(114)의 양단, 및 상기 제2 연결 플러그(116)의 양단이 노출될 수 있다. 상기 방열 플러그(112)는 후술되는 다이(200)에서 발생되는 열을 외부로 방출하기 위한 것일 수 있고, 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는, 패키지 온 패키지(Package on Package, PoP) 또는 시스템 인 패키지(System in Package, SiP) 구조에서 상기 다이(200) 상에 적층되는 다른 다이와의 연결을 위한 것일 수 있다.
도 1에 도시된 바와 같이, 상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는 복수로 제공될 수 있다. 또한, 복수의 상기 제1 방열 플러그(112)는 상기 베이스 기판(100)의 중앙 부분 내에 배치될 수 있고, 상기 1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는 상기 베이스 기판(100)의 가장자리 부분 내에 배치될 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는 서로 동일한 금속으로 형성될 수 있다. 예를 들어, 상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는, 구리(Cu), 알루미늄(Al), 또는 금(Au) 등으로 형성될 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116) 상에, 솔더 범프(solder bump, 122, 124)가 제공될 수 있다. 구체적으로, 상기 방열 플러그(112) 상에 제1 솔더 범프(122)가 제공되고, 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116) 상에 제2 솔더 범프(124)가 제공될 수 있다. 상기 솔더 범프(122, 124)는 후속 리플로우(reflow) 공정을 위해, 상대적으로 용융점이 낮은 금속으로 형성될 수 있다. 예를 들어, 상기 솔더 범프(122, 124)는, 납(Pb), 주석(Sb), 또는 금(Au) 등으로 형성될 수 있다.
일 실시 예에 따르면, 상기 방열 플러그(112)와 상기 솔더 범프(122) 사이에는 솔더 마스크(121)가 형성될 수 있다. 상기 솔더 마스크(121)는 예를 들어, 에폭시 성분의 절연 잉크로 형성될 수 있다. 상기 솔더 마스크(121)는 상기 방열 플러그(112)가 상기 솔더 범프(122)와 접촉하는 솔더 마스크 정의 영역(solder mask define area)을 정의할 수 있다. 상기 솔더 마스크(121)에 의하여 개구되는 솔더 마스크 정의 영역은, 후술할 접합 패턴(204)과 상응하는 형상 및 크기 예를 들어, 동일한 형상 및 크기를 가질 수 있다. 이에 따라, 솔더 마스크(121)는 방열 플러그(112) 상에 상기 솔더 범프(122)가 직접 접촉하여 제공되는 영역을 정의하되, 상기 접합 패턴(204)과 동일한 형상 및 크기를 제공함으로써, 후술할 자가 정렬 효과를 극대화할 수 있다.
본 발명의 일 실시 예를 설명함에 있어서, 솔더 범프로 호칭하는 경우 제1 솔더 범프(122)를 의미하는 것으로 이해될 수 있다.
일 실시 예에 따르면, 도 1에 도시된 바와 같이, 상기 제1 솔더 범프(122)의 사이즈가 상기 제2 솔더 범프(124)의 사이즈보다 작을 수 있다.
도 2 및 도 9를 참조하면, 반도체 소자를 포함하는 다이(die, 200)가 준비된다. 상기 다이(200) 내의 상기 반도체 소자는, 예를 들어, 트랜지스터, 커패시터, 또는 메모리 셀(플래시 메모리, DRAM 등) 등을 포함할 수 있다. 예를 들어, 상기 다이(200)는, 어플리케이션 프로세서 칩, 메모리 칩, 그래픽 칩 등일 수 있다.
상기 다이(200)는 일면 및 상기 일면에 대향하는 타면을 포함할 수 있다. 상기 다이(200)의 상기 일면은, 상기 반도체 소자들이 인접하게 배치되는 면(active surface)일 수 있다. 다시 말하면, 예를 들어, 상기 다이(200)가 실리콘 기판 상에 형성된 트랜지스터를 포함하는 경우, 상기 다이(200)의 상기 일면은, 상기 트랜지스터가 형성된 상기 실리콘 기판의 상부면에 대응되고, 상기 다이(200)의 상기 타면은 상기 실리콘 기판의 하부면에 대응될 수 있다.
상기 다이(200)의 상기 일면 상에 콘택 패드(contact pad, 202)들이 배치될 수 있다. 상기 콘택 패드(202)들은, 상기 다이(200) 내의 상기 반도체 소자들과 전기적으로 연결될 수 있다. 상기 콘택 패드(202)는 예를 들어, 구리(Cu), 티타늄(Ti), 또는 알루미늄(Al) 등으로 형성될 수 있다.
상기 다이(200)의 상기 타면 상에 접합 패턴(204)들이 배치될 수 있다. 상기 접합 패턴(204)는 상기 다이(200)와 상기 제1 솔더 범프(122) 간의 계면 특성을 개선하기 위한 패턴일 수 있다. 다시 말해, 상기 접합 패턴(204)은 상기 제1 솔더 범프(122)와 상기 다이(200) 간의 접착력을 향상시킬 수 있다. 이를 위하여, 상기 접합 패턴(204)은 금속 물질 예를 들어, 상기 다이(200)의 실리콘과 계면 특성이 우수한 티타늄과 상기 제1 솔더 범프(122)와 계면 특성이 우수한 구리의 이중층으로 형성될 수 있다.
상기 접합 패턴(204)들은 상기 반도체 소자들과 전기적으로 연결되지 않을 수 있다. 다시 말하면, 상기 접합 패턴(204)들은 상기 다이(200)의 상기 타면과 직접적으로 접촉할 뿐, 상기 다이(200) 내에 상기 반도체 소자들과 절연될 수 있다.
상기 다이(200)가 상기 제1 솔더 범프(122)가 제공된 상기 베이스 기판(100) 상에 배치될 수 있다. 보다 구체적으로, 상기 다이(200)의 상기 접합 패턴(204)들이 상기 솔더 마스크(121) 상에 형성된 제1 솔더 범프(122)와 접촉되도록, 상기 다이(200)가 상기 베이스 기판(100) 상에 제공될 수 있다.
상기 제1 솔더 범프(122)가 리플로우(reflow)되어, 상기 다이(200)가 상기 베이스 기판(100)과 용이하게 접합 및 얼라인(align)될 수 있다. 다시 말하면, 상기 다이(200)가 일측으로 치우쳐 배치되더라도, 리플로우에 의해 용융된 상기 제1 솔더 범프(122)의 표면 장력에 의해, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬(self-align)될 수 있다. 이에 따라, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬함으로써, 미세 피치를 가지는 반도체 공정에 있어서, 공정의 수율을 향상시킬 수 있다.
상기 제1 솔더 범프(122)는, 상기 다이(200)에 인접한 제1 부분, 및 상기 방열 플러그(122)에 인접한 제2 부분을 포함할 수 있다. 도 1 및 도 2에 도시된 바와 같이, 상기 제1 솔더 범프(122)가 상기 방열 플러그(122) 상에 제공된 후, 상기 다이(200)가 상기 방열 플러그(122) 상에 배치되어, 상기 제1 부분이 폭(width)이 상기 제2 부분의 폭보다 좁을 수 있다.
도 3을 참조하면, 상기 다이(200)가 상기 베이스 기판(100) 상에 배치된 후, 상기 베이스 기판(100) 및 상기 다이(200) 상에 고분자 수지층(130)이 형성될 수 있다. 예를 들어, 상기 고분자 수지층(130)은 에폭시(epoxy)로 형성될 수 있다. 상기 고분자 수지층(130)은, 상기 다이(200) 및 상기 솔더 범프(122, 124)를 덮되, 상기 콘택 패드(202)의 적어도 일부가 노출되도록 형성될 수 있다. 다시 말하면, 상기 고분자 수지층(130)은 상기 콘택 패드(202)의 상부(upper portion)를 덮지 않을 수 있다.
도 4를 참조하면, 상기 고분자 수지층(130)을 패터닝하여, 상기 제2 솔더 범프(124)를 노출하는 콘택 홀(contact hole, 132)이 형성될 수 있다. 일 실시 예에 따르면, 레이저를 이용하여, 상기 고분자 수지층(130)이 패터닝될 수 있다. 또는, 다른 실시 예에 따르면, 화학적 식각 방법으로 상기 고분자 수지층(130)이 패터닝될 수 있다.
도 5를 참조하면, 상기 콘택 홀(132)을 갖는 상기 고분자 수지층(130) 상에 시드층(seed layer, 142)이 콘포말하게(conformally) 형성될 수 있다. 상기 시드층(142)은, 상기 콘택 홀(132)의 내면(inner surface)을 따라 형성되고, 노출된 상기 콘택 패드(202) 상에도 형성될 수 있다. 예를 들어, 상기 시드층(142)은, 구리(Cu), 아연(Zn), 또는 니켈(Ni) 등으로 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 시드층(142)은 무전해 도금 방식으로 형성될 수 있다.
도 6을 참조하면, 상기 시드층(142)이 형성된 후, 상기 콘택 홀(132)을 갖는 상기 고분자 수지층(130) 상에 금속막(144)이 형성될 수 있다. 상기 금속막(144)은, 상기 콘택 홀(132)을 채울 수 있다. 상기 금속막(144)에 의해, 상기 콘택 패드(202)들은 서로 전기적으로 연결될 수 있다. 상기 금속막(144)은, 상기 시드층(142)과 동일한 물질로 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 금속막(144)은 전해 도금 방식으로 형성될 수 있다.
도 7을 참조하면, 상기 금속막(144)을 패터닝하여, 상기 콘택 홀(132) 내에 콘택 플러그(146)가 형성되고, 상기 콘택 패드들(202)이 서로 이격될 수 있다. 또한, 상기 콘택 패드(202)들 중 일부는, 상기 콘택 플러그(146)와 연결될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 상기 콘택 패드(202)들 중 일부는, 상기 제1 연결 플러그(114) 상의 콘택 플러그(146)와 전기적으로 연결되도록, 상기 금속막(144)이 패터닝될 수 있다.
상기 콘택 패드(202)들 사이의 연결 관계, 및 상기 콘택 패드(202)와 상기 콘택 플러그(146)의 연결 관계는, 도 7에 도시된 바와 달리, 다양한 형태로 구현될 수 있으며, 본 발명의 실시 예가 도 7에 도시된 것에 제한되는 것은 아니다.
상기 다이(200) 상에 재배선층(re-distribution layer, 150)이 형성될 수 있다. 상기 재배선층(150)은, 상기 다이(200) 내의 상기 반도체 소자와 전기적으로 연결된 배선(154) 및 상기 페시베이션층(152)을 포함할 수 있다. 예를 들어, 상기 배선(154)은, 구리(Cu), 알루미늄(Al), 또는 티타늄(Ti) 등으로 형성될 수 있고, 상기 페시베이션층(152)은 실리콘 산화물, 또는 실리콘 질화물 등으로 형성될 수 있다. 이 때, 상기 배선(154)은 다층으로 형성될 수 있음은 물론이다.
도 8을 참조하면, 상기 재배선층(150)의 상기 배선(154)과 전기적으로 연결된 솔더볼(solder ball, 160)이 상기 재배선층(150) 상에 형성될 수 있다. 예를 들어, 상기 솔더볼(160)은, 납(Pb), 주석(Sb), 또는 금(Au) 등으로 형성될 수 있다.
상기 솔더 볼(160)이 형성된 후, 상기 다이(200), 상기 재배선층(150)을 포함하는 상기 베이스 기판(100)은 뒤집어져, 상기 솔더 볼(160)이 외부 장치에 연결될 수 있다. 이에 따라, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호는 상기 외부 장치로 전송될 수 있다. 또한, 상기 다이(200)에서 생성된 열은 상기 방열 플러그(112)에 의해 외부로 방출될 수 있다. 구체적으로, 상기 다이(200) 내의 상기 반도체 소자의 동작으로 생성된 열은, 상기 제1 솔더 범프(122) 및 상기 방열 플러그(112)를 차례로 통과하여, 외부로 방출될 수 있다. 이에 따라, 상기 다이(200)에서 생성된 열이 외부로 방출되는 방향과, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더볼(160)을 통해 상기 외부 장치로 전송되는 방향이, 서로 반 평행(anti-parallel)할 수 있다.
만약, 상술된 본 발명의 실시 예와 달리, 히트 싱크(heat sink)를 이용하여 다이에서 생성된 열을 외부로 방출하는 패키지 구조의 경우, 히트 싱크의 두께 및 크기로 인해 얇은 두께의 패키지 구조를 구현하는데 한계가 있다. 또한, TIM(thermal interface material)을 이용하여 다이에서 생성된 열을 외부로 방출하는 패키지 구조의 경우, 열 전달 특성이 높을수록 공정성 및 신뢰도가 TIM의 특성으로 인해, 고 방열 특성을 갖는 동시에 안정적인 패키지 구조체를 구현하는데 한계가 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 다이(200)와 차례로 연결된 상기 제1 솔더 범프(122) 및 상기 방열 플러그(112)에 의해, 상기 다이(200)에서 발생된 열이 효율적으로 외부로 방출될 수 있다. 이에 따라, TIM의 사용이 생략될 수 있어 제조 공정 및 제조 비용이 간소화되고, 얇은 두께를 가지며, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시 예에 따르면, 상기 다이(200)가 상기 제1 솔더 범프(122)를 갖는 상기 베이스 기판(100) 상에 바로(directly) 배치된 후, 상기 제1 솔더 범프(122)가 리플로우되어, 상기 다이(200)가 상기 베이스 기판(100)에 자가 정렬될 수 있다. 다시 말하면, 상기 다이(200)가 일측으로 치우쳐 배치되더라도, 리플로우에 의해 용융된 상기 제1 솔더 범프(122)의 표면 장력에 의해, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬(self-align)될 수 있다.
최근 고 배선 밀도, 특히 수 많은 입출력 단자를 가지는 반도체 패키지 구조체가 요구되고 있으며, 고 배선 밀도 구현을 위해서는, 상기 다이(200)의 타면에 마련되는 콘택 패드(202)와 비아(via) 예를 들어, 재 배선층과의 연결을 위한 정렬이 중요한 설계 요소에 해당한다. 이와 관련하여, 다이(200)가 베이스 기판에 형성됨에 있어서, 약 5 내지 10 마이크로 미터의 초기 오차가 발생한다 하더라도, 제1 솔더 범프(122)가 리플로우 공정을 통하여 표면 장력을 제공함으로써, 다이(200)가 베이스 기판 상의 정 위치에 자가 정렬되는 효과를 제공할 수 있다. 즉, 상기 다이(200)의 콘택 패드(202)가 형성된 면과 반대 면에 제1 솔더 범프(122)가 제공되되, 상기 다이(200)와 상기 베이스 기판(100) 사이에 상기 제1 솔더 범프(122)가 제공된 상태에서 리플로우 공정이 이루어지므로, 상기 제1 솔더 범프(122)가 녹으면서 상온으로 돌아오는 과정에서, 상기 제1 솔더 범프(122)의 표면 장력에 의하여 상기 다이(200)가 자가 정렬하게 되는 것이다. 따라서, 상기 다이(200)의 콘택 패드(202)가 정 위치에 위치하게 될 수 있다. 특히, 솔더 마스크(121)가 방열 플러그(112) 상에 상기 접합 패턴(204)과 형상 및 크기가 동일한 솔더 마스크 정의 영역을 제공함으로써, 상기 솔더 범프(12)가 리플로우 공정에서 상기 다이(200)를 상기 베이스 기판 상의 정 위치에 자가 정렬시킬 수 있다.
따라서, 본 발명의 실시 예에 따른 반도체 구조체 패키지 제조 방법은 고 배선 밀도 특히 수 많은 입출력 단자를 가지는 반도체 구조체 패키지 구조체를 제공할 수 있음은 물론, 수율을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 베이스 기판(100)으로 PCB 기판이 이용될 수 있다. 이에 따라, 솔더 범프와 달리, 접착층을 이용하여 별도의 기판(artificial substrate) 상에 칩을 배치시키고 그 후 추가적으로 PCB에 실장하는 공정이 생략될 수 있다. 이로 인해, 상기 접착층 열팽창에 따른 정렬 오차가 발생되는 것이 방지될 수 있고, 생산 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시 예에 따라, 상기 베이스 기판(100)의 상기 방열 플러그(112) 상에 상기 제1 솔더 범프(122)를 형성하고, 상기 다이(200)를 상기 제1 솔더 범프(122) 상에 배치시키는 공정들은, 종래의 제조 설비를 그대로 사용할 수 있다. 이에 따라, 제조 설비의 변경 및 신규 설비 투자가 최소화된, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
도 1 내지 도 8을 참조하여 설명된 바와 달리, 본 발명의 제1 실시 예의 변형 예들에 따르면, 상기 제1 솔더 범프(122)는 상기 다이(200) 상에 제공된 후, 상기 베이스 기판(100)의 상기 방열 플러그(112)와 접합될 수 있다. 이하, 도 10 및 도 11을 참조하여, 본 발명의 제1 실시 예의 변형 예들에 따른 반도체 패키지 구조체의 제조 방법이 설명된다.
도 10은 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 도 2를 참조하여 설명된 다이(200), 및 도 1을 참조하여 설명된 베이스 기판(100)이 준비된다. 상기 다이(200)의 접합 패턴(204) 상에, 도 1을 참조하여 설명된 제1 솔더 범프(122)가 제공될 수 있다.
상기 제1 솔더 범프(122)가 상기 다이(200)의 상기 접합 패턴(204) 상에 형성된 후, 상기 베이스 기판(100)이 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이 때, 상기 제1 솔더 범프(122)는 상기 방열 플러그(112) 상에 형성된 솔더 마스크(121)에 의하여 정의된 개구 영역과 접합할 수 있다. 보다 구체적으로, 상기 다이(200)가 고정된 상태에서, 상기 베이스 기판(100)을 움직여, 상기 베이스 기판(100)의 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역과 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이후, 도 2를 참조하여 설명된 것과 같이, 상기 제1 솔더 범프(122)를 리플로우하여, 상기 다이(200)가 상기 베이스 기판(100)과 접합 및 자가 정렬될 수 있다.
이후, 도 3 내지 도 8을 참조하여 설명된 것 공정이 진행되어, 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체가 제조될 수 있다.
도 11은 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 도 2를 참조하여 설명된 다이(200), 및 도 1을 참조하여 설명된 베이스 기판(100)이 준비된다. 도 10을 참조하여 설명된 것과 같이, 상기 다이(200)의 접합 패턴(204) 상에, 도 1을 참조하여 설명된 제1 솔더 범프(122)가 제공될 수 있다.
상기 제1 솔더 범프(122)가 상기 다이(200)의 상기 접합 패턴(204) 상에 형성된 후, 상기 베이스 기판(100)이 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이 때, 상기 제1 솔더 범프(122)는 상기 방열 플러그(112) 상에 형성된 솔더 마스크(121)에 의하여 정의된 개구 영역과 접합할 수 있다. 보다 구체적으로, 상기 베이스 기판(100)이 고정된 상태에서, 상기 다이(200)를 움직여, 상기 베이스 기판(100)의 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역과 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이후, 도 2를 참조하여 설명된 것과 같이, 상기 제1 솔더 범프(122)를 리플로우하여, 상기 다이(200)가 상기 베이스 기판(100)과 접합 및 자가 정렬될 수 있다.
이후, 도 3 내지 도 8을 참조하여 설명된 것 공정이 진행되어, 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체가 제조될 수 있다.
상술된 본 발명의 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시 예의 제3 변형 예에 따르면, 제1 솔더 범프는 복수의 방열 플러그와 연결될 수 있다. 이하, 도 12를 참조하여 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 12는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 12를 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체가 제공되되, 다이(200) 및 방열 플러그(112) 상에 제공되는 제1 솔더 범프(123)는 복수의 상기 방열 플러그(112)와 연결될 수 있다.
상기 제1 솔더 범프(123)는, 도 1을 참조하여 설명된 것과 같이, 베이스 기판(100)의 상기 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역에 제공되되, 복수의 상기 방열 플러그(112) 상에 하나의 상기 제1 솔더 범프(123)가 제공되어, 형성될 수 있다. 예를 들어, 접합 패턴(204) 한 개가 두 개의 방열 플러그(112)에 대응되는 경우, 상기 솔더 마스크(121)는 두 개의 방열 플러그(112) 상에 한 개의 접합 패턴(204)과 동일한 형상 및 크기를 가지는 개구 영역을 정의할 수 있다.
본 발명의 제1 실시 예의 제3 변형 예에 따라 상기 제1 솔더 범프(123)가 복수의 상기 방열 플러그(112)와 연결되는 경우, 상기 다이(200)에서 상기 방열 플러그(112)로 열 전달 효율이 향상될 수 있다. 이에 따라, 고 방열 특성을 갖는 반도체 패키지 구조체가 제공될 수 있다.
또한, 도 12에서, 상기 제1 솔더 범프(123)가 각각 2개의 상기 방열 플러그(112)와 연결되는 것으로 도시하였으나, 이에 한정되지 않고, 상기 제1 솔더 범프(123)는 3개 이상의 상기 방열 플러그(112)와 연결될 수 있는 것은 당업자에게 자명하다.
상술된 본 발명의 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시 예의 제4 변형 예에 따르면, 다이가 적층된 구조의 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 13을 참조하여, 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 13은 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 13을 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른, 제1 반도체 패키지 구조체(P1a) 및 제2 반도체 패키지 구조체(P1b)가 제공된다. 상기 제1 반도체 패키지 구조체(P1a) 상에, 상기 제2 반도체 패키지 구조체(P1b)가 배치될 수 있다.
상기 제1 반도체 패키지 구조체(P1a)와 상기 제2 반도체 패키지 구조체(P1b)는, 상기 제1 반도체 패키지 구조체(P1a)의 제1 연결 플러그(114a)에 의해 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P1a) 내의 다이(200a)와 상기 제2 반도체 패키지 구조체(P1b) 내의 다이(200b)는 서로 신호를 주고 받을 수 있다.
또한, 상기 제2 반도체 패키지 구조체(P1b)는 제2 연결 플러그(116a)와 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P1a)의 솔더볼(160a)을 통해, 외부 장치로 신호를 송수신할 수 있다.
일 실시 예에 따르면, 상기 제1 반도체 패키지 구조체(P1a) 내의 상기 다이(200a)와 상기 제2 반도체 패키지 구조체(P1b) 내의 상기 다이(200b)는 서로 동종 또는 이종의 성능을 가질 수 있다.
예를 들어, 상기 다이(200a)와 상기 다이(200b)가 동종의 성능을 가지는 경우, 상기 다이(200a)와 상기 다이(200b)는 프로세서 칩일 수 있고, 또 다른 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 메모리 칩일 수 있다.
이와 달리, 상기 다이(200a)와 상기 다이(200b)가 이종의 성능을 가지는 경우, 상기 다이(200a)는 프로세서 칩고, 상기 다이(200b)는 프로세서 칩과 연동하여 동작하는 소자일 수 있다. 예를 들어, 상기 다이(200b)는 센서(sensor), 라디오 프리퀀시 소자, 모뎀(modem), 이미지 처리 소자 중 적어도 하나일 수 있다. 프로세서 칩과 연동하는 소자의 예가 이에 국한되는 것이 아님은 물론이다.
상술한 본 발명의 제4 변형 예에 따르면, 다이가 적층된 구조의 반도체 패키지 구조체를 통하여 패키지 온 패키지(Package on Package, POP) 및 시스템 인 패키지(System in Package, SiP)의 구현이 가능하게 된다. 이는, 본 발명의 실시 예에 따른 반도체 패키지 구조체가 다층으로의 확장성이 용이한 특유의 구조를 제공하기 때문이다.
도 13에서 2개의 반도체 패키지 구조체가 적층되는 것으로 도시되었으나, 적층되는 반도체 패키지 구조체의 개수는 3개 이상일 수 있다.
상술된 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시예의 제5 변형 예에 따르면, 다이들이 사이드 바이 사이드(side by side) 구조를 가지는 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 14를 참조하여, 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 14는 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 14를 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체가 제공되되, 다이(200a) 및 다이(200b)가 이웃하게 배치될 수 있다.
상기 다이(200a) 및 상기 다이(200b)는 다양한 방법으로 서로 전기적으로 연결될 수 있다. 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 상기 재배선층(150)의 배선(154)을 통하여 전기적으로 상호 연결될 수 있다. 즉, 상기 다이(200a)의 콘택 패드와 상기 다이(200b)의 콘택 패드는 배선(154)을 통하여 연결될 수 있다. 다른 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 도 6을 참조하여 설명한 전해 도금 공정을 통하여 연결될 수도 있다.
본 발명의 제5 변형 예에 따르면, 상기 다이(200a)와 상기 다이(200b)가 상술한 자가 정렬을 통하여 정확한 위치에 포지셔닝될 수 있으므로, 다이의 콘택 패드가 미세 피치인 경우에도 정밀한 공정을 수행할 수 있는 효과를 제공할 수 있다.
상술된 본 발명의 제1 실시 예에서는 베이스 기판이 플레이트(plate) 형상인 반면, 본 발명의 제2 실시 예에 따르면, 다이는 베이스 기판이 오목부(cavity)를 가지는 형상으로 이루어질 수 있다. 이하, 도 15 내지 도 19를 참조하여 본 발명 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법이 설명된다.
도 15 내지 도 18은 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 15를 참조하면, 베이스 기판(300)이 준비된다. 상기 베이스 기판(300)은 PCB 기판일 수 있다. 상기 베이스 기판(300)은 방열 플러그(312), 제1 연결 플러그(314), 및 제2 연결 플러그(316)를 포함할 수 있다.
상기 방열 플러그(312), 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)는 상기 베이스 기판(300)을 관통할 수 있다. 이에 따라, 상기 방열 플러그(312)의 양단, 상기 제1 연결 플러그(314)의 양단, 및 상기 제2 연결 플러그(316)의 양단이 노출될 수 있다.
상기 베이스 기판(300)은 오목부(302)를 포함할 수 있다. 상기 오목부(302)의 바닥면 아래에 상기 방열 플러그(312)가 배치될 수 있다. 상기 방열 플러그(312)의 일단이 상기 오목부(302)의 상기 바닥면을 구성할 수 있다. 상기 베이스 기판(300)은 상기 오목부(302)를 둘러싸는 볼록부를 포함할 수 있다. 상기 볼록부 내에, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 배치될 수 있다.
상기 방열 플러그(312) 상에 솔더 범프(322)가 제공될 수 있다. 도 15에 도시된 바와 같이, 복수의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공될 수 있다. 상기 솔더 범프(322)는 도 1을 참조하여 설명된 것과 같이, 후속 리플로우(reflow) 공정을 위해, 상대적으로 용융점이 낮은 금속으로 형성될 수 있다.
일 실시 예에 따르면, 상기 방열 플러그(312)와 상기 솔더 범프(322) 사이에는 솔더 마스크(321)가 형성될 수 있다. 상기 솔더 마스크(321)는 예를 들어, 에폭시 성분의 절연 잉크로 형성될 수 있다. 상기 솔더 마스크(321)는 상기 방열 플러그(312)가 상기 솔더 범프(322)와 접촉하는 솔더 마스크 정의 영역(solder mask define area)을 정의할 수 있다. 상기 솔더 마스크(321)에 의하여 개구되는 솔더 마스크 정의 영역은, 후술할 접합 패턴(304)과 상응하는 형상 및 크기 예를 들어, 동일한 형상 및 크기를 가질 수 있다. 예를 들어, 접합 패턴(304) 한 개가 두 개의 방열 플러그(312)에 대응되는 경우, 상기 솔더 마스크(321)는 두 개의 방열 플러그(312) 상에 한 개의 접합 패턴(304)과 동일한 형상 및 크기를 가지는 개구 영역을 정의할 수 있다. 이에 따라, 솔더 마스크(321)는 방열 플러그(312) 상에 상기 솔더 범프(322)가 상기 방열 플러그(312)와 직접 접촉하여 제공되는 영역을 정의하되, 상기 접합 패턴(304)과 동일한 형상 및 크기를 제공함으로써, 후술할 자가 정렬 효과를 극대화할 수 있다.
도 15에서 복수의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공되는 것으로 도시되었으나, 이에 한정되지 않고, 각각의 상기 방열 플러그(312)들 마다 상기 솔더 범프(322)가 제공되거나, 또는 3개 이상의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공될 수 있음은 자명하다.
도 16을 참조하면, 도 2를 참조하여 설명된 것과 같이, 반도체 소자를 포함하는 다이(200)가 준비된다. 상기 다이(200)는, 도 2를 참조하여 설명된 것과 같이, 상기 다이(200)의 일면 상의 콘택 패드(202), 및 상기 다이(200)의 타면 상의 접합 패턴(204)을 포함할 수 있다.
상기 다이(200)가 상기 솔더 범프(322)가 제공된 상기 베이스 기판(300)의 상기 오목부(302) 내에 배치될 수 있다. 보다 구체적으로, 상기 다이(200)의 상기 접합 패턴(204)들이 상기 솔더 범프(322)와 접촉되도록, 상기 다이(200)가 상기 베이스 기판(300) 상에 제공될 수 있다. 도 2를 참조하여 설명된 것과 같이, 상기 솔더 범프(322)가 리플로우(reflow)되어, 상기 다이(200)가 상기 베이스 기판(300)과 용이하게 접합 및 자가 정렬(self align)될 수 있다.
상기 솔더 범프(322)는, 상기 다이(200)에 인접한 제1 부분, 및 상기 방열 플러그(322)에 인접한 제2 부분을 포함할 수 있다. 도 16에 도시된 바와 같이, 상기 솔더 범프(322)가 상기 방열 플러그(322)들 상에 제공된 후, 상기 다이(200)가 상기 방열 플러그(322) 상에 배치되어, 상기 제1 부분이 폭(width)이 상기 제2 부분의 폭보다 좁을 수 있다.
또한, 도 10 및 도 11을 참조하여 설명된 것과 같이, 상기 다이(200) 상에 상기 솔더 범프(322)가 제공된 후, 상기 다이(200)와 상기 베이스 기판(300)이 접합될 수 있다.
상기 다이(200)가 상기 오목부(302) 내에 배치된 후, 상기 오목부(302)는, 도 3을 참조하여 설명된 것과 같이, 고분자 수지층(330)으로 채워질 수 있다.
도 17을 참조하면, 상기 다이(200) 상에 재배선층(350)이 형성될 수 있다. 상기 재배선층(350)은, 상기 다이(200) 내의 상기 반도체 소자와 전기적으로 연결된 배선(354) 및 상기 페시베이션층(352)을 포함할 수 있다. 도 17에 도시된 바와 같이, 상기 재배선층(350) 내의 상기 배선(354)에 의해, 상기 콘택 패드(204)들 중의 일부가 제1 연결 플러그(314)와 전기적으로 연결될 수 있다. 상기 재배선층(350) 내의 상기 배선(354)에 의한 전기적 연결 관계는, 도 17에 도시된 것에 제한되지 않는 것은 당업자에게 자명하다.
도 18을 참조하면, 상기 재배선층(350)의 상기 배선(354)과 전기적으로 연결된 솔더볼(solder ball, 360)이 상기 재배선층(350) 상에 형성될 수 있다. 상기 솔더 볼(360)이 형성된 후, 상기 다이(200), 상기 재배선층(350)을 포함하는 상기 베이스 기판(300)은 뒤집어져, 상기 솔더 볼(360)이 외부 장치에 연결될 수 있다. 이에 따라, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호는 상기 외부 장치로 전송될 수 있다.
본 발명의 제2 실시 예에 따르면, 본 발명의 제1 실시 예와 달리, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 상기 재배선층(350) 내의 상기 배선(354) 전기적으로 직접 연결될 수 있다. 이에 따라, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316) 상에 솔더 범프 및 콘택 플러그를 형성하는 공정을 생략하더라도, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 상기 솔더 볼(360)과 전기적으로 용이하게 연결될 수 있다. 이에 따라, 제조 공정이 간소화되고, 제조 비용이 감소된 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 제1 실시 예에서는 제2 솔더 범프(124)간의 간격이 좁아지는 경우 제2 솔더 범프(124) 간의 단락을 발생할 우려가 있으나, 본 발명의 제2 실시 예에 따르면, PCB 내에 상기 제2 솔더 범프(124)에 대응하는 배선이 마련되므로 보다 미세 피치가 가능한 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
상술된 본 발명의 제2 실시 예와 달리, 본 발명의 제2 실시 예의 변형 예에 따르면, package on package(POP) 구조의 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 19를 참조하여, 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 19는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체가 설명하기 위한 것이다.
도 19를 참조하면, 도 18을 참조하여 설명된 본 발명의 제2 실시 예에 따른, 제1 반도체 패키지 구조체(P2a) 및 제2 반도체 패키지 구조체(P2b)가 제공된다. 상기 제1 반도체 패키지 구조체(P2a) 상에, 상기 제2 반도체 패키지 구조체(P2b)가 배치될 수 있다.
상기 제1 반도체 패키지 구조체(P2a)와 상기 제2 반도체 패키지 구조체(P2b)는, 상기 제1 반도체 패키지 구조체(P2a)의 제1 연결 플러그(114a)에 의해 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P2a) 내의 다이(200a)와 상기 제2 반도체 패키지 구조체(P2b) 내의 다이(200b)는 서로 신호를 주고 받을 수 있다. 이 때, 상기 제1 및 제2 반도체 패키지 구조체(P2a, P2b) 내의 다이(200a, 200b)는 도 13을 참조하여 설명한 바와 같이 동종 또는 이종의 소자로 구성될 수 있다.
또한, 상기 제2 반도체 패키지 구조체(P2b)는 제2 연결 플러그(116a)와 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P2a)의 솔더볼(160a)을 통해, 외부 장치로 신호를 송수신할 수 있다.
도 19에서 2개의 반도체 패키지 구조체가 적층되는 것으로 도시되었으나, 적층되는 반도체 패키지 구조체의 개수는 3개 이상일 수 있다.
또한, 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체도 도 14를 참조하여 설명한 바와 같이, 적어도 두 개의 다이가 서로 이웃하여 배치될 수 있음은 물론이다.
상술된 제1 및 제2 실시 예에서는 베이스 기판이 남아 있는 반면, 본 발명의 제3 실시 예에 따르면, 베이스 기판이 제거될 수 있다. 이하 도 20 내지 도 23을 참조하여 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법이 설명된다. 참고로, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체는 상술한 제1 및/또는 제2 실시 예 및 그 변형 예에 따른 반도체 패키지 구조체의 베이스 기판 및 솔더 범프 나아가 다이의 일부를 제거함으로써, 제조 될 수 있다.
도 20은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면이다.
도 20(a)을 참고하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체를 형성하기 위하여 먼저, 앞서 도 1 내지 도 8을 참조하여 설명한 제1 실시 예에 따른 반도체 패키지 구조체가 준비될 수 있다.
본 발명의 제1 실시 예에 따른 제조된 반도체 패키지 구조체 중, 도 20(a)의 점섬으로 표시된 부분이 제거될 수 있다. 예를 들어, 상기 다이(200)의 일부, 솔더 범프, 솔더 마스크, 베이스 기판이 제거될 수 있다. 보다 구체적으로, 상기 다이(200)의 일부, 솔더 범프, 솔더 마스크, 베이스 기판은 화학적-기계적 연마 공정(Chemical Mechanical Polising; CMP)에 의하여 제거될 수 있다. 이로써, 도 20(b)에 도시된 바와 같이, 솔더 범프와 직접 접하는 면의 다이(200)가 일부 제거된 형태의 반도체 패키지 구조체가 제공될 수 있다.
본 발명의 제3 실시 예에 따른 패키지 구조체는, 도 20(b)에 도시된 바와 같이, 보다 슬림(slim)한 반도체 패키지 구조체를 제공할 수 있다. 즉, 본 발명의 제3 실시 예에 다른 패키지 구조체는 두께 방향으로 얇은 구조체를 제공할 수 있는 것이다.
또한, 본 발명의 제3 실시 예에 따른 패키지 구조체는, 본 발명의 제1 실시 예에 따른 패키지 구조체에서 상술한 바와 같이, 다이를 베이스 기판 상에 형성함에 있어서, 솔더 범프가 계면을 제공하므로, 용이한 얼라인을 제공할 수 있다. 즉, 다이가 허용된 오차 범위 밖으로 베이스 기판 상에 배치되더라도, 리플로우에 의해 용융된 솔더 범프의 표면 장력에 의하여 다이가 베이스 기판 상에 정 위치에 자가-정렬 될 수 있다.
이상 도 20을 참조하여, 본 발명의 제3 실시 예를 설명함에 있어서, 상기 다이의 일부, 솔더 범프, 베이스 기판 모두가 제거되는 경우를 상정하여 설명하였으나, 이와 달리, 이들 중 일부만 제거될 수도 있음은 물론이다.
본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 10을 참조하여 설명한 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체 및 도 11을 참조하여 설명한 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 후속 공정으로 이루어질 수 있음은 물론이다.
도 21은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 다른 도면이다.
도 21을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법은, 도 12를 참조하여 설명한 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 적용될 수 있다.
도 21(a)를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체를 형성하기 위하여 먼저, 앞서 도 12를 참조하여 설명한 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체가 준비될 수 있다.
본 발명의 제1 실시 예에 따른 제조된 반도체 패키지 구조체 중, 도 21(a)의 점섬으로 표시된 부분이 제거될 수 있다. 예를 들어, 상기 다이(200)의 일부, 솔더 범프, 베이스 기판이 제거될 수 있다. 보다 구체적으로, 상기 다이(200)의 일부, 솔더 범프, 베이스 기판은 화학적-기계적 연마 공정(Chemical Mechanical Polising; CMP)에 의하여 제거될 수 있다. 이로써, 도 21(b)에 도시된 바와 같이, 솔더 범프와 직접 접하는 면의 다이(200)가 일부 제거된 형태의 반도체 패키지 구조체가 제공될 수 있다.
본 발명의 제3 실시 예에 따른 패키지 구조체는, 도 21(b)에 도시된 바와 같이, 보다 슬림(slim)한 반도체 패키지 구조체를 제공할 수 있다. 즉, 본 발명의 제3 실시 예에 다른 패키지 구조체는 두께 방향으로 얇은 구조체를 제공할 수 있는 것이다.
또한, 본 발명의 제3 실시 예에 따른 패키지 구조체는, 다이를 베이스 기판 상에 형성함에 있어서, 솔더 범프가 계면을 제공하므로, 용이한 얼라인을 제공할 수 있다. 즉, 다이가 허용된 오차 범위 밖으로 베이스 기판 상에 배치되더라도, 리플로우에 의해 용융된 솔더 범프의 표면 장력에 의하여 다이가 베이스 기판 상에 정 위치에 자가-정렬 될 수 있다.
이상 도 21을 참조하여, 본 발명의 제3 실시 예를 설명함에 있어서, 상기 다이의 일부, 솔더 범프, 베이스 기판 모두가 제거되는 경우를 상정하여 설명하였으나, 이와 달리, 이들 중 일부만 제거될 수도 있음은 물론이다.
또한, 도 22를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 13을 참조하여 설명한 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법의 후속 공정으로 이루어질 수 있음은 물론이다.
도 22에 도시된 바와 같이, 두께 방향으로 적층된 반도체 패키지 구조체에 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 제조 방법이 적용되는 경우, 두께를 보다 슬림하게 할 수 있으므로 컴팩트한 디자인을 제공할 수 있다.
또한, 도 23을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 14를 참조하여 설명한 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법의 후속 공정으로 이루어질 수 있음은 물론이다.
또한 도시하지는 않았으나, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은, 도 15 내지 도 18을 참조하여 설명한 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 후속 공정으로 적용될 수 있으며, 도 19를 참조하여 설명한 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 후속 공정으로 적용될 수 있음은 물론이다.
상술된 본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체의 활용 예가 설명된다.
도 24는 본 발명의 실시 예에 따른 반도체 패키지 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 24를 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 컨트롤러(1110)는, 상술된 본 발명의 실시 예에 따른 반도체 패키지 구조체들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 일 실시 예에 따르면, 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 반도체 패키지 구조체들 중에서 적어도 하나를 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체 및 그 제조 방법은, 다양한 구조의 패키지에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체 및 그 제조 방법은 웨이퍼 레벨 및/또는 패널 레벨의 팬-아웃 패키지 분야에 적용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100, 300: 베이스 기판
112, 312: 방열 플러그
114, 116, 314, 316: 연결 플러그
122, 124, 322: 솔더 범프
130, 330: 고분자 수지층
132: 콘택 홀
142: 시드층
144: 금속막
146: 콘택 플러그
150, 350: 재배선층
152, 352: 페시베이션층
154, 354: 배선
160, 360: 솔더 볼
200: 다이
202: 콘택 패드
204: 접합 패턴

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die);
    상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump); 및
    상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 외부 장치로 전송하는 솔더 볼(solder ball)을 포함하는 반도체 패키지 구조체.
  2. 제1 항에 있어서,
    상기 다이에서 생성된 열이 외부로 상기 솔더 범프를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행한(anti-parallel) 것을 포함하는 반도체 패키지 구조체.
  3. 제1 항에 있어서,
    상기 베이스 기판은, 상기 베이스 기판을 관통하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 방열 플러그는 상기 솔더 범프와 연결되는 반도체 패키지 구조체.
  4. 제3 항에 있어서,
    상기 솔더 범프는, 상기 다이에 인접한 제1 부분, 및 상기 방열 플러그에 인접한 제2 부분을 포함하고, 상기 제1 부분의 폭이 상기 제2 부분의 폭보다 좁은 것을 포함하는 반도체 패키지 구조체.
  5. 제3 항에 있어서,
    상기 방열 플러그는 복수로 제공되고,
    상기 솔더 범프는, 복수의 상기 방열 플러그와 연결되는 것을 포함하는 반도체 패키지 구조체.
  6. 제1 항에 있어서,
    상기 다이와 상기 솔더 범프 사이에는 상기 다이와 상기 솔더 범프 간의 계면을 제공하는 접합 패턴이 배치된 반도체 패키지 구조체.
  7. 제6 항에 있어서,
    상기 접합 패턴은 상기 반도체 소자와 절연된 것을 포함하는 반도체 패키지 구조체.
  8. 제6 항에 있어서,
    상기 기판과 상기 솔더 범프 사이에는, 상기 접합 패턴과 대응하는 형상으로 상기 기판 상에 상기 솔더 범프가 접합하는 개구 영역을 정의하는 솔더 마스크가 더 배치되는 반도체 패키지 구조체.
  9. 제1 항에 있어서,
    상기 베이스 기판은 플레이트(plate) 형상인 반도체 패키지 구조체.
  10. 제1 항에 있어서,
    상기 베이스 기판은, 오목부를 포함하고, 상기 다이는 상기 오목부 내에 배치되는 것을 포함하는 반도체 패키지 구조체.
  11. 제1 항에 있어서,
    상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하며,
    상기 연결 플러그와 전기적으로 연결된 추가 다이(additional die)가 상기 다이 상에 배치된 반도체 패키지 구조체.
  12. 제1 항에 있어서,
    상기 다이에 이웃하는 이웃다이를 더 포함하며,
    상기 다이와 상기 이웃다이는 전기적으로 상호 연결된 반도체 패키지 구조체.
  13. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이;
    상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 방열 플러그; 및
    상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼을 포함하는 반도체 패키지 구조체.
  14. 제13 항에 있어서,
    상기 다이에서 생성된 열이 외부로 상기 방열 플러그를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행한(anti-parallel) 것을 포함하는 반도체 패키지 구조체.
  15. 베이스 기판(base substrate)을 준비하는 단계;
    반도체 소자를 포함하는 다이(die)를 준비하는 단계;
    제1 솔더 범프(solder bump)를 상기 다이의 일면 상에 제공하고, 상기 제1 솔더 범프를 리플로우(reflow)하여, 상기 다이가 상기 베이스 기판에 접합 및 자가 정렬(self-align)되는 단계;
    상기 반도체 소자와 전기적으로 연결된 배선을 포함하는 재배선층(re-distribution layer)을 상기 다이의 상기 일면에 대향하는 타면 상에 형성하는 단계; 및
    상기 재배선층의 상기 배선과 전기적으로 연결된 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계를 포함하는 반도체 패키지 구조체의 제조 방법.
  16. 제15 항에 있어서,
    상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하고,
    상기 제1 솔더 범프를 상기 방열 플러그 상에 제공하는 단계는, 액체 상태의 제2 솔더 범프를 상기 연결 플러그 상에 제공하는 단계를 포함하고,
    상기 연결 플러그와 연결되는 추가 다이를 상기 다이 상에 배치하는 단계를 포함하는 반도체 패키지 구조체의 제조 방법.
  17. 제15 항에 있어서,
    상기 베이스 기판은, 상기 베이스 기판을 관통하며 상기 제1 솔더 범프와 접촉하는 방열 플러그(heat dissipation plug)를 더 포함하며,
    상기 다이에서 생성된 열은 상기 제1 솔더 범프 및 상기 방열 플러그를 통하여 외부로 방출되는, 반도체 패키지 구조체의 제조 방법.
  18. 제15 항에 있어서,
    상기 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계 이후에, 상기 다이의 일면 상의 제1 솔더 범프 및 상기 베이스 기판을 제거하는 제거 단계를 더 포함하는, 반도체 패키지 구조체의 제조 방법.
  19. 제18 항에 있어서,
    상기 제거 단계는, 상기 제1 솔더 범프와 직접 접하는 면의 상기 다이 일부도 함께 제거하는, 반도체 패키지 구조체의 제조 방법.
  20. 제15 항에 있어서,
    상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판은, 상기 베이스 기판 상에 상기 제1 솔더 범프 접합을 위한 개구 영역을 정의하는 솔더 마스크를 더 포함하고,
    상기 접합 및 자가 정렬되는 단계에서, 상기 제1 솔더 범프는, 상기 리플로우에 의하여 상기 개구 영역에 접합함으로써, 상기 다이가 상기 베이스 기판 상에 자가 정렬되는 것인, 반도체 패키지 구조체의 제조 방법.
KR1020160106744A 2015-08-31 2016-08-23 반도체 패키지 구조체, 및 그 제조 방법 KR101923659B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
US15/754,520 US10847435B2 (en) 2015-08-31 2016-08-30 Semiconductor package structure and fabrication method thereof
PCT/KR2016/009634 WO2017039275A1 (ko) 2015-08-31 2016-08-30 반도체 패키지 구조체, 및 그 제조 방법
CN201680048590.2A CN108028239B (zh) 2015-08-31 2016-08-30 半导体封装结构及其制造方法
US17/078,422 US11315851B2 (en) 2015-08-31 2020-10-23 Semiconductor package structure and fabrication method thereof
US17/700,956 US11842941B2 (en) 2015-08-31 2022-03-22 Semiconductor package structure and fabrication method thereof
US18/506,742 US20240079288A1 (en) 2015-08-31 2023-11-10 Semiconductor package structure and fabrication method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20150123166 2015-08-31
KR1020150123166 2015-08-31

Publications (2)

Publication Number Publication Date
KR20170026170A true KR20170026170A (ko) 2017-03-08
KR101923659B1 KR101923659B1 (ko) 2019-02-22

Family

ID=58404695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160106744A KR101923659B1 (ko) 2015-08-31 2016-08-23 반도체 패키지 구조체, 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10847435B2 (ko)
KR (1) KR101923659B1 (ko)
CN (1) CN108028239B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180105560A (ko) * 2017-03-15 2018-09-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지들 및 그 형성 방법들
KR20190055709A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
DE102017123326B4 (de) * 2017-03-15 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages und Verfahren zu deren Herstellung
KR20220074762A (ko) * 2020-11-27 2022-06-03 상하이 이부 세미컨덕터 컴퍼니 리미티드 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
US11955396B2 (en) 2020-11-27 2024-04-09 Yibu Semiconductor Co., Ltd. Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017039275A1 (ko) * 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
DE102018106038A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung
US11410918B2 (en) 2017-11-15 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier
US11610706B2 (en) * 2018-01-12 2023-03-21 Intel Corporation Release layer-assisted selective embedding of magnetic material in cored and coreless organic substrates
KR102032759B1 (ko) * 2018-09-14 2019-10-17 삼성전기주식회사 전자 부품
CN109659239B (zh) * 2018-11-22 2021-05-18 珠海越亚半导体股份有限公司 一种埋芯流程后置的集成电路封装方法及封装结构
KR102662556B1 (ko) 2018-11-29 2024-05-03 삼성전자주식회사 패키지 모듈
KR102589684B1 (ko) 2018-12-14 2023-10-17 삼성전자주식회사 반도체 패키지
KR20200140654A (ko) 2019-06-07 2020-12-16 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11728238B2 (en) * 2019-07-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with heat dissipation films and manufacturing method thereof
CN110942998A (zh) * 2019-12-06 2020-03-31 西安中车永电电气有限公司 一种ipm模块的芯片焊接方法
US20210280507A1 (en) * 2020-03-05 2021-09-09 Qualcomm Incorporated Package comprising dummy interconnects
US11984377B2 (en) 2020-03-26 2024-05-14 Intel Corporation IC die and heat spreaders with solderable thermal interface structures for assemblies including solder array thermal interconnects
US11923267B2 (en) * 2020-03-26 2024-03-05 Intel Corporation IC die with solderable thermal interface structures for assemblies including solder array thermal interconnects
US11935808B2 (en) * 2020-03-26 2024-03-19 Intel Corporation IC die and heat spreaders with solderable thermal interface structures for multi-chip assemblies including solder array thermal interconnects
KR20220004269A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지
US11316086B2 (en) * 2020-07-10 2022-04-26 X Display Company Technology Limited Printed structures with electrical contact having reflowable polymer core
CN112420531B (zh) * 2020-11-27 2021-11-30 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH11168157A (ja) * 1997-10-01 1999-06-22 Toshiba Corp マルチチップ半導体装置
KR20050080310A (ko) 2004-02-09 2005-08-12 삼성전기주식회사 페라이트 코어 및 이를 포함한 편향요크
JP2012009505A (ja) * 2010-06-22 2012-01-12 Denso Corp 半導体装置の製造方法及び半導体装置
JP2012089642A (ja) * 2010-10-19 2012-05-10 Fujitsu Ltd 電子装置、半導体装置、サーマルインターポーザ及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
US8022532B2 (en) * 2005-06-06 2011-09-20 Rohm Co., Ltd. Interposer and semiconductor device
US20080093749A1 (en) * 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design
JP2009027042A (ja) 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 回路モジュール、回路モジュールの製造方法および携帯機器
KR20090130702A (ko) * 2008-06-16 2009-12-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8003512B2 (en) * 2009-02-03 2011-08-23 International Business Machines Corporation Structure of UBM and solder bumps and methods of fabrication
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US20130127037A1 (en) 2010-03-31 2013-05-23 Nec Corporation Semiconductor device built-in substrate
KR101698932B1 (ko) * 2010-08-17 2017-01-23 삼성전자 주식회사 반도체 패키지 및 그 제조방법
TWI467735B (zh) * 2010-12-31 2015-01-01 矽品精密工業股份有限公司 多晶片堆疊封裝結構及其製法
JP5100878B1 (ja) * 2011-09-30 2012-12-19 株式会社フジクラ 部品内蔵基板実装体及びその製造方法並びに部品内蔵基板
CN202384323U (zh) * 2011-12-14 2012-08-15 日月光半导体制造股份有限公司 半导体封装构造
US8967452B2 (en) * 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN104766844B (zh) * 2014-01-07 2017-12-19 日月光半导体制造股份有限公司 半导体结构及其制造方法
KR20150094135A (ko) 2014-02-10 2015-08-19 삼성전자주식회사 반도체 패키지 및 이의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH11168157A (ja) * 1997-10-01 1999-06-22 Toshiba Corp マルチチップ半導体装置
KR20050080310A (ko) 2004-02-09 2005-08-12 삼성전기주식회사 페라이트 코어 및 이를 포함한 편향요크
JP2012009505A (ja) * 2010-06-22 2012-01-12 Denso Corp 半導体装置の製造方法及び半導体装置
JP2012089642A (ja) * 2010-10-19 2012-05-10 Fujitsu Ltd 電子装置、半導体装置、サーマルインターポーザ及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180105560A (ko) * 2017-03-15 2018-09-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지들 및 그 형성 방법들
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
DE102017123326B4 (de) * 2017-03-15 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Packages und Verfahren zu deren Herstellung
US11189603B2 (en) 2017-03-15 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
KR20190055709A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
US10978370B2 (en) 2017-11-15 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
US11901258B2 (en) 2017-11-15 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Iintegrated fan-out packages with embedded heat dissipation structure
KR20220074762A (ko) * 2020-11-27 2022-06-03 상하이 이부 세미컨덕터 컴퍼니 리미티드 반도체 패키징 방법, 반도체 어셈블리 및 이를 포함하는 전자 디바이스
US11955396B2 (en) 2020-11-27 2024-04-09 Yibu Semiconductor Co., Ltd. Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly
US12046525B2 (en) 2020-11-27 2024-07-23 Yibu Semiconductor Co., Ltd. Semiconductor packaging method, semiconductor assembly and electronic device comprising semiconductor assembly

Also Published As

Publication number Publication date
US20180240729A1 (en) 2018-08-23
KR101923659B1 (ko) 2019-02-22
CN108028239A (zh) 2018-05-11
CN108028239B (zh) 2021-08-13
US10847435B2 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
KR101923659B1 (ko) 반도체 패키지 구조체, 및 그 제조 방법
US11854945B2 (en) Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US9607947B2 (en) Reliable microstrip routing for electronics components
US10090277B2 (en) 3D integrated circuit package with through-mold first level interconnects
US20180233441A1 (en) PoP Device
CN111223829A (zh) 半导体封装
KR102647008B1 (ko) 팬 아웃 패키지 및 이의 형성 방법
KR20120016925A (ko) 반도체 패키지 및 그 제조방법
KR20120067694A (ko) 반도체 장치 및 이의 제조 방법
US20240079288A1 (en) Semiconductor package structure and fabrication method thereof
US20220262751A1 (en) Chip Package on Package Structure, Packaging Method Thereof, and Electronic Device
CN115775790A (zh) 低成本嵌入式集成电路管芯
KR101037827B1 (ko) 반도체 패키지
TW202218069A (zh) 半導體封裝及製造半導體封裝的方法
US20140117557A1 (en) Package substrate and method of forming the same
US10157839B1 (en) Interconnect structure and manufacturing method thereof
US20230420415A1 (en) Semiconductor package
KR20240022069A (ko) 반도체 패키지
KR20240090048A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20020078932A (ko) 반도체패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right