KR102647008B1 - 팬 아웃 패키지 및 이의 형성 방법 - Google Patents

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수안-팅 쿠오
치아-룬 창
쳉-쉬우안 웡
시우-젠 린
칭-후아 시에
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

디바이스는 제 1 패키지 및 제 2 패키지를 포함할 수 있으며, 제 1 패키지는 뒤틀린 형상을 갖는다. 제 1 패키지의 재배선 구조물에 부착된 제 1 커넥터는 그 안에 내장된 스페이서를 포함한다. 재배선 구조물에 부착된 제 2 커넥터는 스페이서가 없으며, 제 1 커넥터의 스페이서는 제 1 패키지를 제 2 패키지에 부착하는 동안 제 1 패키지와 제 2 패키지 사이의 최소 거리를 유지한다.

Description

팬 아웃 패키지 및 이의 형성 방법{FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME}
본 발명은 팬 아웃 패키지 및 이의 형성 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복된 축소로부터 생겼다. 전자 디바이스 축소에 대한 요구가 성장함에 따라, 반도체 다이의 더욱 작고 더욱 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예에는 패키지 온 패키지(Package-on-Package; POP) 기술이 있다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상에 작은 풋 프린트 및 향상된 기능을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 28a 및 도 28b는 일부 실시예들에 따른 통합 팬 아웃 패키지를 형성하는 공정에서 다양한 중간 단계를 도시한다.
도 29 내지 도 42는 커넥터 중 일부에 내장된 스페이서를 사용하여 통합 팬 아웃 패키지를 패키지 기판에 부착하는 공정에서 다양한 중간 단계를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
실시예들은 다이 및 통합 재배선 구조물을 포함하는 통합 팬 아웃(InFO) 패키지를 포함한다. InFO 패키지에 있는 다양한 물질의 열팽창 계수(coefficient of thermal expansion; CTE)의 불일치로 인해, 뒤틀림은 InFO 패키지에 구부림을 야기할 수 있다. 구부림은 정바이어스 구부림("스마일" 형상) 및 부바이어스 구부림("울음" 또는 "찌푸림" 형상)을 모두 포함할 수 있다. 뒤틀림으로 인해, InFO 패키지가 인쇄 회로 기판(PCB)과 같은 다른 디바이스에 부착될 때, InFO 패키지의 일부 영역은 다른 영역보다 PCB에 더 가깝다. 예를 들어, 뒤틀림이 찌푸림 형상의 InFO 패키지를 초래하면, InFO 패키지가 PCB에 부착되도록 PCB에 정렬될 때, InFO 패키지의 에지와 PCB 사이의 거리는 InFO 패키지의 중간과 PCB 사이의 거리보다 작다. InFO 패키지를 PCB에 부착하기 위해 솔더 커넥터를 리플로우할 때, 뒤틀린 에지는 PCB를 너무 가까이에서 가압할 수 있다. 결과적으로, InFO 패키지와 PCB 사이의 작은 공간이 솔더를 인접한 커넥터에 너무 가깝게 밀어 넣는 경우 커넥터 간의 솔더 브리징이 발생할 수 있다. InFO 패키지의 중심이 PCB에 너무 가까워서 중심에서 커넥터 사이에 브리징이 발생한다는 점을 제외하고는, 스마일 형상의 뒤틀림에 대해서도 유사한 상황이 발생한다. 실시예들은 InFO 패키지와 PCB 사이의 최소 거리를 유지하기 위해 커넥터에 통합된 스페이서를 InFO 패키지와 PCB 사이에 사용함으로써 이러한 문제를 해결한다.
도 1 내지 도 28a 및 도 28b는 일부 실시예들에 따른 통합 팬 아웃 패키지(100)를 형성하기 위한 공정의 중간 단계의 단면도를 도시한다. 통합 팬 아웃 패키지(100)의 형성은 아래에서 논의되는 커넥터 스페이서에 관한 임의의 실시예들에서 사용될 수 있다. 도 1 내지 도 12는 통합 팬 아웃 패키지(100)가 커넥터를 수용할 준비가 될 때까지 통합 팬 아웃 패키지(100)를 형성하기 위한 공정의 중간 단계의 단면도를 도시한다.
도 1에서, 캐리어 기판(102)이 패키지(100)를 위해 제공되고, 이형 층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있어, 다수의 패키지들이 캐리어 기판(102) 상에 동시에 형성될 수 있다. 이형 층(104)은 폴리머 기반 물질로 형성될 수 있고, 이는 후속 단계들에서 형성될 상부 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예들에서, 이형 층(104)은 에폭시 기반 열 방출 물질이며, 이것은 광열 변환(light-to-heat conversion; LTHC) 이형 코팅처럼 가열될 때 그 접착성을 잃는다. 다른 실시예들에서, 이형 층(104)은 자외선(ultra-violet; UV) 글루일 수 있으며, 이것은 UV 광에 노출될 때 그 접착성을 잃는다. 이형 층(104)은 액체로서 제공되어 경화될 수 있고, 캐리어 기판(102) 상에 적층된 라미네이트 필름 등일 수 있다. 이형 층(104)의 상부 표면은 평평할 수 있다.
도 2에서, 이형 층(104) 상에 제 1 재배선 구조물(106)이 형성된다. 제 1 재배선 구조물(106)은 유전체 층(108, 112, 116 및 120) 및 금속화 패턴(110, 114 및 118)을 포함한다. 금속화 패턴은 또한 재배선 층 또는 재배선 라인으로 지칭될 수 있다. 제 1 재배선 구조물(106)은 예로서 도시되어 있다. 제 1 재배선 구조물(106)에는 더 많거나 적은 유전체 층 및 금속화 패턴이 형성될 수 있다. 더 적은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 논의되는 단계 및 공정은 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성된다면, 아래에서 논의되는 단계 및 공정은 반복될 수 있다.
제 1 재배선 구조물(106)을 형성하기 위한 예로서, 유전체 층(108)은 이형 층(104) 상에 퇴적된다. 일부 실시예들에서, 유전체 층(108)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 폴리벤족사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 감광성 물질로 형성된다. 유전체 층(108)은 스핀 코팅, 라미네이션, CVD 또는 이들의 조합 등에 의해 형성될 수 있다. 그런 다음, 유전체 층(108)은 패턴화된다. 패턴화는 이형 층(104)의 일부를 노출시키는 개구를 형성한다. 패턴화는 유전체 층(108)이 감광성 물질일 경우 유전체 층(108)을 광에 노출시키는 것 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같은 허용 가능한 공정에 의해 이루어질 수 있다. 유전체 층(108)이 감광성 물질인 경우, 유전체 층(108)은 노광 후에 현상될 수 있다.
그런 다음, 금속화 패턴(110)이 형성된다. 금속화 패턴(110)은 유전체 층(108)의 주 표면을 따라 연장되는 전도성 라인을 포함한다. 금속화 패턴(110)은 유전체 층(108)을 통해 연장되는 전도성 비아를 더 포함한다. 금속화 패턴(110)을 형성하기 위해, 시드 층이 유전체 층(108) 위에 그리고 유전체 층(108)을 통해 연장되는 개구 내에 형성된다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그런 다음, 포토 레지스트가 시드 층 상에 형성되고 패턴화된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패턴화는 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구를 형성한다. 그런 다음, 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 물질과 하부의 시드 층 부분의 조합은 금속화 패턴(110)을 형성한다. 전도성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다.
유전체 층(112)은 금속화 패턴(110) 및 유전체 층(108) 상에 퇴적된다. 유전체 층(112)은 유전체 층(108)과 유사한 방식으로 형성될 수 있으며, 유전체 층(108)과 동일한 물질로 형성될 수 있다.
그 후, 금속화 패턴(114)이 형성된다. 금속화 패턴(114)은 유전체 층(112)의 주 표면을 따라 연장되는 전도성 라인을 포함한다. 금속화 패턴(114)은 유전체 층(112)을 통해 연장되어 금속화 패턴(110)에 물리적으로 그리고 전기적으로 연결되는 전도성 비아를 더 포함한다. 금속화 패턴(114)은 금속화 패턴(110)과 유사한 방식으로 형성될 수 있으며, 금속화 패턴(110)과 동일한 물질로 형성될 수 있다. 금속화 패턴(114)의 전도성 비아는 금속화 패턴(110)의 전도성 비아보다 작은 폭을 갖는다. 이와 같이, 금속화 패턴(114)을 위해 유전체 층(112)을 패턴화할 때, 유전체 층(112)의 개구 폭은 유전체 층(108)의 개구 폭보다 작다.
유전체 층(116)은 금속화 패턴(114) 및 유전체 층(112) 상에 퇴적된다. 유전체 층(116)은 유전체 층(108)과 유사한 방식으로 형성될 수 있으며, 유전체 층(108)과 동일한 물질로 형성될 수 있다.
그 후, 금속화 패턴(118)이 형성된다. 금속화 패턴(118)은 유전체 층(116)의 주 표면을 따라 연장되는 전도성 라인을 포함한다. 금속화 패턴(118)은 유전체 층(116)을 통해 연장되어 금속화 패턴(114)에 물리적으로 그리고 전기적으로 연결되는 전도성 비아를 더 포함한다. 금속화 패턴(118)은 금속화 패턴(110)과 유사한 방식으로 형성될 수 있으며, 금속화 패턴(110)과 동일한 물질로 형성될 수 있다. 금속화 패턴(118)의 전도성 비아는 금속화 패턴(110)의 전도성 비아보다 작은 폭을 갖는다. 이와 같이, 금속화 패턴(114)을 위해 유전체 층(116)을 패턴화할 때, 유전체 층(116)의 개구 폭은 유전체 층(108)의 개구 폭보다 작다.
유전체 층(120)은 금속화 패턴(118) 및 유전체 층(116) 상에 퇴적된다. 유전체 층(120)은 유전체 층(108)과 유사한 방식으로 형성될 수 있으며, 유전체 층(108)과 동일한 물질로 형성될 수 있다.
도 3에서, UBM(122)이 유전체 층(120) 상에 형성되고 이를 통해 연장된다. UBM(122)을 형성하기 위한 예로서, 유전체 층(120)은 금속화 패턴(118)의 일부를 노출시키는 개구를 형성하도록 패턴화될 수 있다. 패턴화는 유전체 층(120)이 감광성 물질일 경우 유전체 층(120)을 광에 노출시키는 것 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것과 같은 허용 가능한 공정에 의해 이루어질 수 있다. 유전체 층(120)이 감광성 물질인 경우, 유전체 층(120)은 노광 후에 현상될 수 있다. 일부 실시예들에서, UBM(122)을 위한 개구는 금속화 패턴(110, 114 및 118)의 전도성 비아 부분을 위한 개구보다 더 넓을 수 있다. 일부 실시예들에서, UBM(122)의 개구는 금속화 패턴(110, 114 및 118)의 전도성 비아 부분을 위한 개구보다 좁거나 폭이 거의 동일할 수 있다. 시드 층이 유전체 층(120) 위에 그리고 개구 내에 형성된다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그런 다음, 포토 레지스트가 시드 층 상에 형성되고 패턴화된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 UBM(122)에 대응한다. 패턴화는 시드 층을 노출시키기 위해 포토 레지스트를 통해 개구를 형성한다. 전도성 물질이 포토 레지스트의 개구 내에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 니켈, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 전도성 물질이 형성되지 않은 시드 층의 부분 및 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써 시드 층의 노출된 부분이 제거된다. 전도성 물질 및 시드 층의 나머지 부분은 UBM(122)을 형성한다. UBM(122)이 상이하게 형성되는 실시예들에서, 더 많은 포토 레지스트 및 패턴화 단계가 사용될 수 있다.
UBM(122)은 모두 동일한 폭을 가질 수 없다. 일부 실시예들에서, 제 1 재배선 구조물(106)의 제 1 영역(105A)에서 제 1 서브 세트의 UBM(122)은 제 1 폭(W1)을 가지며, 제 1 재배선 구조물(106)의 제 2 영역(105B)에서 제 2 서브 세트의 UBM(122)은 제 2 폭(W2)을 갖는다. 제 1 폭(W1)은 제 2 폭(W2)과 상이할 수 있고, 일부 실시예들에서, 제 1 폭(W1)은 제 2 폭(W2)보다 크다. 폭(W1)은 약 100㎛ 내지 약 300㎛, 예컨대, 약 170㎛일 수 있지만, 다른 값이 고려되어 사용될 수 있다. 폭(W2)은 약 25㎛ 내지 약 90㎛, 예컨대, 약 48㎛일 수 있지만, 다른 값이 고려되어 사용될 수 있다.
도 4에서, 일부 실시예들에 따라, 제 1 영역(105A)의 UBM(122)의 일부 또는 전부는 대신 전도성 필러(122p)로 형성될 수 있다. 전도성 필러(122p)가 약 10㎛ 내지 약 250㎛, 예컨대, 약 150㎛와 같은 원하는 높이(H1)에 도달할 때까지 전도성 필러(122p)는 포토 레지스트를 통해 제 1 영역(105A)의 UBM(122)을 계속 도금함으로써 형성될 수 있지만, 다른 값이 고려되어 사용될 수 있다. 일부 실시예들에서, 전도성 필러의 폭(W3)은 금속화 패턴(118)의 일부를 노출시키도록 패턴화된 유전체 층(120)의 개구에 대응할 수 있다. 일부 실시예들에서, 폭(W3)은 유전체 층(120)의 개구보다 넓거나 좁을 수 있다. 폭(W3)은 약 50㎛ 내지 약 300㎛, 예컨대, 약 150㎛일 수 있지만, 다른 값이 고려되어 사용될 수 있다.
도 5에서, 일부 실시예들에 따라, 제 1 영역(105A)의 UBM(122)의 일부 또는 전부는 그 위에 배치된 전도성 필러(122p)를 가질 수 있다. UBM(122)의 형성 후, 다른 포토 레지스트가 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 포토 레지스트의 패턴은 전도성 필러(122p)를 위한 패턴에 대응한다. 패턴화는 UBM(122)을 노출시키기 위해 포토 레지스트에 개구를 형성한다. 전도성 필러(122p)가 약 10㎛ 내지 약 250㎛, 예컨대, 약 150㎛와 같은 원하는 높이(H2)에 도달할 때까지 전도성 필러(122p)는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있지만, 다른 값이 고려되어 사용될 수 있다. 전도성 필러의 폭(W4)은 포토 레지스트 패턴의 개구의 폭에 대응한다. 폭(W4)은 약 50㎛ 내지 약 300㎛, 예컨대, 약 150㎛일 수 있지만, 다른 값이 고려되어 사용될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토 레지스트는 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 결과적인 구조물은 전도성 필러(122p)의 베이스를 둘러싸는 UBM(122)의 숄더(122s)를 가질 수 있다.
나머지 도면은 도 5와 관련하여 설명된 바와 같이 구성되는 전도성 필러(122p)를 도시하지만, 도 4와 관련하여 설명된 바와 같이 구성되는 전도성 필러(122p)(즉, UBM(122) 없음)는 달리 언급되지 않는 한 적절하게 대체될 수 있음을 이해해야 한다.
도 6에서, 집적 회로 다이(124)가 제 1 재배선 구조물(106) 위에 배치된다. 집적 회로 다이(124)는, 예를 들어, 픽 앤 플레이스 툴을 사용하여 정렬 및 배치될 수 있다. 집적 회로 다이(124)는 전도성 커넥터(128)가 제 2 영역(105B)의 UBM(122)과 정렬되도록 제 1 재배선 구조물(106) 상에 배치된다. 집적 회로 다이(124)가 배치된 후, 전도성 커넥터(128)는 리플로우되어 다이 커넥터(66)와 UBM(122)의 대응하는 것 사이에 조인트를 형성하여 집적 회로 다이(124)를 제 1 재배선 구조물(106)에 물리적으로 그리고 전기적으로 연결한다.
도 7을 참조하면, 도 7은 일부 실시예들에 따른 집적 회로 다이(124)의 단면도를 도시한다. 집적 회로 다이(124)는 집적 회로 패키지를 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(124)는 로직 다이(예를 들어, 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 애플리케이션 프로세서(application processor; AP), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(digital signal processing; DSP) 다이), 프론트 엔드 다이(예를 들어, 아날로그 프론트 엔드(analog front-end; AFE) 다이), 또는 이들의 조합 등일 수 있다.
집적 회로 다이(124)는 웨이퍼에 형성될 수 있으며, 웨이퍼는 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 싱귤레이트되는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 다이(124)는 적용 가능한 제조 공정에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 다이(124)는 도핑된 또는 비도핑된 실리콘 또는 반도체-온-인슐레이터(silicon-on-insulator; SOI) 기판의 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화뮬 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은 때때로 전면으로 지칭되는 활성 표면(예를 들어, 도 7에서 위로 향하는 표면) 및 때때로 후면으로 지칭되는 비활성 표면(예를 들어, 도 7에서 아래로 향하는 표면)을 갖는다.
반도체 기판(52)의 전면에는 디바이스(54)가 형성될 수 있다. 디바이스(54)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 반도체 기판(52)의 전면 위에 층간 유전체(inter-layer dielectric; ILD)(56)가 있다. ILD(56)는 디바이스(54)를 둘러싸고 커버할 수 있다. ILD(56)는 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등과 같은 물질로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 ILD(56)를 통해 연장되어 디바이스(54)를 전기적으로 그리고 물리적으로 결합시킨다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 전도성 플러그(58)는 텅스턴, 코발트, 니켈, 구리, 은, 금, 알루미늄, 또는 이들의 조합 등으로 형성될 수 있다. 상호 접속 구조물(60)이 ILD(56) 및 전도성 플러그(58) 위에 있다. 상호 접속 구조물(60)은 디바이스(54)를 상호 접속하여 집적 회로를 형성한다. 상호 접속 구조물(60)은, 예를 들어, ILD(56) 상의 유전체 층의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호 접속 구조물(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(124)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(124)의 활성 측 상에, 예컨대, 상호 접속 구조물(60) 내에 및/또는 상에 있다. 하나 이상의 패시베이션 필름(64)이 패드(62) 및 상호 접속 구조물(60)의 일부와 같은 집적 회로 다이(124) 상에 있다. 개구가 패시베이션 필름(64)을 통해 패드(62)로 연장된다. 전도성 필러(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)가 패시베이션 필름(64)의 개구를 통해 연장되며, 패드(62)의 각각에 물리적으로 그리고 전기적으로 결합된다. 다이 커넥터(66)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(124)의 개개의 집적 회로를 전기적으로 결합시킨다.
선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(124) 상에 칩 프로브(chip probe; CP) 테스트를 수행하기 위해 사용될 수 있다. 집적 회로 다이(124)가 공지된 양호한 다이(known good die; KGD)인지를 확인하기 위해 집적 회로 다이(124) 상에 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(124)만이 후속 처리를 겪고 패키징되며, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 처리 단계에서 제거될 수 있다.
유전체 층(68)이 집적 회로 다이(124)의 활성 측 상에, 예컨대, 패시베이션 필름(64) 및 다이 커넥터(66) 상에 있을 수 있다(또는 그렇지 않을 수 있다). 유전체 층(68)은 다이 커넥터(66)를 측 방향으로 캡슐화하고, 유전체 층(68)은 집적 회로 다이(124)와 측 방향으로 경계를 접할 수 있다. 초기에, 유전체 층(68)은 다이 커넥터(66)를 매립하여 유전체 층(68)의 최상면이 다이 커넥터(66)의 최상면 위에 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예들에서, 유전체 층(68)은 솔더 영역도 역시 매립할 수 있다. 대안적으로, 솔더 영역은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 또는 이들의 조합 등일 수 있다. 유전체 층(68)은, 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터(66)는 집적 회로 다이(124)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터(66)는 매립 상태로 유지되고, 집적 회로 다이(124)를 패키징하기 위한 후속 공정 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예들에서, 집적 회로 다이(124)는 다수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(124)는 다수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고 대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예들에서, 집적 회로 다이(124)는 기판 관통 비아(through-substrate via; TSV)에 의해 상호 접속된 다수의 기판(52)을 포함한다. 각각의 반도체 기판(52)은 상호 접속 구조물(60)을 가질 수 있다(또는 그렇지 않을 수 있다).
이제 도 6을 다시 참조하면, 집적 회로 다이(124)의 활성 측이 제 1 재배선 구조물(106)을 향하기 때문에, 일부 실시예들에 따르면, 제 1 재배선 구조물(106)은 또한 전면 재배선 구조물로 지칭될 수 있다. 그리고, 집적 회로 다이(124)의 활성 측이 제 1 재배선 구조물(106)를 향하여 아래쪽을 향하기 때문에, 결과적인 패키지는 하부 팬 아웃 패키지로 지칭될 수 있다. 도 13, 도 15, 도 17, 도 19, 도 22, 도 23, 도 25 및 도 27과 관련하여 아래에 도시된 바와 같은 다른 실시예들에서, 집적 회로 다이(124)의 활성 측은 위쪽을 향할 수 있다. 전도성 커넥터(128)가 다이 커넥터(66) 상에 형성될 수 있다(도 7 참조). 전도성 커넥터(128)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 또는 이들의 조합 등과 같은 전도성 물질로 형성될 수 있다. 일부 실시예들에서, 전도성 커넥터(128)는 솔더 커넥터이다.
언더필(130)이 제 1 재배선 구조물(106)과 집적 회로 다이(124) 사이에 형성되어 전도성 커넥터(128)를 둘러쌀 수 있다. 이와 같이, 전도성 커넥터(128)는 기계적 힘으로부터 보호될 수 있다. 언더필(130)은 집적 회로 다이(124)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나 또는 집적 회로 다이(124)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
도 8에서, 일부 실시예들에 따라, 링 또는 리드(200)가 전도성 필러(122p)에 정렬되어 전도성 커넥터(226)를 전도성 필러(122p)의 각각에 결합시킨다. 리드(200)는, 예를 들어, 픽 앤 플레이스 툴을 사용하여 정렬되고 배치될 수 있다. 리드(200)는 전도성 커넥터(226)가 제 1 영역(105A)의 UBM(122) 및/또는 전도성 필러(122p)와 정렬되도록 제 1 재배선 구조물(106) 상에 배치된다.
리드(200)는 인터포저, 열 확산기(도 11 참조), 재배선 구조물 또는 이들의 조합일 수 있다. 도 8에 도시된 바와 같이, 리드(200)는 재배선 구조물을 갖는 인터포저를 포함한다. 리드(200)는 패키지(100)에 정렬된다.
리드(200)가 인터포저인 경우, 리드(200)는 집합적으로 기판 코어(210)로 지칭되는 하나 이상의 기판 코어를 포함할 수 있다. 기판 코어(210)는 사전 함침된 복합 섬유("프리프레그; prepreg"), 절연 필름 또는 빌드 업 필름, 종이, 유리 섬유, 유리 부직포, 실리콘 등으로 형성될 수 있다. 일부 실시예들에서, 기판 코어(210)는 유리 섬유 및 수지를 포함하는 프리프레그로 형성된다. 일부 실시예들에서, 기판 코어(210)는 구리 피복 에폭시 함침된 유리-섬유 라미네이트, 구리 피복 폴리이미드 함침된 유리-섬유 라미네이트 등일 수 있다. 전도성 층(206)이 금속 포일 라미네이션, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 임의의 적절한 공정을 사용하여 형성될 수 있고, 구리, 티타늄, 니켈, 알루미늄, 또는 이들의 조성물 등의 하나 이상의 층일 수 있다. 일부 실시예들에서, 전도성 층(206)은 기판 코어(210)에 열적으로 라미네이트되는 포일일 수 있다. 일부 실시예들에서, 전도성 층(206)은 제 1 재배선 구조물(106)과 관련하여 설명된 것과 유사한 재배선 구조물일 수 있다. 전도성 커넥터(226)가 전도성 층(206) 상에 형성될 수 있다. 전도성 커넥터(226)의 측면을 둘러싸고 보호하기 위해 솔더 레지스트(224)가 형성될 수 있다. 전도성 비아(216)가 전도성 층(206)으로부터 리드(200)의 반대쪽으로 신호를 제공할 수 있다. 다른 전도성 층(213)(전도성 층(206)과 유사할 수 있음)이 사용되어 전도성 비아(216)로부터 리드(200) 위에 장착될 다른 디바이스에 신호를 제공할 수 있다. 전도성 비아(216), 전도성 층(206) 및 전도성 층(213)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 전도성 물질로 형성될 수 있다. 다른 솔더 레지스트(224)가 리드(200) 위에 사용될 수 있고, 그 안에 개구가 형성되어 전도성 층(213)의 일부를 노출시킬 수 있다.
도 9에서, 리드(200)가 배치된 후, 전도성 커넥터(226)는 리플로우되어, 전도성 층(206)과 전도성 필러(122p)의 대응하는 것 사이에 조인트를 형성하여 리드(200)를 제 1 재배선 구조물(106)에 물리적으로 그리고 전기적으로 연결한다. 캡슐화제(134)가 다양한 컴포넌트들 상에 형성된다. 캡슐화제(134)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있다. 캡슐화제(134)는 집적 회로 다이(124)가 매립되거나 커버되고 리드(200)와 제 1 재배선 구조물(106) 사이의 공간이 충전되도록 제 1 재배선 구조물(106) 위에 형성될 수 있다. 그런 다음, 캡슐화제(134)는 경화된다. 일부 실시예들에서, 캡슐화제(134)는 또한 예를 들어 언더필(130)이 생략된 실시예들에서, 제 1 재배선 구조물(106)과 집적 회로 다이(124) 사이에 형성된다. 일부 실시예들에서, 캡슐화제(134)는 전도성 필러(122p)를 지지하는 것을 돕기 위해 리드(200)를 배치하기 전에 형성된다.
도 10에서, 일부 실시예들에 따른 전도성 필러(122p)를 생략하는 실시예가 도시되어 있다. 이러한 실시예들에서, 전도성 커넥터(226)는 리드(200)로부터 제 1 재배선 구조물(106)의 UBM(122)으로 연장될 수 있다. 일부 실시예들에서, 캡슐화제(134)는 리드(200) 및 전도성 커넥터(226)를 위해 그 안에 형성된 구멍을 배치하기 전에 형성된다. 전도성 필러(122p)를 생략하는 실시예는 실척도가 아니며, 전도성 커넥터(226)는 도시된 것보다 더 구형일 수 있음을 이해해야 한다.
도 11에서, 리드(200)가 열 확산기(250)인 실시예들에서, 전도성 필러(122p) 및 UBM(122)은 생략될 수 있다. 열 확산기(250)는 상부 리드(252) 및 링(254)을 포함할 수 있고, 열 접착제(255)에 의해 제 1 재배선 구조물(106)에 장착될 수 있다. 또한, 회로 다이(124)의 후면 상에 열 접착제(260)가 사용될 수 있다. 열 확산기(250)는 알루미늄, 구리, 알루미늄 질화물 등과 같은 금속 또는 금속 합금으로 제조될 수 있다. 열 접착제(255 및 260)는 임의의 적합한 접착제, 에폭시, 언더필, 다이 부착 필름(die attach film; DAF), 열 전달 물질 등일 수 있다. 열 접착제(255 및 260)는 집적 회로 다이(124)의 후면에 적용될 수 있거나 또는 상부 리드(252)의 영역에 적용될 수 있다.
나머지 중간 단계는 리드(200)가 열 확산기(250)인 경우가 예시될 것이지만, 전술한 바와 같이 다른 리드 타입이 사용될 수 있음을 이해해야 한다.
도 12에서, 캐리어 기판(102)이 제거된다. 캐리어 기판(102)은 제 1 재배선 구조물(106)로부터 분리(또는 "디본딩")될 수 있다. 일부 실시예들에서, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하여 이형 층(104)이 광의 열에 의해 분해되고 캐리어 기판(102)이 제거될 수 있도록 한다. 그런 다음, 구조물은 뒤집어지고 테이프 상에 배치된다. 디본딩은 제 1 재배선 구조물(106)의 금속화 패턴(110)을 노출시킨다.
도 13 내지 도 17은 일부 실시예들에 따른 볼 장착 스페이서를 사용하기 위한 다양한 구성을 도시한다. 도 13에서, 커패시터, 저항기, 레귤레이터, 전력 제어기 등과 같은 표면 실장 디바이스(surface mount device; SMD)와 같은 선택적 디바이스(140)가 제 1 재배선 구조물(106)의 표면에 장착될 수 있고, 하나 이상의 금속화 패턴(110)에 전기적으로 결합될 수 있다. 디바이스(140)는 픽 앤 플레이스 공정에 의해 배치될 수 있다. 일부 실시예들에서, 패시베이션 층이 금속화 패턴(110) 위에 사용될 수 있고, 디바이스(140)를 배치하기 전에 금속화 패턴(110)의 일부를 노출시키도록 패턴화될 수 있다. 일부 실시예들에서, UBM이 금속화 패턴(110)의 노출된 부분 위에 형성될 수 있다. 이러한 실시예들에서, UBM은 UBM(122)과 유사한 공정 및 물질을 사용하여 형성될 수 있다. 일부 실시예들에서, 디바이스(140)가 부착되는 금속화 패턴(110)의 일부와 같은 금속화 패턴(110) 위에 솔더 페이스트가 퇴적될 수 있다. 일부 실시예들에서, 디바이스(140)를 금속화 패턴(110)에 물리적으로 그리고 전기적으로 결합시키기 위해 리플로우가 수행될 수 있다.
도 14a, 도 14b 및 도 14c에서, 스페이서(150)를 포함하는 커넥터에 의해 다른 디바이스에 대한 패키지(100) 사이의 간격을 유지하면서 패키지(100)를 다른 디바이스에 전기적으로 그리고 물리적으로 부착하는데 사용하기 위한 볼 타입 스페이서(150A, 150B 또는 150C)(또는 일반적으로 스페이서(150)(도 15 참조))에 대한 상이한 구성이 도시되어 있다. 도 14a에서, 구체인 스페이서(150A)가 제공된다. 스페이서(150A)의 코어 물질은 금속(예를 들어, 구리, 은, 알루미늄, 금, 니켈, 납, 비스무트, 인듐 등), 금속 합금(예를 들어, 솔더), 화합물, 플라스틱, 세라믹 등과 같은 임의의 적합한 물질을 포함할 수 있다. 스페이서(150A)의 물질은 다른 표준 커넥터(예를 들어, 솔더 등을 포함하고 스페이서(150A)가 없음)의 리플로우 온도보다 높은 융점 온도를 갖도록 선택된다. 이는 아래에서 보다 상세하게 설명될 것이다. 스페이서(150A)는 약 30㎛ 내지 약 760㎛의 직경을 가질 수 있지만, 다른 치수도 고려된다.
도 14b에서, 제 1 층(154)으로 코팅된 고체 중심 코어(152)를 갖는 스페이서(150B)가 제공되며, 제 1 층(154)은 제 2 층(156)으로 코팅된다. 일부 실시예들에서, 제 1 층(154)은 생략될 수 있다. 고체 중심 코어(152)는 스페이서(150A)와 관련하여 위에서 논의된 임의의 물질일 수 있고, 약 30㎛ 내지 약 760㎛의 직경을 가질 수 있다. 제 1 층(154)은 고체 중심 코어(152)의 물질로부터 주변 물질로의 리칭을 방지하기 위한 장벽 층일 수 있다. 제 1 층(154)은 약 0.5㎛ 내지 약 30㎛의 두께일 수 있고, 고체 중심 코어(152) 상에 도금되고 고체 중심 코어(152)를 둘러싸는 니켈, 티타늄 질화물, 탄탈륨 질화물 등과 같은 임의의 적합한 물질로 제조될 수 있다. 제 2 층(156)은 제 1 층(154) 상에 또는 제 1 층(154)이 생략되는 경우 고체 중심 코어(152) 상에 도금되고, 고체 중심 코어(152) 및 제 1 층(154)(사용되는 경우)을 둘러싸는 솔더 물질과 같은 공융 물질을 포함할 수 있다. 일부 실시예들에서, 제 2 층(156)은 약 0.5㎛ 내지 약 30㎛의 두께일 수 있다. 고체 중심 코어(152)의 물질은 다른 표준 커넥터(예를 들어, 솔더 등을 포함하고 스페이서(150B)가 없음)의 리플로우 온도보다 높은 융점 온도를 갖도록 선택된다. 제 2 층(156)의 물질은 제 2 층(156)이 리플로우될 수 있도록 다른 표준 커넥터의 리플로우 온도와 유사한 리플로우 온도를 가질 수 있다. 이와 같이, 제 2 층(156)의 물질은 고체 중심 코어(152)의 물질과 상이하다.
도 14c에서, 일부 실시예들에 따른 다층 스페이서(150C)가 도시되어 있다. 도 14c에서, 고체 중심 코어(158)는 몇몇 추가 층으로 코팅될 수 있다. 일부 실시예들에서, 고체 중심 코어(158)는 제 1 장벽 층(160), 이어서 전도성 층(162), 그런 다음 제 2 장벽 층(164)에 의해 코팅될 수 있어서, 전도성 층(162)은 2 개의 장벽 층들 사이에 끼워진다. 제 2 장벽 층(164)을 형성한 후, 솔더 층(166)이 제 2 장벽 층(164) 위에 코팅될 수 있다. 일부 실시예들에서, 솔더 층(166)은 솔더 층(166)의 도핑된 서브 층(168)을 형성하는 다른 물질로 도핑될 수 있다. 일부 실시예들에서, 고체 중심 코어(158)는 플라스틱 코어일 수 있지만, 스페이서(150A)와 관련하여 위에서 논의된 것과 같은 다른 후보 물질 중 임의의 것이 사용될 수 있다. 제 1 장벽 층(160) 및 제 2 장벽 층(164)은 동일한 물질 또는 상이한 물질로 제조될 수 있고, 니켈, 티타늄 질화물, 탄탈륨 질화물 등과 같은 임의의 적합한 장벽 물질일 수 있다. 전도성 층(162)은 구리, 알루미늄, 은 또는 이들의 조합 등과 같은 임의의 적합한 전도성 물질을 포함할 수 있다. 솔더 층(166)은 주석-은 복합체와 같은 임의의 적합한 솔더 물질일 수 있다. 도핑된 서브 층(168)은 스페이서(150C)의 외부 층의 산화를 감소시키기 위해 도펀트로서 니켈 또는 다른 적합한 물질을 포함할 수 있다. 고체 중심 코어(158) 및/또는 전도성 층(162)의 물질은 다른 표준 커넥터(예를 들어, 솔더 등을 포함하고 스페이서(150C)가 없음)의 리플로우 온도보다 높은 융점 온도를 갖도록 선택된다.
스페이서(150A, 150B 또는 150C)는 더 높은 융점 온도를 갖는 코어 물질을 포함한다. 일부 실시예들에서, 다른 커넥터(예를 들어, 15의 전도성 커넥터(170))가 코어 물질의 융점보다 작은 융점을 갖는 한, 코어 물질은 솔더 물질일 수 있다. 예를 들어, 커넥터가 실리콘 비스무트 솔더 볼인 경우, 리플로우 온도는 약 170 ℃이다. 스페이서(150A, 150B 또는 150C)의 코어 물질을 위해 주석, 은 및 구리의 솔더 합금(예를 들어, 각각 96.5 %, 3 % 및 0.5 %)이 사용 가능하며, 약 217 ℃의 리플로우 온도를 갖는다. 따라서, 솔더 커넥터는 스페이서(150A, 150B 또는 150C)의 코어 물질을 리플로우하지 않고 연결되도록 가열되어 리플로우될 수 있다. 일반적으로, 코어 물질의 융점은 다른 전도성 커넥터(170)(도 15 참조)의 물질의 융점보다 적어도 약 30 ℃ 내지 50 ℃ 높아야 한다. 유사하게, 스페이서(150B)의 제 2 층(156) 또는 스페이서(150C)의 솔더 층(166)과 같은 외부 솔더 층을 포함하는 스페이서(150B 또는 150C)가 사용되는 경우, 코어 물질의 융점은 외부 솔더 층(예를 들어, 스페이서(150B)의 제 2 층(156) 또는 스페이서(150C)의 솔더 층(166))의 융점보다 적어도 약 30 ℃ 내지 50 ℃ 높아야 한다.
도 15에서, 전도성 커넥터(170)가 제 1 재배선 구조물(106) 위에 형성된다. 전도성 커넥터(170)는 금속화 패턴(110)의 노출된 부분과 접촉한다. 일부 실시예들에서, 전술한 바와 같이, 패시베이션 층(142)이 금속화 패턴(110) 위에 사용될 수 있고, 전도성 커넥터(170)를 형성하기 전에 금속화 패턴(110)의 일부를 노출시키도록 패턴화될 수 있다. 또한, 전술한 바와 같이, 일부 실시예들에서, UBM이 금속화 패턴(110)의 노출된 부분 위에 형성될 수 있다.
일부 실시예들에서, 솔더 페이스트 또는 솔더 패드와 같은 솔더 물질(예를 들어, 도 30의 솔더 부분(151))이, 특히 볼 타입인 스페이서(150A)를 사용하는 실시예들에서, 금속화 패턴(110) 위에 퇴적되거나 도금될 수 있다. 스페이서(150)를 부착하기 위해 볼 장착 동안 솔더 물질이 리플로우될 수 있다. 전도성 커넥터(170) 및 스페이서(150)는 볼 그리드 어레이(ball grid array; BGA) 공정을 사용하여 퇴적될 수 있다. 전도성 커넥터(170)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 또는 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터(170)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 솔더 층을 초기에 형성함으로써 형성되는 솔더 커넥터이다. 일 실시예에서, 전도성 커넥터(170)를 위한 솔더 및 스페이서(150)는 금속화 패턴(110)(또는 UBM)의 표면에 대한 형태로 가압될 수 있고, 전도성 커넥터(170)를 위해 원하는 범프 형상으로 물질을 형상화하고 전도성 커넥터(170) 및 스페이서(150)를 금속화 패턴(110)에 부착하기 위해 리플로우가 수행될 수 있다.
예컨대, 스페이서(150)가 어떠한 솔더 물질도 포함하지 않는 스페이서(150A)를 포함하는 경우, 전도성 커넥터(170)를 부착하는 리플로우는 또한 스페이서(150)를 부착하기 위해 금속화 패턴(110)(또는 UBM) 상에 배치된 솔더 물질을 리플로우할 수 있다. 다른 실시예들에서, 리플로우는 스페이서(150)를 금속화 패턴(110)(또는 UBM)에 부착하기 위해 스페이서(150)의 외부 솔더 층(예를 들어, 스페이서(150B)의 제 2 층(156) 또는 스페이서(150C)의 솔더 층(166))을 용융시킬 수 있다.
일부 실시예들에서, 아직 수행되지 않은 경우, 리플로우는 또한 디바이스(140)를 금속화 패턴(110)에 물리적으로 그리고 전기적으로 결합시킬 수 있다. 다른 적합한 공정이 또한 사용될 수 있다. 일부 실시예들에서, 전도성 커넥터(170)를 형성하고 스페이서(150)를 배치한 후, 구조물은 뒤집어지고 테이프 상에 배치되거나 스페이서(150) 및 전도성 커넥터(170)에 의해 고정되고 다이로 싱귤레이트될 수 있다. 다른 실시예들에서, 패키지(100)는 구조물을 뒤집지 않고 테이프 상에서 직접 싱귤레이트될 수 있다.
도 15에 도시된 바와 같이, 스페이서(150)는 패키지(100)의 코너에 배치될 수 있다. 전도성 커넥터(170)는 나머지 연결 위치에 배치된다. 도 16은 도 15의 패키지(100)의 평면도를 도시하며, 스페이서(150)를 갖는 커넥터는 코너에 배치되고 전도성 커넥터(170)는 다른 커넥터에 배치된 것을 도시한다.
또한 도 15에 도시된 바와 같이, 전도성 커넥터(170) 및 스페이서(150)를 갖는 커넥터의 배치 후, 패키지(100)는 임의의 인접한 패키지로부터 싱귤레이트될 수 있다. 따라서, 패키지(100)에 대응하는 여러 패키지가 동시에 형성될 수 있다. 예를 들어, 패키지(100)에 대응하는 영역과 패키지(100)에 인접한 제 2 패키지 영역 사이의 스크라이브 라인 영역을 따라 쏘잉함으로써 싱귤레이션 공정(275)이 수행된다. 쏘잉은 인접한 제 2 패키지로부터 패키지(100)를 싱귤레이트한다. 일부 실시예들에서, 싱귤레이션 공정(275)은 패키지 기판(300)이 패키지(100)에 결합된 후에 수행된다(아래에서 논의됨).
도 17은 도 15와 유사하며, 일부 실시예들에 따라, 스페이서(150)가 패키지(100)의 에지의 중심에 배치되는 것으로 도시되는 것을 제외하고는, 유사한 참조 번호는 유사한 공정을 사용하여 형성된 유사한 요소를 나타낸다. 다른 실시예들에서, 스페이서(150)는 패키지의 중심에 있고, 도 17의 도면은 패키지(100)의 중간의 단면도이다. 도 18a는 도 17의 패키지(100)의 평면도를 도시한다. 도 18a에서, 스페이서(150)는 열의 중간에서 패키지(100)의 대향 측 상에 배치된다. 일부 실시예들에서, 스페이서(150)는 4 개의 모든 에지 상에 배치될 수 있다. 도 18b에서, 스페이서(150)는 패키지(100)의 임의의 에지를 따르는 것이 아니라 패키지(100)의 중심에 배치된다. 도 18a 및 도 18b로부터의 스페이서(150) 배치의 레이아웃은 또한 조합될 수 있다. 도 15와 관련하여 전술한 바와 같은 싱귤레이션 공정(275)은 스페이서(150)를 갖는 커넥터 및 전도성 커넥터(170)의 형성 후에 수행될 수 있다.
도 19는 도 15와 유사하며, 스페이서(150)가 행의 모든 커넥터 위치에 배치되는 것으로 도시되는 것을 제외하고는, 유사한 참조 번호는 유사한 공정을 사용하여 형성된 유사한 요소를 나타낸다. 도 20a는 스페이서(150)가 패키지(100)의 각 커넥터에 대한 모든 커넥터 위치에 배치될 수 있음을 도시한다. 도 20b는 스페이서(150)가 패키지(100)의 에지 주위의 모든 커넥터 위치에 배치될 수 있음을 도시한다. 스페이서(150)에 대한 이들 레이아웃은 조합될 수 있음을 이해해야 한다. 도 15와 관련하여 전술한 바와 같은 싱귤레이션 공정(275)은 스페이서(150)를 갖는 커넥터 및 전도성 커넥터(170)의 형성 후에 수행될 수 있다.
도 21a, 도 21b 및 도 21c는 다른 실시예들에 따른 스페이서 블록(180A, 180B, 180C)(일반적으로 스페이서 블록(180)으로 지칭됨, 도 22 참조)을 도시한다. 스페이서 블록(180)은 상이한 형상으로 형성될 수 있다. 예를 들어, 도 21a에서, 스페이서 블록(180A)은 기둥이다; 도 21b에서, 스페이서 블록(180B)은 찌그러진 기둥 또는 팽창된 기둥이며; 도 21C에서, 스페이서 블록(180C)은 큐브 또는 직사각형 프리즘이다. 다른 프리즘 및 형상이 고려된다. 스페이서 블록(180)은 픽 앤 플레이스 공정을 사용하여 배치될 수 있도록 평평한 상부 표면 및 평평한 하부 표면을 갖는다. 스페이서 블록(180A, 180B 또는 180C)의 치수는 다양할 수 있다. 도 21a, 도 21b 및 도 21c에 도시된 각각의 치수는 임의의 적합한 치수일 수 있다. 치수(D1)는 스페이서 블록(180A)의 직경이고, 치수(D2)는 스페이서 블록(180A)의 높이이다. 치수(D3)는 스페이서 블록(180B)의 상부 표면에서의 스페이서 블록(180B)의 직경이다. 치수(D4)는 스페이서 블록(180B)의 중심 또는 가장 두툼한 부분에서의 스페이서 블록(180B)의 직경이다. 치수(D5)는 스페이서 블록(180B)의 높이이다. 치수(D6, D7)는 각각 스페이서 블록(180C)의 깊이 및 폭이고, 치수(D8)는 스페이서 블록(180C)의 높이이다. 일부 실시예들에서, 치수(D1, D2, D3, D4, D5, D6, D7 및 D8) 각각은 약 80㎛ 및 약 1.5mm, 예컨대 약 200㎛의 범위에 있을 수 있다. 치수(D1, D2, D3 또는 D4, D5, D6, D7 및 D8) 각각은 서로 상이하거나 동일할 수 있거나, 상이한 치수와 동일한 치수의 조합일 수 있다. 그러나, 도 21b에 도시된 바와 같이, 치수(D4)는 치수(D3)보다 크다. 다른 실시예에서, 치수(D4)는 치수(D3)보다 작을 수 있고, 결과적인 형상은 좁은 기둥 또는 모래 시계 형상이다. 일 실시예에서, 스페이서 블록(180B)은 스페이서 블록(180C)과 결합되어 중간에서 불룩해지는 스페이서 블록(180)을 제공할 수 있다.
스페이서 블록(180)의 물질은 금속(예를 들어, 구리, 은, 알루미늄 등), 금속 합금, 화합물, 플라스틱, 세라믹 등과 같은 임의의 적합한 물질을 포함할 수 있다. 스페이서(150)와 유사하게, 스페이서 블록(180)의 물질은 다른 표준 전도성 커넥터의 리플로우 온도보다 높은 융점 온도를 갖도록 선택되어야 한다. 일부 실시예들에서, 스페이서 블록(180)은 스페이서 블록(180)의 코어 물질 위 및/또는 아래 및/또는 주위에 배치된 솔더 물질 층을 포함할 수 있다. 일부 실시예들에서, 스페이서 블록(180)은 각각 도 14b 및 도 14c의 스페이서(150B) 및/또는 스페이서(150C)와 관련하여 전술한 것과 유사하게, 스페이서 블록(180)의 코어 물질을 둘러싸는 추가 장벽 층을 포함할 수 있다.
도 22에서, 스페이서 블록(180)은 디바이스(140)(도 13과 관련하여 전술됨)가 배치되는 것과 동시에 픽 앤 플레이스 공정을 사용하여 배치된다. 또한 전술한 바와 같이, 일부 실시예들은 금속화 패턴(110)의 일부 위에 패턴화된 패시베이션 층(142) 또는 UBM을 사용할 수 있다. 솔더 페이스트 또는 솔더 패드와 같은 솔더 물질(예를 들어, 도 37의 상부 솔더 부분(182))이 금속화 패턴(110) 위에 퇴적되거나 도금될 수 있고, 스페이서 블록(180) 및 디바이스(140)(있는 경우)가 부착될 금속화 패턴(110)의 부분에서 사용될 수 있다. 스페이서 블록(180) 및 디바이스(140)가 배치된 후, 솔더 물질의 리플로우가 수행되어 스페이서 블록(180) 및 디바이스(140)를 금속화 패턴(110)에 물리적으로 그리고 전기적으로 결합시킨다.
도 23에서, 전도성 커넥터(170)는 금속화 패턴(110)의 나머지 부분에 형성될 수 있다. 전도성 커넥터(170)는 도 15의 전도성 커넥터(170)와 관련하여 전술한 것과 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 23에 도시된 바와 같이, 스페이서 블록(180)은 패키지(100)의 코너에 배치될 수 있다. 전도성 커넥터(170)는 나머지 연결 위치에 배치된다. 도 15와 관련하여 전술한 바와 같은 싱귤레이션 공정(275)은 스페이서 블록(180)을 갖는 커넥터 및 전도성 커넥터(170)의 형성 후에 수행될 수 있다. 도 24는 도 23의 패키지(100)의 평면도를 도시하며, 스페이서 블록(180)을 갖는 커넥터는 패키지(100)의 코너에 배치되고 전도성 커넥터(170)는 다른 커넥터에 배치된 것을 도시한다.
도 25는 도 23과 유사하며, 일부 실시예들에 따라, 스페이서 블록(180)이 패키지(100)의 에지의 중심에 배치되는 것으로 도시되는 것을 제외하고는, 유사한 참조 번호는 유사한 공정을 사용하여 형성된 유사한 요소를 나타낸다. 다른 실시예들에서, 스페이서 블록(180)은 패키지의 중심에 있고, 도 25의 도면은 패키지(100)의 중간의 단면도이다. 도 26a는 도 25의 패키지(100)의 평면도를 도시한다. 도 26a에서, 스페이서 블록(180)은 커넥터 열의 중간에서 패키지(100)의 대향 측 상에 배치된다. 일부 실시예들에서, 스페이서 블록(180)은 4 개의 모든 에지 상에 배치될 수 있다. 도 26b에서, 스페이서 블록(180)은 패키지(100)의 임의의 에지를 따르는 것이 아니라 패키지(100)의 중심에 배치된다. 도 26a 및 도 26b로부터의 스페이서 블록(180) 배치의 레이아웃은 또한 조합될 수 있다. 도 15와 관련하여 전술한 바와 같은 싱귤레이션 공정(275)은 스페이서 블록(180)을 갖는 커넥터 및 전도성 커넥터(170)의 형성 후에 수행될 수 있다.
도 27은 도 23과 유사하며, 스페이서 블록(180)이 행의 모든 커넥터 위치에 배치되는 것으로 도시되는 것을 제외하고는, 유사한 참조 번호는 유사한 공정을 사용하여 형성된 유사한 요소를 나타낸다. 도 28a는 스페이서 블록(180)이 패키지(100)의 각 커넥터에 대한 모든 커넥터 위치에 배치될 수 있음을 도시한다. 도 28b는 스페이서 블록(180)이 패키지(100)의 에지 주위의 모든 커넥터 위치에 배치될 수 있음을 도시한다. 스페이서 블록(180)에 대한 이들 레이아웃은 조합될 수 있음을 이해해야 한다. 도 15와 관련하여 전술한 바와 같은 싱귤레이션 공정(275)은 스페이서 블록(180)을 갖는 커넥터 및 전도성 커넥터(170)의 형성 후에 수행될 수 있다.
도 29에서, 패키지(100)는 전도성 커넥터(170) 및 스페이서(150)를 갖는 커넥터를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 29에 도시된 바와 같이, 패키지(100)는 울음 또는 찌푸림 형상의 뒤틀림을 갖는다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 코너에 위치한 스페이서(150)는 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공하여 전도성 커넥터(170)가 브리징 오류를 야기하지 않도록 서로를 향해 너무 많이 팽창하지 않게 한다.
패키지 기판(300)은 인터포저, 인쇄 회로 기판(PCB), 다른 패키지 등일 수 있다. 패키지 기판(300)은 활성 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 패키지 기판(300)에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
또한, 패키지 기판(300)은 금속화 층과 비아(도시되지 않음), 및 금속화 층과 비아 위의 콘택 패드(305)를 포함할 수 있다. 금속화 층은 활성 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계될 수 있다. 금속화 층은 전도성 물질의 층을 상호 접속하는 비아를 사용하여 전도성 물질(예를 들어, 구리)의 층과 유전체(예를 들어, 로우-k 유전체 물질)의 층을 교번하여 형성될 수 있고, 임의의 적합한 공정(예를 들어, 퇴적, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(300)에는 실질적으로 활성 및 수동 디바이스가 없다.
전도성 커넥터(170)는 리플로우되어 패키지(100)를 패키지 기판(300)의 콘택 패드(305)에 부착한다. 전도성 커넥터(170)는 패키지 기판(300)(패키지 기판(300) 내의 금속화 층을 포함함)을 패키지(100)의 제 1 재배선 구조물(106)에 전기적으로 및/또는 물리적으로 결합시킨다. 전도성 커넥터(170)가 리플로우될 때, 리플로우 온도는 스페이서(150)의 코어 물질이 용융되지 않도록 선택된다. 그러나 스페이서(150)는 또한 패키지(100)와 패키지 기판(300) 사이의 전도성 커넥터로서 부착된다. 도 29의 점선 박스는 확대되어 도 30 및 도 31에 보다 상세하게 도시되어 있다.
일부 실시예들에서, 언더필(도시되지 않음)이 제 1 패키지(100)와 패키지 기판(300) 사이에 형성되고 전도성 커넥터(150) 및 스페이서(150)를 갖는 커넥터를 둘러싸도록 형성될 수 있다. 언더필은 패키지(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나 또는 패키지(100)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
도 30 내지 도 32에서, 일부 실시예들에 따라, 스페이서(150)를 갖는 연결부의 클로즈업이 도시되어 있다(도 29의 점선 박스 참조). 스페이서(150)는 스페이서(150A, 150B 또는 150C) 중 임의의 것일 수 있다(도 14a, 도 14b 및 도 14c 참조). 스페이서(150)는 금속화 패턴(110)을 패키지 기판(300)의 콘택 패드(305)에 물리적으로 그리고 전기적으로 결합시키는 2 개의 솔더 부분(151) 사이에 개재될 수 있다. 도 30에 도시된 바와 같이, 솔더 부분(151)은 스페이서(150)의 일부를 둘러쌀 수 있다. 따라서, 일부 실시예들에서, 스페이서(150)의 측벽은 솔더 부분(151)으로부터 노출될 수 있다. 일부 실시예들에서, 2 개의 솔더 부분(151)은 서로 결합되어 스페이서(150)를 완전히 캡슐화할 수 있다.
스페이서(150)는 금속화 패턴(110) 및 콘택 패드로부터 동일하게 떨어져 있을 수 있거나, 금속화 패턴(110)에 수직으로 더 가까이 있을 수 있거나, 콘택 패드(305)에 수직으로 더 가까이 있을 수 있다. 일부 실시예들에서, 스페이서(150)와 금속화 패턴(110) 사이의 거리(D9)는 약 0㎛ 내지 약 400㎛일 수 있고, 스페이서(150)와 콘택 패드(305) 사이의 거리(D10)는 약 0㎛ 내지 약 400㎛일 수 있지만, 다른 거리가 고려되고 사용될 수 있다. 도 31은 거리(D9)와 거리(D10)가 모두 0㎛인 실시예를 도시한다. 금속화 패턴(110)과 콘택 패드(305) 사이의 거리(D11)는 스페이서(150)의 직경 및 거리(D9 및 D10)에 의해 결정된다. D11의 최소 거리는 스페이서(150)의 직경과 대략 동일하다. 일부 실시예들에서, 스페이서(150)의 물질에 따라, 스페이서(150)는 0 % 내지 약 50 %, 예컨대 약 5 %로 변형되도록 변형될 수 있다. 이러한 실시예들에서, D11의 최소 거리는 스페이서(150) 직경의 약 50 % 내지 약 100 %이다.
일부 실시예들에서, 솔더 부분(151)을 위한 솔더 물질은, 예를 들어, 전기 도금된 솔더 물질, 인쇄된 솔더 페이스트, 솔더 패드 등에 의해 콘택 패드(305) 및/또는 금속화 패턴(110) 상에 제공될 수 있다. 일부 실시예들에서, 솔더 부분(151)을 위한 솔더 물질은 스페이서(150)로부터 올 수 있다. 예를 들어, 스페이서(150)가 스페이서(150B 및 150C)와 관련하여 전술한 바와 같이 다수의 층을 갖는 경우, 스페이서(150)의 외부 층이 솔더 물질을 포함할 수 있다. 일부 실시예들에서, 스페이서(150)의 외부 층의 솔더 물질이 리플로우되고 동시에 전도성 커넥터(170)가 리플로우되는 경우, 솔더 부분(151)이 형성될 수 있다. 다른 실시예들에서, 스페이서(150)를 금속화 패턴(110)에 결합시키기 위해 패키지(100)를 패키지 기판(300)에 결합시키기 전에, 스페이서(150)의 외부 층의 솔더 물질이 리플로우될 수 있다. 이러한 실시예들에서, 스페이서(150)와 금속화 패턴(110) 사이의 솔더 부분(151)이 먼저 형성되고, 이어서 전도성 커넥터(170)가 리플로우될 때 스페이서(150)와 콘택 패드(305) 사이의 솔더 부분(151)이 형성될 수 있다.
도 32에서, 스페이서(150)는 솔더 부분(151)이 금속화 패턴(110)으로부터 콘택 패드(305)까지 연장되고 스페이서(150)를 캡슐화하는 것으로 도시되어 있다. 도 32의 솔더 부분(151)의 구성은 스페이서(150)에 대한 임의의 실시예들에 사용될 수 있다. 특히, 도 32의 솔더 부분(151)의 구성은 스페이서(150)가 비전도성일 때 사용되어 솔더 부분(151)은 금속화 패턴(110)으로부터 콘택 패드(305)까지 전도를 제공한다. 거리(D9, D10 및 D11)는 도 30과 관련하여 위에서 설명된 바와 같을 수 있다.
도 33에서, 패키지(100)는 전도성 커넥터(170) 및 스페이서(150)를 갖는 커넥터를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 33에 도시된 바와 같이, 패키지(100)는 스마일 형상의 뒤틀림을 갖는다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 에지의 중간에 위치한 스페이서(150)(도 18a 참조) 또는 패키지(100)의 중간에 위치한 스페이서(150)(도 18b 참조)는 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공하여 전도성 커넥터(170)가 브리징 오류를 야기하지 않도록 서로를 향해 너무 많이 팽창하지 않게 한다.
도 34에서, 패키지(100)는 스페이서(150)를 갖는 커넥터(및 일부 실시예들에서, 전도성 커넥터(170))를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 34에 도시된 바와 같이, 패키지(100)는 울음 또는 찌푸림 형상의 뒤틀림을 갖지만, 패키지(100)는 대신에 스마일 형상을 가질 수 있다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 각각의 커넥터 위치에 위치한 스페이서(150)(도 20a 참조) 또는 패키지(100)의 각 에지를 따라 위치한 스페이서(150)(도 20b 참조)는 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공한다. 도 20b에 도시된 것과 일치하는 실시예들의 경우, 최소 거리는 브리징 오류를 야기할 수 있는 전도성 커넥터(170)가 서로를 향해 너무 많이 팽창하는 것을 방지할 수 있다.
도 35는 일부 실시예들에 따른 도 34의 점선 박스 내에 있는 스페이서(150)를 갖는 커넥터의 확대도를 도시한다. 스페이서(150)가 패키지 기판(300)으로부터 멀리 휘어지는 패키지(100) 영역에 있는 커넥터에 사용되는 경우, 스페이서(150)는 패키지(100) 및 패키지 기판(300) 모두와 접촉하지 않을 수 있다. 즉, 거리(D11)는 스페이서(150)의 직경보다 크다. 거리(D9) 및 거리(D10)는 각각 약 0㎛ 내지 약 400㎛의 범위일 수 있지만, 둘 다 0㎛일 수는 없다. 다른 치수가 고려되고 사용될 수 있다.
도 36에서, 패키지(100)는 전도성 커넥터(170) 및 스페이서 블록(180)을 갖는 커넥터를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 36에 도시된 바와 같이, 패키지(100)는 울음 또는 찌푸림 형상의 뒤틀림을 갖는다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 코너에 위치한 스페이서 블록(180)은 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공하여 전도성 커넥터(170)가 브리징 오류를 야기하지 않도록 서로를 향해 너무 많이 팽창하지 않게 한다.
도 37 및 도 38에서, 일부 실시예들에 따라, 스페이서 블록(180)을 갖는 연결부의 클로즈업이 도시되어 있다(도 36의 점선 박스 참조). 스페이서 블록(180B)이 도시되어 있지만(도 21b 참조), 스페이서 블록(180)은 스페이서 블록(180A, 180B 또는 180C) 중 임의의 것일 수 있다(도 21a, 도 21b 및 도 21c 참조). 도 37에서, 스페이서 블록(180)은 금속화 패턴(110)을 패키지 기판(300)의 콘택 패드(305)에 물리적으로 그리고 전기적으로 결합시키는 상부 솔더 부분(182)과 하부 솔더 부분(184) 사이에 개재될 수 있다. 일부 실시예들에서, 예를 들어, 전기 도금된 솔더 물질, 인쇄된 솔더 페이스트, 솔더 패드 등에 의해, 상부 솔더 부분(182)을 위한 물질은 금속화 패턴(110) 상에 제공될 수 있고 하부 솔더 부분(184)을 위한 물질은 콘택 패드(305) 상에 제공될 수 있다. 다른 실시예들에서, 스페이서 블록(180)을 금속화 패턴(110) 상에 배치하기 전에 상부 솔더 부분(182) 또는 하부 솔더 부분(184)을 위한 물질이 스페이서 블록(180) 상에 제공될 수 있다(도 22 참조). 거리(D9, D10 및 D11)는 도 30과 관련하여 위에서 설명된 거리와 유사하다.
도 38에서, 스페이서 블록(180)은 스페이서 블록(180A) 또는 스페이서 블록(180B)과 유사하게 직선 측벽을 갖는 것으로 도시되어 있다(각각 도 21a 및 21c 참조).
도 39a 및 도 39b에서, 도 38의 평면 A-A를 따른 스페이서 블록(180)의 단면도가 도시되어 있다. 도 39a에서, 도시된 스페이서 블록(180)은 도 21c의 스페이서 블록(180C)의 것과 일치한다. 도 39b에서, 도시된 스페이서 블록(180)은 도 21a의 스페이서 블록(180A) 또는 도 21b의 스페이서 블록(180B)의 것과 일치한다. 도 39a에서, 점선 윤곽은 상부 솔더 부분(182) 및/또는 하부 솔더 부분(184)의 윤곽의 투영을 나타낸다. 도 39a에 도시된 바와 같이, 상부 솔더 부분(182) 및/또는 하부 솔더 부분(184)의 윤곽은 둥근 측면을 가질 수 있다. 도 39b에 도시된 바와 같이, 상부 솔더 부분(182) 및/또는 하부 솔더 부분(184)의 윤곽은 원형이다.
도 40에서, 패키지(100)는 전도성 커넥터(170) 및 스페이서 블록(180)을 갖는 커넥터를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 36에 도시된 바와 같이, 패키지(100)는 스마일 형상의 뒤틀림을 갖는다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 에지의 중간에 위치한 스페이서 블록(180)(도 26a 참조) 또는 패키지(100)의 중간에 위치한 스페이서 블록(180)(도 26b 참조)은 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공하여 전도성 커넥터(170)가 브리징 오류를 야기하지 않도록 서로를 향해 너무 많이 팽창하지 않게 한다.
도 41에서, 패키지(100)는 스페이서 블록(180)을 갖는 커넥터(및 일부 실시예들에서, 전도성 커넥터(170))를 사용하여 패키지 기판(300)에 장착되어 3D 패키지(400)를 형성할 수 있다. 도 41에 도시된 바와 같이, 패키지(100)는 울음 또는 찌푸림 형상의 뒤틀림을 갖지만, 패키지(100)는 대시에 스마일 형상을 가질 수 있다. 패키지(100)가 패키지 기판(300)에 부착될 때, 패키지(100)의 각각의 커넥터 위치에 위치한 스페이서 블록(180)(도 28a 참조) 또는 패키지(100)의 각 에지를 따라 위치한 스페이서 블록(180)(도 28b 참조)은 패키지(100)와 패키지 기판(300) 사이의 최소 거리를 제공한다. 도 28b에 도시된 것과 일치하는 실시예들의 경우, 최소 거리는 브리징 오류를 야기할 수 있는 전도성 커넥터(170)가 서로를 향해 너무 많이 팽창하는 것을 방지할 수 있다.
도 42는 일부 실시예들에 따른 도 41의 점선 박스 내에 있는 스페이서 블록(180)을 갖는 커넥터의 확대도를 도시한다. 스페이서 블록(180)이 패키지 기판(300)으로부터 멀리 휘어지는 패키지(100) 영역에 있는 커넥터에 사용되는 경우, 거리(D9) 및/또는 거리(D10)는 패키지 기판(300)을 향해 휘어지는 패키지(100)의 영역에 있는 커넥터보다 더 클 수 있다. 패키지(100)가 패키지 기판(300)에 가압되고 상부 솔더 부분(182) 및 하부 솔더 부분(184)이 리플로우된 후, 상부 솔더 부분(182) 및/또는 하부 솔더 부분(184)의 폭은 측면에서 함몰되어 모래 시계 형상을 형성할 수 있다.
실시예들은 패키지와 다른 기판 사이의 특정 커넥터에 스페이서 볼 또는 스페이서 블록을 제공한다. 뒤틀림으로 인해 패키지와 기판 사이의 거리가 너무 작아져서 커넥터가 너무 넓게 변형되고 찌그러짐으로써 다른 커넥터와 브리징되는 경우 이러한 스페이서는 패키지의 뒤틀림이 커넥터에서 커넥터 브리징을 야기하지 않도록 패키지와 기판 사이에서 최소 거리를 유지한다. 이러한 스페이서는 몇몇 상이한 유형의 물질로 제조될 수 있고, 전도성 또는 비전도성일 수 있다. 스페이서 볼은 솔더에 의해 전체적으로 또는 부분적으로 둘러싸일 수 있다. 스페이서 블록은 솔더를 사용하여 부착될 수 있다. 스페이서 블록은 픽 앤 플레이스 공정을 사용하여 패키지 상에 배치될 수 있다. 스페이서 볼은 볼 그리드 어레이 형성 공정을 사용하여 패키지 상에 배치될 수 있다. 결과적으로, 패키지 본딩은 에러가 덜 발생하고, 본딩 공정은 뒤틀린 패키지를 사용할 수 있으며, 이 패키지는 공차가 일반적으로 허용하는 것보다 많이 휘어진다.
일 실시예는 제 1 패키지를 포함하는 디바이스이며, 제 1 패키지는 내장된 다이 및 제 1 재배선 구조물을 포함한다. 제 1 커넥터는 재배선 구조물에 부착되며, 제 1 커넥터는 제 1 커넥터에 내장된 스페이서를 포함한다. 제 2 커넥터는 재배선 구조물에 부착되며, 제 2 커넥터는 스페이서가 없다. 스페이서의 물질은 제 1 리플로우 온도를 갖고, 제 2 커넥터는 제 2 리플로우 온도를 가지며, 제 1 리플로우 온도는 제 2 리플로우 온도보다 높다. 디바이스는 또한 제 2 패키지를 포함하고, 제 1 커넥터 및 제 2 커넥터는 제 1 패키지를 제 2 패키지에 전기적으로 그리고 물리적으로 결합시킨다. 일 실시예에서, 제 1 커넥터는 제 1 패키지의 코너에 배치된다. 일 실시예에서, 스페이서는 구형이다. 일 실시예에서, 스페이서는 평평한 상부 표면 및 평평한 하부 표면을 갖는다. 일 실시예에서, 스페이서는 하나 이상의 추가 층으로 둘러싸인 코어 물질을 포함한다. 일 실시예에서, 제 1 커넥터는 스페이서와 제 1 패키지의 제 1 콘택 사이에 배치된 제 1 솔더 물질, 및 스페이서와 제 2 패키지의 제 2 콘택 사이에 배치된 제 2 솔더 물질을 더 포함하고, 스페이서의 일부는 제 1 솔더 물질이 없고, 제 2 솔더 물질이 없다. 일 실시예에서, 제 1 커넥터에서 제 1 패키지와 제 2 패키지 사이의 제 1 거리는 제 2 커넥터에서 제 1 패키지와 제 2 패키지 사이의 제 2 거리보다 작다. 일 실시예에서, 제 1 패키지는 뒤틀린다.
다른 실시예는 제 1 패키지를 포함하는 디바이스이며, 제 1 패키지는 제 1 재배선 구조물과 패키지 리드 사이에 개재된 내장 다이를 포함하고, 제 1 재배선 구조물은 재배선 구조물의 전면에 제 1 콘택 영역 및 제 2 콘택 영역을 갖는다. 제 1 커넥터는 제 1 패키지의 제 1 콘택 영역 위에 배치되며, 제 1 커넥터는 각각 솔더 물질에 내장된 스페이서를 포함한다. 제 2 커넥터는 제 1 패키지의 제 2 콘택 영역 위에 배치되며, 제 2 커넥터는 각각 솔더 물질을 포함한다. 솔더 물질은 스페이서 물질의 리플로우 온도보다 낮은 리플로우 온도를 갖는다. 일 실시예에서, 제 1 커넥터는 제 1 커넥터 및 제 2 커넥터 열의 중간에 배치된다. 일 실시예에서, 스페이서는 솔더 물질 내에 캡슐화된다. 일 실시예에서, 스페이서는 평평한 상부 표면 및 평평한 하부 표면을 갖는다. 일 실시예에서, 스페이서는 구형 플라스틱 코어, 및 구형 플라스틱 코어를 둘러싸는 전도성 물질 층을 포함하고, 전도성 물질 층은 솔더 물질의 리플로우 온도보다 높은 리플로우 온도를 갖는다. 일 실시예에서, 제 1 커넥터의 최상면 및 제 2 커넥터의 최상면은 제 1 패키지의 뒤틀림으로 인해 높이가 동일하지 않다. 일 실시예에서, 제 1 패키지는 제 1 커넥터 및 제 2 커넥터 중 제 1 패키지의 표면에 배치된 표면 장착 디바이스를 더 포함한다.
다른 실시예는 제 1 패키지의 전면에 제 1 커넥터를 배치하는 단계 - 제 1 커넥터는 스페이서를 포함함 -, 및 제 1 커넥터의 전면에 제 2 커넥터를 배치하는 단계 - 제 2 커넥터는 스페이서가 없음 - 를 포함하는 방법이다. 제 1 패키지는 제 2 디바이스 기판에 정렬된다. 제 1 커넥터 및 제 2 커넥터는 제 1 패키지를 제 2 디바이스 기판에 물리적으로 그리고 전기적으로 결합시키기 위해 리플로우되고, 리플로우 동안 스페이서는 그 형상을 유지하며, 스페이서는 리플로우 동안 제 1 커넥터에서 제 1 패키지와 제 2 디바이스 기판 사이의 최소 거리를 제공하며, 여기서 최소 거리는 스페이서의 높이에 대응한다. 일 실시예에서, 제 1 커넥터를 배치하는 단계는 제 1 패키지의 콘택 상에 스페이서를 배치하기 위해 픽 앤 플레이스 공정을 사용하는 단계 및 스페이서를 제 1 패키지에 부착하기 위해 솔더 물질을 리플로우하는 단계를 포함한다. 일 실시예에서, 제 2 커넥터를 배치하는 단계는 제 1 패키지의 콘택 위에 솔더 볼을 배치하기 위해 볼 그리드 형성 공정를 수행하는 단계 및 솔더 볼을 제 1 패키지에 부착하기 위해 솔더 볼을 리플로우하는 단계를 포함하며, 여기서 제 1 커넥터를 배치하는 단계 및 제 2 커넥터를 배치하는 단계는 동시에 발생한다. 일 실시예에서, 스페이서는 구형이다. 일 실시예에서, 스페이서의 제 1 물질은 금속, 금속 합금, 플라스틱 또는 세라믹을 포함하고, 스페이서의 제 1 물질은 제 2 커넥터의 제 2 물질보다 높은 융점을 갖는다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부 기>
1. 디바이스에 있어서,
제 1 패키지 - 상기 제 1 패키지는 내장된(embedded) 다이 및 제 1 재배선(redistribution) 구조물을 포함함 - ;
상기 재배선 구조물에 부착된 제 1 커넥터 - 상기 제 1 커넥터는 상기 제 1 커넥터에 내장된 스페이서를 포함함 - ;
상기 재배선 구조물에 부착된 제 2 커넥터 - 상기 제 2 커넥터는 스페이서가 없으며, 상기 스페이서의 물질은 제 1 리플로우 온도를 갖고, 상기 제 2 커넥터는 제 2 리플로우 온도를 가지며, 상기 제 1 리플로우 온도는 상기 제 2 리플로우 온도보다 높음 - ; 및
제 2 패키지 - 상기 제 1 커넥터 및 상기 제 2 커넥터는 상기 제 1 패키지를 상기 제 2 패키지에 전기적으로 그리고 물리적으로 결합(coupling)시킴 -
를 포함하는 디바이스.
2. 제 1 항에 있어서, 상기 제 1 커넥터는 상기 제 1 패키지의 코너에 배치되는 것인, 디바이스.
3. 제 1 항에 있어서, 상기 스페이서는 구형(spherical)인 것인, 디바이스.
4. 제 1 항에 있어서, 상기 스페이서는 평평한 상부 표면 및 평평한 하부 표면을 갖는 것인, 디바이스.
5. 제 1 항에 있어서, 상기 스페이서는 하나 이상의 추가 층으로 둘러싸인 코어 물질을 포함하는 것인, 디바이스.
6. 제 1 항에 있어서, 상기 제 1 커넥터는,
상기 스페이서와 상기 제 1 패키지의 제 1 콘택(contact) 사이에 배치된 제 1 솔더 물질, 및
상기 스페이서와 상기 제 2 패키지의 제 2 콘택 사이에 배치된 제 2 솔더 물질을 더 포함하고,
상기 스페이서의 일부는 상기 제 1 솔더 물질이 없고 그리고 상기 제 2 솔더 물질이 없는 것인, 디바이스.
7. 제 1 항에 있어서, 상기 제 1 커넥터에서 상기 제 1 패키지와 상기 제 2 패키지 사이의 제 1 거리는 상기 제 2 커넥터에서 상기 제 1 패키지와 상기 제 2 패키지 사이의 제 2 거리보다 작은 것인, 디바이스.
8. 제 1 항에 있어서, 상기 제 1 패키지는 뒤틀려져 있는(warped) 것인, 디바이스.
9. 디바이스에 있어서,
제 1 패키지 - 상기 제 1 패키지는 제 1 재배선 구조물과 패키지 리드 사이에 개재된 내장 다이를 포함하고, 상기 제 1 재배선 구조물은 상기 재배선 구조물의 전면(front side)에 제 1 콘택 영역 및 제 2 콘택 영역을 가짐 - ;
상기 제 1 패키지의 상기 제 1 콘택 영역 위에 배치된 제 1 커넥터 - 상기 제 1 커넥터는 각각 솔더 물질에 내장된 스페이서를 포함함 - ; 및
상기 제 1 패키지의 상기 제 2 콘택 영역 위에 배치된 제 2 커넥터 - 상기 제 2 커넥터는 각각 솔더 물질을 포함하고, 상기 솔더 물질은 상기 스페이서 물질의 리플로우 온도보다 낮은 리플로우 온도를 가짐 - ;
를 포함하는 디바이스.
10. 제 9 항에 있어서, 상기 제 1 커넥터는 상기 제 1 커넥터 및 상기 제 2 커넥터 열의 중간에 배치되는 것인, 디바이스.
11. 제 9 항에 있어서, 상기 스페이서는 상기 솔더 물질 내에 캡슐화되는 것인, 디바이스.
12. 제 9 항에 있어서, 상기 스페이서는 평평한 상부 표면 및 평평한 하부 표면을 갖는 것인, 디바이스.
13. 제 9 항에 있어서, 상기 스페이서는,
구형 플라스틱 코어, 및
상기 구형 플라스틱 코어를 둘러싸는 전도성 물질 층을 포함하고,
상기 전도성 물질 층은 상기 솔더 물질의 리플로우 온도보다 높은 리플로우 온도를 갖는 것인, 디바이스.
14. 제 9 항에 있어서, 상기 제 1 커넥터의 최상면 및 상기 제 2 커넥터의 최상면은 상기 제 1 패키지의 뒤틀림으로 인해 높이가 동일하지 않은 것인, 디바이스.
15. 제 9 항에 있어서, 상기 제 1 패키지는 상기 제 1 커넥터 및 상기 제 2 커넥터 중 상기 제 1 패키지의 표면에 배치된 표면 장착 디바이스를 더 포함하는 것인, 디바이스.
16. 방법에 있어서,
제 1 패키지의 전면에 제 1 커넥터를 배치하는 단계 - 상기 제 1 커넥터는 스페이서를 포함함 - ;
상기 제 1 패키지의 상기 전면에 제 2 커넥터를 배치하는 단계 - 상기 제 2 커넥터는 스페이서가 없음 - ;
상기 제 1 패키지를 제 2 디바이스 기판에 정렬시키는 단계; 및
상기 제 1 패키지를 상기 제 2 디바이스 기판에 물리적으로 그리고 전기적으로 결합시키기 위해 상기 제 1 커넥터 및 상기 제 2 커넥터를 리플로우하는 단계 - 상기 리플로우 동안 상기 스페이서는 그 형상을 유지하며, 상기 스페이서는 상기 리플로우 동안 상기 제 1 커넥터에서 상기 제 1 패키지와 상기 제 2 디바이스 기판 사이의 최소 거리를 제공하며, 상기 최소 거리는 상기 스페이서의 높이에 대응함 -
를 포함하는 방법.
17. 제 16 항에 있어서, 상기 제 1 커넥터를 배치하는 단계는,
상기 제 1 패키지의 콘택 상에 스페이서를 배치하기 위해 픽 앤 플레이스 공정을 사용하는 단계, 및
상기 스페이서를 상기 제 1 패키지에 부착하기 위해 솔더 물질을 리플로우하는 단계를 포함하는 것인, 방법.
18. 제 16 항에 있어서, 상기 제 2 커넥터를 배치하는 단계는,
상기 제 1 패키지의 콘택 위에 솔더 볼을 배치하기 위해 볼 그리드 형성 공정를 수행하는 단계, 및
상기 솔더 볼을 상기 제 1 패키지에 부착하기 위해 상기 솔더 볼을 리플로우하는 단계를 포함하며, 제 1 커넥터를 배치하는 단계 및 제 2 커넥터를 배치하는 단계는 동시에 발생하는 것인, 방법.
19. 제 16 항에 있어서, 상기 스페이서는 구형인 것인, 방법.
20. 제 16 항에 있어서, 상기 스페이서의 제 1 물질은 금속, 금속 합금, 플라스틱 또는 세라믹을 포함하고, 상기 스페이서의 제 1 물질은 상기 제 2 커넥터의 제 2 물질보다 높은 융점을 갖는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제 1 패키지 - 상기 제 1 패키지는 매립된(embedded) 다이 및 재배선(redistribution) 구조물을 포함하고 뒤틀림을 가짐 - ;
    상기 재배선 구조물에 부착된 제 1 커넥터 - 상기 제 1 커넥터는 상기 제 1 커넥터에 매립된 스페이서, 상기 스페이서를 둘러싸는 제 1 장벽 층, 상기 제 1 장벽 층을 둘러싸는 전도성 층, 상기 전도성 층을 둘러싸는 솔더 물질 층, 및 상기 전도성 층과 상기 솔더 물질 층 사이에 개재되는 제 2 장벽 층을 포함하고, 상기 제 1 커넥터는 상기 제 1 패키지의 하나 이상의 중심(center) 콘택 패드에 배치됨 - ;
    상기 재배선 구조물에 부착된 제 2 커넥터 - 상기 제 2 커넥터는 스페이서가 없으며, 상기 스페이서의 물질은 제 1 리플로우 온도를 갖고, 상기 제 2 커넥터는 제 2 리플로우 온도를 가지며, 상기 제 1 리플로우 온도는 상기 제 2 리플로우 온도보다 높음 - ; 및
    제 2 패키지 - 상기 제 1 커넥터 및 상기 제 2 커넥터는 상기 제 1 패키지를 상기 제 2 패키지에 전기적으로 그리고 물리적으로 결합(coupling)시킴 -
    를 포함하는 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 커넥터는 상기 제 1 패키지의 코너에 배치되는 것인, 디바이스.
  3. 제 1 항에 있어서, 상기 스페이서는 구형(spherical)인 것인, 디바이스.
  4. 제 1 항에 있어서, 상기 스페이서는 평평한 상부 표면 및 평평한 하부 표면을 갖는 것인, 디바이스.
  5. 제 1 항에 있어서, 상기 스페이서는 세라믹 또는 플라스틱 코어 물질을 포함하는 것인, 디바이스.
  6. 제 1 항에 있어서, 상기 제 1 커넥터에서 상기 제 1 패키지의 제 1 콘택 패드와 상기 제 2 패키지의 제 2 콘택 패드 사이의 제 1 거리는 상기 제 2 커넥터에서 상기 제 1 패키지의 제 3 콘택 패드와 상기 제 2 패키지의 제 4 콘택 패드 사이의 제 2 거리보다 작고, 상기 제 1 콘택 패드 및 상기 제 3 콘택 패드는 상기 제 1 패키지의 같은 레벨에 있고, 상기 제 2 콘택 패드 및 상기 제 4 콘택 패드는 상기 제 2 패키지의 같은 레벨에 있고, 상기 제 1 거리와 상기 제 2 거리는 상기 제 1 콘택 패드, 상기 제 2 콘택 패드, 상기 제 3 콘택 패드, 및 상기 제 4 콘택 패드의 동일한 각각의 표면으로부터 각각 측정되는 것인, 디바이스.
  7. 디바이스에 있어서,
    제 1 패키지 - 상기 제 1 패키지는 재배선 구조물과 패키지 리드 사이에 개재된 매립 다이를 포함하고, 상기 재배선 구조물은 상기 재배선 구조물의 전면(front side)에 제 1 콘택 영역 및 제 2 콘택 영역을 가짐 - ;
    상기 제 1 패키지의 상기 제 1 콘택 영역 위에 배치된 제 1 커넥터 - 상기 제 1 커넥터는 각각, 솔더 물질에 매립되고 고체 코어를 포함하는 스페이서, 상기 고체 코어를 둘러싸는 배리어(barrier), 상기 배리어를 둘러싸는 전도성 층, 상기 전도성 층을 둘러싸는 상기 솔더 물질, 및 상기 전도성 층과 상기 솔더 물질 사이에 개재되는 제 2 배리어를 포함함 - ; 및
    상기 제 1 패키지의 상기 제 2 콘택 영역 위에 배치된 제 2 커넥터 - 상기 제 2 커넥터는 각각 솔더 물질을 포함하고, 상기 솔더 물질은 상기 스페이서의 리플로우 온도보다 낮은 리플로우 온도를 가짐 - ;
    를 포함하고,
    상기 제 1 커넥터는 상기 제 1 커넥터와 상기 제 2 커넥터의 행의 중간에 배치되는 것인, 디바이스.
  8. 제 7 항에 있어서, 상기 스페이서의 상기 고체 코어는 비전도성 플라스틱 또는 세라믹 물질을 포함하는, 디바이스.
  9. 제 7 항에 있어서, 상기 제 1 커넥터의 최상면 및 상기 제 2 커넥터의 최상면은 상기 제 1 패키지의 뒤틀림으로 인해 높이가 동일하지 않은 것인, 디바이스.
  10. 방법에 있어서,
    제 1 패키지의 전면 및 상기 제 1 패키지의 하나 이상의 중심 콘택 패드에 제 1 커넥터를 배치하는 단계 - 상기 제 1 커넥터는 비전도성 스페이서, 상기 스페이서를 둘러싸는 제 1 장벽 층, 상기 제 1 장벽 층을 둘러싸는 전도성 층, 상기 전도성 층을 둘러싸는 솔더 물질 층, 및 상기 전도성 층과 상기 솔더 물질 층 사이에 개재되는 제 2 장벽 층을 포함함 - ;
    상기 제 1 패키지의 상기 전면에 제 2 커넥터를 배치하는 단계 - 상기 제 2 커넥터는 스페이서가 없음 - ;
    상기 제 1 패키지를 제 2 디바이스 기판에 정렬시키는 단계; 및
    상기 제 1 패키지를 상기 제 2 디바이스 기판에 물리적으로 그리고 전기적으로 결합시키기 위해 상기 제 1 커넥터 및 상기 제 2 커넥터를 리플로우하는 단계 - 상기 리플로우 동안 상기 스페이서는 그 형상을 유지하며, 상기 스페이서는 상기 리플로우 동안 상기 제 1 커넥터에서 상기 제 1 패키지와 상기 제 2 디바이스 기판 사이의 최소 거리를 제공하며, 상기 최소 거리는 상기 스페이서의 높이에 대응함 -
    를 포함하는 방법.
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