TWI730879B - 封裝結構及其製作方法 - Google Patents

封裝結構及其製作方法 Download PDF

Info

Publication number
TWI730879B
TWI730879B TW109128713A TW109128713A TWI730879B TW I730879 B TWI730879 B TW I730879B TW 109128713 A TW109128713 A TW 109128713A TW 109128713 A TW109128713 A TW 109128713A TW I730879 B TWI730879 B TW I730879B
Authority
TW
Taiwan
Prior art keywords
circuit substrate
passive
barrier
cover structure
passive element
Prior art date
Application number
TW109128713A
Other languages
English (en)
Other versions
TW202109785A (zh
Inventor
胡憲斌
高金福
鄭禮輝
盧思維
魏文信
潘志堅
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202109785A publication Critical patent/TW202109785A/zh
Application granted granted Critical
Publication of TWI730879B publication Critical patent/TWI730879B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1631—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)

Abstract

一種封裝結構包括線路基底、半導體封裝、蓋結構、被動元件及障壁結構。半導體封裝設置在線路基底上且電性連接到線路基底。蓋結構設置在線路基底上且覆蓋半導體封裝。蓋結構透過黏合材料黏合到線路基底。被動元件設置在線路基底上，且位於半導體封裝與蓋結構之間。障壁結構將被動元件與蓋結構及黏合材料隔開，且障壁結構接觸黏合材料。

Description

封裝結構及其製作方法
本公開實施例是有關一種封裝結構，且特別是有關於一種包括有障壁結構的封裝結構及其製作方法。
各種電子應用(例如，手機及其他移動電子裝備)中所使用的半導體元件及積體電路通常是在單個半導體晶圓上製造。晶圓的晶粒可以在晶圓級(wafer level)下來與其他半導體元件或晶粒一起進行處理及封裝，且已針對晶圓級封裝開發了各種技術。
本公開實施例提供一種封裝結構，包括線路基底、半導體封裝、蓋結構、被動元件以及障壁結構。半導體封裝設置在所述線路基底上且電性連接到所述線路基底。蓋結構設置在所述線路基底上且覆蓋所述半導體封裝，其中所述蓋結構透過黏合材料黏合到所述線路基底。被動元件設置在所述線路基底上且在所述半導體封裝與所述蓋結構之間。障壁結構將所述被動元件與所述蓋結構及所述黏合材料隔開，其中所述障壁結構接觸所述黏合材 料。
本公開實施例提供一種封裝結構，包括線路基底、中介層結構、多個半導體晶粒、蓋結構、多個被動元件以及多個障壁結構。中介層結構設置在所述線路基底上且電性連接到所述線路基底。多個半導體晶粒設置在所述中介層結構上且電性連接到所述中介層結構。蓋結構設置在所述線路基底上且環繞所述中介層結構及所述多個半導體晶粒，其中所述蓋結構透過黏合材料黏合到所述線路基底。多個被動元件設置在所述線路基底上且在所述中介層結構與所述蓋結構之間，其中所述多個被動元件具有面對所述蓋結構的第一表面及與所述第一表面相對且面對所述中介層結構的第二表面。多個障壁結構設置在所述線路基底上且在所述中介層結構與所述蓋結構之間，其中所述多個障壁結構將所述多個被動元件的所述第一表面與所述蓋結構及所述黏合材料隔開。
本公開實施例提供一種製作封裝結構的方法，包括以下步驟：將半導體封裝設置到線路基底上；在所述線路基底上鄰近所述半導體封裝設置被動元件；透過在所述線路基底上施予聚合物墨水材料且將所述聚合物墨水材料固化以形成障壁結構而在所述線路基底上鄰近所述被動元件形成所述障壁結構；以及透過黏合材料將蓋結構貼合在所述線路基底上，其中所述障壁結構將所述被動元件與所述蓋結構及所述黏合材料隔開，且所述黏合材料接觸所述障壁結構。
21、602:半導體晶粒
21S、22S、114b:背側表面
22:半導體晶粒/晶粒
100、100’:中介層結構
102:核心部分
102a、SD1:第一表面
102b、SD2:第二表面
104:穿孔
106、602B、610:導電焊盤
110:電性連接件
112、350:底部填充結構
114、606:絕緣密封體
114a、116s:頂表面
116:重佈線結構
116a、604、608B:介電層
116b:金屬化圖案
118:導電端子
210、220:本體
211、221:主動表面
212、222:連接焊盤
300:線路基底/基底
310、320:接觸焊盤
330、608A:金屬化層
340、612:導電球
410:熱介面金屬
510:蓋結構
520:黏合材料
602A:半導體基底
602C:鈍化層
602D:後鈍化層
602E:導通孔/導電杆
602F:保護層
608:重佈線層
BS:障壁結構
CP1:覆蓋部分
Cx:載體
DL:切割道
DP1:第一擋壩部分/擋壩部分
DP2:第二擋壩部分/擋壩部分
DP-Bs:底部區段
DP-Ms:中間區段
DP-Ts:頂部區段
H1、H2、H3:高度
LX1、LX2:長度
IM:聚合物墨水材料
PDx:被動元件
PDx1:第一被動元件/被動元件
PDx2:第二被動元件/被動元件
PDx3:第三被動元件/被動元件
PDx4:第四被動元件/被動元件
PD-Ts:頂表面
PKR:封裝區
PS、PS1、PS2、PS3、PS4、PS5、PS6:封裝結構
S1:第一側壁
S2:第二側壁
SD3:第三表面
SD4:第四表面
SM、SM2:半導體封裝
Tx、Ty:厚度
W1、W1A、W1B、WX1、WX2:寬度
W1C:最大寬度
結合附圖閱讀以下詳細說明，能最好地理解本公開的各個方面。注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的關鍵尺寸。
圖1A到圖1G是根據本公開一些示例性實施例的製作半導體封裝的方法中的各個階段的示意性剖面圖。
圖2A到圖2C是根據本公開一些示例性實施例的製作封裝結構的方法中的各個階段的示意性剖面圖。
圖3是根據本公開一些示例性實施例的封裝結構的放大剖面圖。
圖4是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。
圖5是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。
圖6是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。
圖7是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。
圖8是根據本公開一些示例性實施例的封裝結構的上視圖。
圖9是根據本公開一些其他示例性實施例的封裝結構的上視 圖。
圖10是根據本公開一些其他示例性實施例的封裝結構的上視圖。
圖11是根據本公開一些其他示例性實施例的封裝結構的上視圖。
圖12是根據本公開一些其他示例性實施例的封裝結構的上視圖。
圖13是根據本公開一些其他示例性實施例的封裝結構的示意性剖面圖。
以下公開內容提供諸多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述元件及排列的具體實例以簡化本公開。當然，這些僅是實例且並不旨在進行限制。舉例來說，在以下說明中，第二特徵形成在第一特徵之上或形成在第一特徵上可包括其中第二特徵與第一特徵形成為直接接觸的實施例，且還可包括其中在第二特徵與第一特徵之間可形成額外特徵以使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公開可在各種實例中重複使用元件符號及/或字母。此種重複是出於簡化及清晰目的，而並非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如“在...下面(beneath)”、“在...下方(below)”、“下部的(lower)”、“在... 上(on)”、“在...之上(over)”、“上覆在...上(overlying)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵之間的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構來輔助對三維(three dimensional，3D)封裝或三維積體電路(3D integrated circuit，3DIC)元件進行驗證測試。測試結構可包括例如形成在重佈線層中或形成基底上的測試焊盤，所述測試焊盤允許測試3D封裝或3DIC、允許使用探針及/或探針卡等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與包括在中間驗證出已知良好晶粒的測試方法結合使用以提高良率且降低成本。
隨著線路基底上的半導體封裝(例如，晶圓上晶片(chip-on-wafer，CoW)結構)的大小逐漸增大，被動元件與蓋結構(lid structure)的黏合材料之間的封圍寬度受到限制。換句話說，被動元件與黏合材料之間的空間減小，且存在黏合材料接觸被動元件的風險。因此，可導致被動元件出現功能故障。另外，被動元件上的錫(Sn)晶須(tin whisker)也可能接觸到蓋結構，從而導致電性故障。在根據本公開的示例性實施例的封裝結構 中，所述封裝結構包括將被動元件與蓋結構及黏合材料隔開的至少一個障壁結構。如此，可避免黏合材料朝向被動元件滲出或漫延，因此可防止被動元件出現電性故障及/或功能故障。
圖1A到圖1G是根據本公開一些示例性實施例的製作半導體封裝的方法中的各個階段的示意性剖面圖。參照圖1A，提供中介層結構100。在一些實施例中，中介層結構100包括核心部分102及形成在核心部分102中的多個穿孔104及導電焊盤106。在一些實施例中，核心部分102是基底，例如塊狀半導體基底、絕緣體上矽(silicon on insulator，SOI)基底或多層半導體材料基底。基底(核心部分102)的半導體材料可以是矽、鍺、矽鍺、碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、銻化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其組合。在一些實施例中，核心部分102經過摻雜或未經摻雜。
在一些實施例中，導電焊盤106形成在核心部分102的第一表面102a上。在一些實施例中，穿孔104形成在核心部分102中且與導電焊盤106連接。在一些實施例中，穿孔104以特定的深度延伸到核心部分102中。在一些實施例中，穿孔104是基底穿孔。在一些實施例中，當核心部分102是矽基底時，穿孔104是矽穿孔。在一些實施例中，可透過在核心部分102中形成孔或凹槽且然後使用導電材料填充所述凹槽來形成穿孔104。在一些實施例中，可透過例如蝕刻、削切、雷射鑽孔等方式形成凹槽。在一些實施例中，可透過電化學鍍覆製程、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)或物理氣相沉積(physical vapor deposition，PVD)形成導電材料，且所述導電材料可包括銅、鎢、鋁、銀、金或其組合。在一些實施例中，與穿孔104連接的導電焊盤106可被形成為形成在中介層結構100上的重佈線層的導電部分。在一些實施例中，導電焊盤106包括凸塊下金屬(under bump metallurgies，UBM)。在某些實施例中，中介層結構100可還包括形成在核心部分102中的主動元件或被動元件，例如電晶體、電容器、電阻器或二極體被動元件。
如圖1A中所示，核心部分102具有多個封裝區PKR及將所述多個封裝區PKR中的每一者隔開的切割道DL。穿孔104及導電焊盤106在封裝區PKR內形成在核心部分102中。在一些實施例中，半導體晶粒21及半導體晶粒22在封裝區PKR內設置在中介層結構100上或設置在核心部分102上。半導體晶粒21及半導體晶粒22是從晶圓單體化出的各別晶粒。在一些實施例中，半導體晶粒21包含相同的電路系統，例如元件及金屬化圖案，或者半導體晶粒21是相同類型的晶粒。在一些實施例中，半導體晶粒22包含相同的電路系統，或者半導體晶粒22是相同類型的晶粒。在某些實施例中，半導體晶粒21與半導體晶粒22具有不同的電路系統或者是不同類型的晶粒。在替代性實施例中，半導體晶粒21與半導體晶粒22可具有相同的電路系統。
在一些實施例中，半導體晶粒21可以是主晶粒，而半導 體晶粒22是附屬晶粒。在一些實施例中，主晶粒在每一封裝區PKR的中心位置中排列在核心部分102上，而附屬晶粒並排排列且與主晶粒間隔開。在一些實施例中，附屬晶粒排列在主晶粒旁邊且圍繞或環繞主晶粒。在一個實施例中，在每一個封裝區PKR中，四個或六個附屬晶粒圍繞一個主晶粒排列。
在某些實施例中，半導體晶粒21的表面積大於半導體晶粒22的表面積。另外，在一些實施例中，半導體晶粒21與半導體晶粒22可具有不同的大小，包括不同的表面積及/或不同的厚度。在一些實施例中，半導體晶粒21可以是邏輯晶粒，包括中央處理單元(central processing unit，CPU)晶粒、圖形處理單元(graphics processing unit，GPU)晶粒、系統晶片(system-on-a-chip，SoC)晶粒、微控制器等。在一些實施例中，半導體晶粒21是功率管理晶粒，例如功率管理積體電路(power management integrated circuit，PMIC)晶粒。在一些實施例中，半導體晶粒22可以是記憶體晶粒，包括動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒或高頻寬記憶體(high bandwidth memory，HBM)晶粒。本公開並不僅限於此，且設置在核心部分102上的半導體晶粒的數目、大小及類型可基於產品要求來進行適當調整。
如圖1A中所示，半導體晶粒21包括本體210及形成在本體210的主動表面211上的連接焊盤212。在某些實施例中，連 接焊盤212可還包括用於將半導體晶粒21結合到其他結構的柱結構。在一些實施例中，半導體晶粒22包括本體220及形成在本體220的主動表面221上的連接焊盤222。在其他實施例中，連接焊盤222可還包括用於將晶粒22結合到其他結構的柱結構。
在一些實施例中，例如透過電性連接件110運用倒裝晶片結合(flip-chip bonding)的方式將半導體晶粒21及半導體晶粒22貼合到核心部分102的第一表面102a。透過回焊製程在連接焊盤212、222與導電焊盤106之間形成電性連接件110，從而將半導體晶粒21、22電性連接及實體連接到中介層結構100的核心部分102。在一些實施例中，電性連接件110位於半導體晶粒21、22與中介層結構100之間。在某些實施例中，半導體晶粒21、22透過電性連接件110電性連接到穿孔104及導電焊盤106。在一個實施例中，電性連接件110是微凸塊，例如具有銅金屬柱的微凸塊。在另一實施例中，電性連接件110是焊料凸塊、無鉛焊料凸塊或微凸塊，例如受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊或包含銅柱的微凸塊。在一些實施例中，半導體晶粒21、22與核心部分102之間的結合可以是焊料結合。在一些實施例中，半導體晶粒21、22與核心部分102之間的結合可以是直接的金屬對金屬結合，例如銅對銅結合。
參照圖1B，在下一步驟中，可形成底部填充結構112以覆蓋所述多個電性連接件110，且其填充半導體晶粒21、22與中介層結構100之間的空間。在一些實施例中，底部填充結構112 進一步覆蓋半導體晶粒21、22的側壁，且位於封裝區PKR內。此後，可在中介層結構100之上(或在核心部分102之上)形成絕緣密封體114以覆蓋底部填充結構112，且其環繞半導體晶粒21及22。
在一些實施例中，絕緣密封體114形成在封裝區PKR中的核心部分102的第一表面102a上且形成在切割道DL之上。在一些實施例中，絕緣密封體114是透過例如壓縮模塑製程或轉移模塑形成。在一個實施例中，執行固化製程來將絕緣密封體114固化。在一些實施例中，半導體晶粒21、22及電性連接件110被絕緣密封體114密封。在一些實施例中，可執行平坦化製程(包括研磨或拋光)以局部地移除絕緣密封體114，從而暴露出半導體晶粒21、22的背側表面21S、22S。因此，半導體晶粒21、22的背側表面21S、22S與絕緣密封體114的頂表面114a齊平。頂表面114a與絕緣密封體114的背側表面114b相對，其中背側表面114b接觸核心部分102。
在一些實施例中，絕緣密封體114的材料包括聚合物(例如，環氧樹脂、酚醛樹脂、含矽樹脂或其他適合的樹脂)、具有低電容率(Dk)及低損耗角正切(Df)性質的介電材料、或其他適合的材料。在替代性實施例中，絕緣密封體114可包含可接受的絕緣密封材料。在一些實施例中，絕緣密封體114還包含可被添加到絕緣密封體114中以優化絕緣密封體114的熱膨脹係數(coefficient of thermal expansion，CTE)的無機填料或無機化合 物(例如二氧化矽、黏土等)。本公開並不僅限於此。
參照圖1C，將圖1B的結構顛倒或倒裝並放置在載體Cx上，以使載體Cx直接接觸半導體晶粒21、22的背側表面21S、22S及絕緣密封體114的頂表面114a。如圖1C中所示，在此處理階段處，中介層結構100尚未被薄化且具有厚度Tx。換句話說，穿孔104未顯露出來，且其嵌置在中介層結構100的核心部分102中。
參照圖1D，對中介層100執行薄化製程以局部地移除或薄化中介層結構100的核心部分102，直到暴露出穿孔104且形成核心部分102的第二表面102b為止。在一些實施例中，薄化製程可包括背面研磨製程、拋光製程或蝕刻製程。在一些實施例中，在薄化製程之後，中介層結構100被薄化到厚度Ty。在一些實施例中，厚度Ty對厚度Tx的比率處於從約0.1到約0.5的範圍。
參照圖1E，在封裝區PKR中的核心部分102的第二表面102b上且在切割道DL之上形成重佈線結構116。核心部分102的第二表面102b與核心部分102的第一表面102a相對。在一些實施例中，重佈線結構116、核心部分102、穿孔104及導電焊盤106構成中介層結構100’。在一些實施例中，重佈線結構116將穿孔104電性連接及/或將穿孔104與外部元件電性連接。在某些實施例中，重佈線結構116包括至少一個介電層116a及位於介電層116a中的金屬化圖案116b。在一些實施例中，金屬化圖案116b可包括焊盤、通孔及/或跡線，以對穿孔104進行內連，且進一步 將穿孔104連接到一個或多個外部元件。儘管圖1E中示出一個層介電層116a及一層金屬化圖案116b，但應注意的是，介電層116a及金屬化圖案116b的層數並不僅限於此，且可基於需求進行調整。
在一些實施例中，介電層116a的材料包括氧化矽、氮化矽、碳化矽、氮氧化矽或低介電常數介電材料(例如，磷矽酸鹽玻璃材料、氟矽酸鹽玻璃材料、硼磷矽酸鹽玻璃材料、SiOC、旋塗玻璃材料、旋塗聚合物或矽碳材料)。在一些實施例中，可透過旋轉塗布或沉積(包括化學氣相沉積(CVD)、等離子體增強型化學氣相沉積(plasma enhanced CVD，PECVD)、高密度等離子體-化學氣相沉積(high density plasma-CVD，HDP-CVD)等)形成介電層116a。在一些實施例中，金屬化圖案116b包括凸塊下金屬(UBM)。在一些實施例中，金屬化圖案116b的形成可包括使用微影技術及一種或多種蝕刻製程來將介電層圖案化，並將金屬材料填充到圖案化的介電層的開口中。可例如透過使用化學機械拋光製程來移除介電層上的任何多餘導電材料。在一些實施例中，金屬化圖案116b的材料包括銅、鋁、鎢、銀及其組合。
如圖1E中所示，在金屬化圖案116b上設置多個導電端子118且將所述多個導電端子118電耦合到穿孔104。在一些實施例中，導電端子118放置在重佈線結構116的頂表面116s上，並透過封裝區PKR內的金屬化圖案116b電性連接到穿孔104。在某些實施例中，導電端子118位於金屬化圖案116b上且實體接合到金屬化圖案116b。在一些實施例中，導電端子118包括無鉛焊料 球、焊料球、球柵陣列(ball grid array，BGA)球、凸塊、C4凸塊或微凸塊。在一些實施例中，導電端子118可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫或其組合。在一些實施例中，透過以下方式形成導電端子118：透過例如蒸鍍、電鍍、印刷或焊料轉移在重佈線結構116上形成焊膏且然後回焊成所期望的凸塊形狀。在一些實施例中，透過植球等將導電端子118放置在重佈線結構116上。在其他實施例中，透過以下方式形成導電端子118：透過濺鍍、印刷、無電鍍覆或電鍍或CVD形成無焊料金屬柱(例如銅柱)，且然後透過在金屬柱上進行鍍覆來形成無鉛頂蓋層。導電端子118可用於結合到外部元件或額外電氣元件。在一些實施例中，導電端子118用於結合到線路基底、半導體基底或封裝基底。
參照圖1F，在下一步驟中，沿著切割道DL將圖1E中所示的結構切割或單體化以形成多個半導體封裝SM。舉例來說，執行切割製程以沿著切割道DL切穿重佈線結構116、核心部分102及絕緣密封體114，以移除重佈線結構116的部分、核心部分102的部分及絕緣密封體114的部分。在一些實施例中，切割製程或單體化製程通常涉及使用旋轉刀片或雷射光束進行切割。換句話說，切割製程或單體化製程是例如雷射切分製程、機械鋸切製程或其他適合的製程。在一些實施例中，可在由框架(未示出)支撐的條帶(例如，切割帶)上執行切割製程或單體化製程。換句話說，可剝離載體Cx，並將結構轉移到切割帶上以執行切割製程。 在剝離載體Cx並執行切割製程之後，可獲得圖1G中所示的經單體化的半導體封裝SM。
圖2A到圖2C是根據本公開一些示例性實施例的製作封裝結構的方法中的各個階段的示意性剖面圖。參照圖2A，在示例性實施例中，透過導電端子118將圖1G中獲得的半導體封裝SM安裝或貼合到線路基底300上。在一些實施例中，線路基底300包括接觸焊盤310、接觸焊盤320、金屬化層330及通孔(未示出)。在一些實施例中，接觸焊盤310及接觸焊盤320分別分佈在線路基底300的兩個相對側上且被暴露出來以用於與後續形成的元件/特徵電性連接。在一些實施例中，金屬化層330及通孔嵌置在線路基底300中，並一起為線路基底300提供佈線功能，其中金屬化層330及通孔電性連接到接觸焊盤310及接觸焊盤320。換句話說，接觸焊盤310中的至少一些接觸焊盤310透過金屬化層330及通孔電性連接到接觸焊盤320中的一些接觸焊盤320。在一些實施例中，接觸焊盤310及接觸焊盤320可包括金屬焊盤或金屬合金焊盤。在一些實施例中，金屬化層330的材料及通孔的材料可以與接觸焊盤310及接觸焊盤320的材料實質上相同或類似。
此外，在一些實施例中，透過將導電端子118與接觸焊盤310實體連接來將半導體封裝SM結合到線路基底300以形成堆疊結構。在某些實施例中，半導體封裝SM電性連接到線路基底300。在一些實施例中，線路基底300例如是有機柔性基底或印刷電路板。在這些實施例中，導電端子118例如是晶片連接件。 在一些實施例中，多個導電球340分別形成在基底300上。如圖2A中所示，舉例來說，導電球340是連接到線路基底300的接觸焊盤320。換句話說，導電球340透過接觸焊盤320電性連接到線路基底300。透過接觸焊盤310及接觸焊盤320，導電球340中的一些導電球340電性連接到半導體封裝SM(例如，半導體封裝SM中包括的半導體晶粒21及22)。在一些實施例中，導電球340例如是焊料球或BGA球。在一些實施例中，透過基底上晶圓上晶片(chip on wafer on substrate，CoWoS)封裝製程實體連接導電端子118與線路基底300的接觸焊盤310來將半導體封裝SM結合到線路基底300。另外，如圖2A中所示，被動元件PDx(集成被動元件或表面安裝元件)可安裝在線路基底300上。舉例來說，可透過焊接製程將被動元件PDx安裝在線路基底300的接觸焊盤310上。本公開並不僅限於此。在某些實施例中，被動元件PDx可安裝在線路基底上從而環繞半導體封裝SM。
如圖2A中進一步所示，在一些實施例中，是形成底部填充結構350以填充線路基底300與半導體封裝SM之間的空間。在某些實施例中，底部填充結構350填充起鄰近的導電端子118之間的空間且覆蓋導電端子118。舉例來說，底部填充結構350環繞所述多個導電端子118。在一些實施例中，被動元件PDx被底部填充結構350暴露出來且與底部填充結構350保持一定距離。換句話說，底部填充結構350不覆蓋被動元件PDx。
一般來說，半導體封裝SM將進一步受到蓋結構保護， 所述蓋結構透過黏合劑黏合到線路基底300。較佳地，是避免黏合劑與被動元件PDx之間的接觸。圖2B到圖13中說明用於阻擋黏合劑朝向被動元件PDx侵入的擋壩(dam)或障壁(barrier)結構。額外的益處是，障壁結構中的某些障壁結構還可用於減輕錫晶須從被動元件PDx的生長，所述錫晶須可能接觸蓋結構且由於短路而導致元件故障。例如在圖7、圖10及圖12中示出這種結構。
參照圖2B，在下一步驟中，透過噴墨印刷或其他適合的沉積製程在線路基底300上形成障壁結構BS(或第一擋壩部分DP1)。舉例來說，在一些實施例中，在線路基底300上施予聚合物墨水材料IM，且然後將聚合物墨水材料IM固化以形成障壁結構BS(第一擋壩部分DP1)。在某些實施例中，在施予聚合物墨水材料IM之後，透過紫外線光的輻射將聚合物墨水材料固化。在一些實施例中，聚合物墨水材料IM被施予在線路基底300上的位於被動元件PDx與蓋結構510(在後續步驟中提供)之間的區域中，且與被動元件PDx及蓋結構510間隔開。在一些實施例中，聚合物墨水材料IM是聚醯亞胺系聚合物材料、環氧樹脂系聚合物材料或任何其他的聚合物系材料。然而，本公開並不僅限於此，且可使用任何其他適合的材料來形成障壁結構BS，只要其提供足夠的障壁功能而不影響被動元件PDx的性能即可。
參照圖2C，在一些實施例中，透過黏合材料520將蓋結構510黏合到線路基底300上。舉例來說，蓋結構510設置在線路基底300上且環繞半導體封裝SM及被動元件PDx。在一些實 施例中，黏合材料520是導電黏合劑，但本公開並不僅限於此。在替代性實施例中，黏合材料520可以是任何其他適合的黏合材料，只要可實現將蓋結構510黏合到線路基底300上即可。
在一些實施例中，蓋結構510可以是用於熱耗散的散熱器。在一些實施例中，熱介面金屬410貼合在半導體封裝SM的背側上且夾置在蓋結構510與半導體封裝SM之間。在某些實施例中，熱介面金屬410填充起半導體封裝SM與蓋結構510之間的空間以進一步增強熱耗散。
在示例性實施例中，當透過黏合材料520將蓋結構510黏合到線路基底300時，可能發生黏合材料520的滲出。黏合材料520可朝向被動元件PDx及半導體封裝SM所位於的方向漫延。在一些實施例中，由於在被動元件PDx與蓋結構510之間設置有障壁結構BS(第一擋壩部分DP1)，因此黏合材料520的漫延或滲出被障壁結構BS(第一擋壩部分DP1)所阻擋。即，障壁結構BS(第一擋壩部分DP1)將被動元件PDx與蓋結構510及黏合材料520隔開，同時與黏合材料520接觸。在某些實施例中，障壁結構BS(第一擋壩部分DP1)與被動元件PDx及蓋結構510間隔開特定距離，以防止黏合材料520過度漫延。透過使用障壁結構BS來防止黏合材料520朝向被動元件PDx漫延，可防止被動元件PDx出現電性故障及/或功能故障。根據本公開的一些實施例，圖2C中所示的結構可被視為封裝結構PS。
在上述實施例中，是將障壁結構BS說明為擋壩狀部分 (第一擋壩部分DP1)。以下章節中將闡述障壁結構BS的各種其他設計。
圖3是根據本公開一些示例性實施例的封裝結構的放大剖面圖。舉例來說，圖3是圖2C中所示的封裝結構PS的放大視圖，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。參照圖3，障壁結構BS包括位於被動元件PDx與蓋結構510之間的第一擋壩部分DP1。在一些實施例中，第一擋壩部分DP1具有面對蓋結構510的第一側壁S1及與第一側壁S1相對且面對被動元件PDx的第二側壁S2。舉例來說，第一擋壩部分的第一側壁S1接觸黏合材料520以阻擋黏合材料520。此外，在一些實施例中，被動元件PDx具有面對蓋結構510的第一表面SD1及與第一表面SD1相對且面對中介層結構100’的第二表面SD2(如圖2C中所示)。
在示例性實施例中，第一擋壩部分DP1的寬度W1從第一擋壩部分DP1的底部到頂部保持實質上恒定。在某些實施例中，寬度W1處於5μm到3000μm範圍內，所述寬度可基於設計要求來進行調整。在一些實施例中，當寬度W1小於5μm時，其會給線路基底300引入不期望的製程不均勻性或不足的黏合強度，而導致第一擋壩部分DP1在來自黏合材料520的應力下斷裂。在一些實施例中，第一擋壩部分DP1的高度H1大於被動元件PDx的高度H2。類似於上述實施例，由於第一擋壩部分DP1防止黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現 電性故障及/或功能故障。
圖4是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。圖4中所示的實施例類似於圖3中所示的實施例，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。在圖3中所示的配置中，是將第一擋壩部分DP1的高度H1示出為大於被動元件PDx的高度H2。然而，本公開並不僅限於此。如圖4中所示，第一擋壩部分DP1的高度H1是小於被動元件PDx的高度H2。在一些實施例中，當第一擋壩部分DP1與蓋結構510之間的距離增大時，第一擋壩部分DP1的高度可減小。當第一擋壩部分DP1被排列成更遠離蓋結構510時，黏合材料520朝向第一擋壩部分DP1的漫延可變得較不明顯。換句話說，由於第一擋壩部分DP1與蓋結構510的間距變大，因此黏合材料520進一步漫延，這將導致漫延的黏合材料520的高度變低。如此，由於黏合材料520的有限漫延，第一擋壩部分DP1的高度可減小。在一些替代性實施例中，第一擋壩部分DP1的高度可實質上等於被動元件PDx的高度。在某些實施例中，障壁結構BS(或第一擋壩部分DP1)的高度可處於10μm到2000μm範圍內，所述高度可基於設計要求來進行調整。類似於上述實施例，由於第一擋壩部分DP1防止黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現電性故障及/或功能故障。
圖5是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。圖5中所示的實施例類似於圖3中所示的實施例， 因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖5中所示，第一擋壩部分DP1可包括底部區段DP-Bs及與底部區段DP-Bs接合的頂部區段DP-Ts。在所示的實施例中，第一擋壩部分DP1的寬度從底部區段DP-Bs到頂部區段DP-Ts減小。舉例來說，在一些實施例中，底部區段DP-Bs的底部可具有寬度W1A，而頂部區段DP-Ts的頂部可具有寬度W1B，且第一擋壩部分DP1的寬度從W1A減小到W1B。在一些實施例中，可透過控制聚合物墨水材料的量以及施予並固化聚合物墨水材料的時間週期來調整第一擋壩部分DP1的形狀或尺寸。類似於上述實施例，由於第一擋壩部分DP1防止黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現電性故障及/或功能故障。
圖6是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。圖6中所示的實施例類似於圖3中所示的實施例，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖6中所示，第一擋壩部分DP1可包括依序接合的底部區段DP-Bs、中間區段DP-Ms及頂部區段DP-Ts，且其中底部區段DP-Bs、中間區段DP-Ms及頂部區段DP-Ts是在單個製程中一起製造而成。在所示的實施例中，第一擋壩部分DP1的寬度從底部區段DP-Bs到中間區段DP-Ms增大，且所述寬度從中間區段DP-Ms到頂部區段DP-Ts減小。舉例來說，在一些實施例中，底部區段DP-Bs的底部可具有寬度W1A，中間區段DP-Ms 可具有最大寬度W1C，而頂部區段DP-Ts的頂部可具有寬度W1B。在某些實施例中，第一擋壩部分DP1的寬度從W1A增大到W1C，且從W1C減小到W1B。類似於上述實施例，由於第一擋壩部分DP1防止黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現電性故障及/或功能故障。
圖7是根據本公開一些其他示例性實施例的封裝結構的放大剖面圖。圖7中所示的實施例類似於圖3中所示的實施例，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖7中所示，障壁結構BS可包括覆蓋部分CP1，覆蓋部分CP1覆蓋被動元件PDx的側表面(第一表面SD1、第二表面SD2)及頂表面PD-Ts。在一些實施例中，被動元件PDx被覆蓋部分CP1所覆蓋及封圍，且同時與覆蓋部分CP1接觸。在一些實施例中，可按照與形成擋壩部分DP1類似的方式形成覆蓋部分CP1。舉例來說，可將聚合物墨水材料IM(如圖2B中所示)施予在線路基底300上以環繞被動元件PDx，且將聚合物墨水材料IM固化以形成覆蓋部分CP1。在一些實施例中，覆蓋部分CP1的高度H3可大於被動元件PDx的高度H2。在替代性實施例中，覆蓋部分CP1的高度H3可實質上等於被動元件PDx的高度H2。此外，在一些實施例中，覆蓋部分CP1的寬度可大於或實質上等於被動元件PDx的寬度以封圍被動元件PDx。類似於上述實施例，由於覆蓋部分CP1也防止黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現電性故障及/或功能故障。此外， 透過使用覆蓋部分CP1來保護被動元件PDx的頂表面PD-Ts，這可用於減輕錫晶須從被動元件PDx的生長，因此防止由於短路導致的元件故障。
圖8是根據本公開一些示例性實施例的封裝結構的上視圖。圖8中所示的封裝結構PS1類似於圖2C中所示的封裝結構PS，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖8中所示，封裝結構PS1包括位於半導體封裝SM旁邊的第一被動元件PDx1及第二被動元件PDx2，其中在第一被動元件PDx1與蓋結構510之間以及在第二被動元件PDx2與蓋結構510之間設置有障壁結構BS(第一擋壩部分DP1)。在一些實施例中，位於第一被動元件PDx1旁邊的第一擋壩部分DP1具有寬度WX2及長度LX2，而位於第二被動元件PDx2旁邊的第一擋壩部分DP1具有寬度WX1及長度LX1。在示例性實施例中，寬度WX1大於寬度WX2，且長度LX2大於長度LX1。從本公開實施例可知，可基於設計要求適當地調整第一擋壩部分DP1的長度及寬度。在一些實施例中，可適當地調整第一擋壩部分DP1的設計，只要第一擋壩部分DP1成功地將被動元件(PDx1、PDx2)與黏合材料520隔開即可。在示例性實施例中，第一擋壩部分DP1位於被動元件(PDx1、PDx2)的一個側表面(第一表面SD1)處以防止黏合材料520朝向被動元件(PDx1、PDx2)漫延。在某些實施例中，第一擋壩部分DP1位於被動元件(PDx1、PDx2)的最靠近蓋結構510的表面處。
圖9是根據本公開一些其他示例性實施例的封裝結構的上視圖。圖9中所示的封裝結構PS2類似於圖8中所示的封裝結構PS1，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。在圖8中所示的配置中，第一擋壩部分DP1位於被動元件(PDx1、PDx2)的一個側表面(第一表面SD1)處以保護被動元件(PDx1、PDx2)。然而，本公開並不僅限於此。舉例來說，如圖9中所示，在一些實施例中，位於第一被動元件PDx1旁邊的第一擋壩部分DP1被形成為環繞第一被動元件PDx1的所有側表面。在某些實施例中，第一被動元件PDx1被局限為位於由第一擋壩部分DP1環繞的區域中。此外，在某些實施例中，位於第二被動元件PDx2旁邊的第一擋壩部分DP1被形成為環繞第二被動元件PDx2的第一表面SD1、第三表面SD3及第四表面SD4，同時使第二表面SD2暴露出來。另外，在上述實施例中，黏合材料520被示出為接觸第一擋壩部分DP1的側壁(例如，第一側壁S1)。然而，本公開並不僅限於此。舉例來說，在一些實施例中，當第一擋壩部分DP1與蓋結構510保持特定距離時，則在一些情形中，黏合材料520可以不漫延成接觸第一擋壩部分DP1。如圖9中所示，位於第一被動元件PDx1旁邊的第一擋壩部分DP1的第一側壁S1不接觸黏合材料520。
圖10是根據本公開一些其他示例性實施例的封裝結構的上視圖。圖10中所示的封裝結構PS3類似於圖9中所示的封裝結構PS2，因此使用相同的元件符號指代相同或相似的部件，且本 文中將不再對其加以贅述。在上述實施例中，障壁結構BS包括第一擋壩部分DP1或覆蓋部分CP1。然而，本公開並不僅限於此，且在單個封裝中障壁結構BS可包括第一擋壩部分DP1及覆蓋部分CP1兩者。
舉例來說，如圖10中所示，封裝結構PS3包括位於半導體封裝SM旁邊的第一被動元件PDx1、第二被動元件PDx2、第三被動元件PDx3及第四被動元件PDx4。在一些實施例中，在被動元件(PDx1、PDx2、PDx3、PDx4)與蓋結構510之間設置障壁結構BS(第一擋壩部分DP1或覆蓋部分CP1)，以將被動元件(PDx1、PDx2、PDx3、PDx4)與蓋結構510及黏合材料520隔開。在一些實施例中，第一擋壩部分DP1環繞第一被動元件PDx1的所有側壁。在一些實施例中，覆蓋部分CP1覆蓋第三被動元件PDx3的所有側表面及頂表面。此外，在某些實施例中，另一第一擋壩部分DP1可環繞第二被動元件PDx2及第四被動元件PDx4兩者的側壁。在一些實施例中，底部填充結構350接觸位於第二被動元件PDx2及第四被動元件PDx4旁邊的第一擋壩部分DP1(障壁結構BS)。即，障壁結構BS也可防止底部填充結構350朝向被動元件(PDx1、PDx2、PDx3、PDx4)漫延。
在示例性實施例中，顯示出了四個被動元件(PDx1、PDx2、PDx3、PDx4)。然而，本公開並不僅限於此，且可基於產品需求來調整位於封裝結構中的被動元件的數目。此外，應注意的是，透過使用上述障壁結構BS的各種設計中的任一種或組合來 保護被動元件中的每一者不受黏合材料520的漫延所影響。
圖11是根據本公開一些其他示例性實施例的封裝結構的上視圖。圖11中所示的封裝結構PS4類似於圖10中所示的封裝結構PS3，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。在上述實施例中，多個障壁結構BS(第一擋壩部分DP1及/或覆蓋部分CP1)用於保護所述多個被動元件。然而，本公開並不僅限於此。舉例來說，如圖11中所示，提供環繞所有被動元件(PDx1、PDx2、PDx3、PDx4)的單個第一擋壩部分DP1。在一些實施例中，第一擋壩部分DP1環繞且包繞所有被動元件(PDx1、PDx2、PDx3、PDx4)及半導體封裝SM。在某些實施例中，第一擋壩部分DP1具有面對蓋結構510的第一側壁S1(外側壁)以及與第一側壁S1相對且面對被動元件(PDx1、PDx2、PDx3、PDx4)的第二側壁S2(內側壁)。在一些實施例中，黏合材料520接觸第一側壁S1(外側壁)。換句話說，黏合材料520的漫延或滲出被第一擋壩部分DP1的第一側壁S1所阻擋。
圖12是根據本公開一些其他示例性實施例的封裝結構的上視圖。圖12中所示的封裝結構PS5類似於圖10中所示的封裝結構PS3，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖12中所示，位於第一被動元件PDx1及第三被動元件PDx3一側上的第一擋壩部分DP1會接觸黏合材料520，以阻擋黏合材料520。在一些實施例中，第二擋壩部分DP2環繞第一被動元件PDx1以進一步保護第一被動元件 PDx1。在某些實施例中，覆蓋部分CP1位於第一擋壩部分DP1的旁邊以進一步保護及覆蓋第三被動元件PDx3。類似地，位於第二被動元件PDx2及第四被動元件PDx4旁邊的第一擋壩部分DP1及第二擋壩部分DP2被形成為環繞被動元件(PDx2、PDx4)的三個側面。在某些實施例中，第二擋壩部分DP2位於第一擋壩部分DP1與被動元件PDx1之間且與被動元件(PDx2、PDx4)及第一擋壩部分DP1間隔開。在一些實施例中，第二擋壩部分DP2是在形成第一擋壩部分DP1之後形成。
在示例性實施例中，與先前所述的形成第一擋壩部分DP1及覆蓋部分CP1的方法類似，可透過在線路基底300上的位於第一擋壩部分DP1與被動元件(PDx1、PDx2、PDx3、PDx4)之間的區域中進一步施予聚合物墨水材料IM(如圖2B中所述)來形成第二擋壩部分DP2。在某些實施例中，在將聚合物墨水材料IM固化之後，形成包括第一擋壩部分DP1、第二擋壩部分DP2及覆蓋部分CP1的障壁結構BS。在一些實施例中，第二擋壩部分DP2與第一擋壩部分DP1及覆蓋部分CP1隔開。在某些實施例中，第二擋壩部分DP2的高度不同於第一擋壩部分DP1的高度。然而，本公開並不僅限於此，且擋壩部分(DP1、DP2)的長度、寬度、高度及設計可根據前述實施例進行調整。透過使用第二擋壩部分DP2可進一步確保對被動元件(PDx1、PDx2、PDx3、PDx4)的保護。舉例來說，除第一擋壩部分DP1之外，第二擋壩部分DP2可用作額外的障壁層以增大黏合材料520的漫延路徑且防止黏合 材料520朝向被動元件(PDx1、PDx2、PDx3、PDx4)漫延。
圖13是根據本公開一些其他示例性實施例的封裝結構的示意性剖面圖。圖13中所示的封裝結構PS6類似於圖2C中所示的封裝結構PS，因此使用相同的元件符號指代相同或相似的部件，且本文中將不再對其加以贅述。如圖2C中所示，半導體封裝SM是指晶圓上晶片(CoW)封裝。然而，本公開並不僅限於此。舉例來說，參照圖13，提供半導體封裝SM2來替換圖2C中所示的半導體封裝SM。
如圖13中所示，半導體封裝SM2包括半導體晶粒602、介電層604、絕緣密封體606、重佈線層608、導電焊盤610及導電球612。半導體晶粒602位於介電層604上。絕緣密封體606位於介電層604上且環繞半導體晶粒602。在一些實施例中，半導體晶粒602包括半導體基底602A、多個導電焊盤602B、鈍化層602C、後鈍化層602D、多個導電杆或導通孔602E及保護層602F。如圖13中所示，所述多個導電焊盤602B設置在半導體基底602A上。鈍化層602C形成在半導體基底602A之上且具有局部地暴露出半導體基底602A上的導電焊盤602B的開口。半導體基底602A可以是塊狀矽基底或絕緣體上矽(SOI)基底，且還包括形成在半導體基底602A中的主動元件(例如，電晶體等)及可選地包括被動元件(例如，電阻器、電容器、電感器等)。導電焊盤602B可以是鋁焊盤、銅焊盤或其他適合的金屬焊盤。鈍化層602C可以是氧化矽層、氮化矽層、氮氧化矽層或由任何適合的介電材料形成 的介電層。
此外，在一些實施例中，後鈍化層602D可選地形成在鈍化層602C之上。後鈍化層602D覆蓋鈍化層602C且具有多個接觸開口。導電焊盤602B透過後鈍化層602D的接觸開口局部地暴露出來。後鈍化層602D可以是苯並環丁烯(benzocyclobutene，BCB)層、聚醯亞胺層、聚苯並噁唑(polybenzoxazole，PBO)層或由其他適合的聚合物形成的介電層。在一些實施例中，是透過鍍覆的方式在導電焊盤602B上形成導電杆或導通孔602E。在一些實施例中，保護層602F形成在後鈍化層602D上從而覆蓋導電杆或導通孔602E以保護導電杆或導通孔602E。儘管本文中僅示出一個半導體晶粒602，但應注意的是，本公開並不僅限於此，且半導體封裝SM2中半導體晶粒602的數目可多於一個。
此外，如圖13中所示，重佈線層608形成在絕緣密封體606上且電性連接到半導體晶粒602。在一些實施例中，重佈線層608的形成包括依序地交替形成一個或多個介電層608B與一個或多個金屬化層608A。在某些實施例中，金屬化層608A夾置在介電層608B之間。儘管本文中僅示出三層金屬化層608A及四層介電層608B，然而本公開的範圍並不僅限於本公開的實施例。在其他實施例中，金屬化層608A及介電層608B的數目可基於產品需求來進行調整。在一些實施例中，金屬化層608A是電性連接到半導體晶粒602的導電杆602E。
在一些實施例中，多個導電焊盤610是設置在金屬化層 608A的最頂層的暴露頂表面上以與導電球電性連接。在某些實施例中，導電焊盤610例如是用於進行球安裝的球下金屬(under-ball metallurgy，UBM)圖案。如圖13中所示，導電焊盤610形成在重佈線層608上且電性連接到重佈線層608。在一些實施例中，導電焊盤610的材料可包括銅、鎳、鈦、鎢或其合金等，且可透過例如電鍍製程形成。在本公開中，導電焊盤610的數目不受限制，且可基於設計佈局來選擇。在一些替代性實施例中，可省略導電焊盤610。換句話說，在後續步驟中形成的導電球612可直接設置在重佈線層608上。
如圖13中所示，多個導電球612設置在導電焊盤610上且設置在重佈線層608之上。在一些實施例中，可透過植球製程或回焊製程將導電球612設置在導電焊盤610上。在一些實施例中，導電球612例如是焊料球或球柵陣列(BGA)球。在一些實施例中，導電球612透過導電焊盤610連接到重佈線層608。在某些實施例中，導電球612中的一些導電球612可透過重佈線層608電性連接到半導體晶粒602。導電球612的數目不僅限於本公開，且可基於導電焊盤610的數目來指定及選擇。
在示例性實施例中，透過倒裝晶片結合將半導體封裝SM2設置在線路基底300上。在一些實施例中，半導體封裝SM2透過導電球612電性連接到線路基底300的接觸焊盤310。在某些實施例中，導電球612受到底部填充結構350的進一步保護。類似於上述實施例，由於障壁結構BS設置在線路基底300上以防止 黏合材料520朝向被動元件PDx漫延，因此可防止被動元件PDx出現電性故障及/或功能故障。
封裝結構包括將被動元件與蓋結構及黏合材料隔開的至少一個障壁結構。如此，可避免黏合材料朝向被動元件滲出或漫延，因此可防止被動元件出現電性故障及/或功能故障。此外，障壁結構可用於保護被動元件，並防止被動元件的錫(Sn)晶須觸及到蓋結構。另外，透過使用障壁結構，可減小被動元件與蓋結構之間的封圍寬度，因此可在線路基底上安裝更大的半導體封裝。綜上所述，可獲得具有更好可靠性及性能的封裝結構。
在本公開的一些實施例中，提供一種封裝結構，所述封裝結構包括線路基底、半導體封裝、蓋結構、被動元件及障壁結構。所述半導體封裝設置在所述線路基底上且電性連接到所述線路基底。所述蓋結構設置在所述線路基底上且覆蓋所述半導體封裝，其中所述蓋結構透過黏合材料黏合到所述線路基底。所述被動元件在所述半導體封裝與所述蓋結構之間設置在所述線路基底上。所述障壁結構將所述被動元件與所述蓋結構及所述黏合材料隔開，其中所述障壁結構接觸所述黏合材料。
在一些實施例中，所述第一擋壩部分包括底部段及頂部段，且所述第一擋壩部分的寬度從所述底部段到所述頂部段減小。在一些實施例中，所述第一擋壩部分包括底部段、中間段及頂部段，且所述第一擋壩部分的寬度從所述底部段到所述中間段增大，且所述寬度從所述中間段到所述頂部段減小。在一些實施 例中，所述障壁結構包括覆蓋部分，所述覆蓋部分覆蓋所述被動元件的側表面及頂表面。在一些實施例中，所述覆蓋部分接觸所述被動元件。
在本公開的一些其他實施例中，提供一種封裝結構，所述封裝結構包括線路基底、中介層結構、多個半導體晶粒、蓋結構、多個被動元件及多個障壁結構。所述中介層結構設置在所述線路基底上且電性連接到所述線路基底。所述多個半導體晶粒設置在所述中介層結構上且電性連接到所述中介層結構。所述蓋結構設置在所述線路基底上且環繞所述中介層結構及所述多個半導體晶粒，其中所述蓋結構透過黏合材料黏合到所述線路基底。所述多個被動元件在所述中介層結構與所述蓋結構之間設置在所述線路基底上，其中所述多個被動元件具有面對所述蓋結構的第一表面及與所述第一表面相對且面對所述中介層結構的第二表面。所述多個障壁結構在所述中介層結構與所述蓋結構之間設置在所述線路基底上，其中所述多個障壁結構將所述多個被動元件的所述第一表面與所述蓋結構及所述黏合材料隔開。
在一些實施例中，所述多個被動元件位於被所述第一擋壩部分環繞的區域中。在一些實施例中，所述第一擋壩部分包括底部段及頂部段，且所述第一擋壩部分的寬度從所述底部段到所述頂部段減小。在一些實施例中，所述多個障壁結構包括覆蓋所述多個被動元件的所述第一表面、所述第二表面及頂表面的覆蓋部分。
在本公開的又一實施例中，闡述一種製作封裝結構的方法。所述方法包括以下步驟。將半導體封裝設置在線路基底上。在所述線路基底上鄰近所述半導體封裝設置被動元件。透過在所述線路基底上施予聚合物墨水材料且將所述聚合物墨水材料固化以形成障壁結構而在所述線路基底上在所述被動元件周圍形成所述障壁結構。透過黏合材料將蓋結構貼合在所述線路基底上，其中所述障壁結構將所述被動元件與所述蓋結構及所述黏合材料隔開，且所述蓋結構是以所述黏合材料接觸所述障壁結構的方式黏合到線路基底。
在一些實施例中，所述聚合物墨水材料在所述線路基底上被施予成環繞所述被動元件。在一些實施例中，在形成所述第一擋壩部分之後，在所述線路基底上的位於所述第一擋壩部分與所述被動元件之間的區域中進一步施予所述聚合物墨水材料，且在將所述聚合物墨水材料固化之後，形成包括第二擋壩部分的所述障壁結構，且所述第二擋壩部分與所述第一擋壩部分隔開。在一些實施例中，所述聚合物墨水材料被施予在所述線路基底上與所述被動元件交疊的區域中以覆蓋所述被動元件，且在將所述聚合物墨水材料固化之後，形成包括覆蓋部分的所述障壁結構，所述覆蓋部分覆蓋所述被動元件的側表面及頂表面。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開的各方面。所屬領域的技術人員應瞭解，他們可容易地使用本公開作為設計或修改其他製程及結構的 基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應意識到這些等效構造並不背離本公開的精神及範圍，且其可在不背離本公開的精神及範圍的情況下在本文中做出各種變化、替代及更改。
21、22：半導體晶粒/晶粒 100’：中介層結構 102：核心部分 104：穿孔 106：導電焊盤 110：電性連接件 112、350：底部填充結構 114：絕緣密封體 116：重佈線結構 116a：介電層 116b：金屬化圖案 118：導電端子 300：線路基底/基底 310、320：接觸焊盤 330：金屬化層 340：導電球 410：熱介面金屬 510：蓋結構 520：黏合材料 BS：障壁結構 DP1：第一擋壩部分 PDx：被動元件 PS：封裝結構 SM：半導體封裝

Claims (10)

  1. 一種封裝結構，包括：線路基底；半導體封裝，設置在所述線路基底的上表面上且電性連接到所述線路基底；蓋結構，設置在所述線路基底的所述上表面上且覆蓋所述半導體封裝，其中所述蓋結構透過黏合材料黏合到所述線路基底；被動元件，設置在所述線路基底的所述上表面上且在所述半導體封裝與所述蓋結構之間；以及障壁結構，將所述被動元件與所述蓋結構及所述黏合材料隔開，其中所述障壁結構接觸所述黏合材料，並且所述障壁結構與所述蓋結構以及所述半導體封裝在平行於所述線路基底的所述上表面的方向上彼此分隔開一距離。
  2. 如請求項1所述的封裝結構，其中所述障壁結構包括第一擋壩部分，所述第一擋壩部分位於所述被動元件與所述蓋結構之間且與所述被動元件及所述蓋結構間隔開，所述第一擋壩部分具有面對所述蓋結構的第一側壁及與所述第一側壁相對且面對所述被動元件的第二側壁，且所述第一擋壩部分的所述第一側壁接觸所述黏合材料。
  3. 如請求項2所述的封裝結構，其中所述第一擋壩部分更環繞所述被動元件的側表面。
  4. 如請求項2所述的封裝結構，其中所述障壁結構還包括第二擋壩部分，所述第二擋壩部分位於所述第一擋壩部分與所述被動元件之間，且與所述被動元件及所述第一擋壩部分間隔開。
  5. 一種封裝結構，包括：線路基底；中介層結構，設置在所述線路基底上且電性連接到所述線路基底；多個半導體晶粒，設置在所述中介層結構上且電性連接到所述中介層結構；蓋結構，設置在所述線路基底上且環繞所述中介層結構及所述多個半導體晶粒，其中所述蓋結構透過黏合材料黏合到所述線路基底；多個被動元件，設置在所述線路基底上且在所述中介層結構與所述蓋結構之間，其中所述多個被動元件具有面對所述蓋結構的第一表面及與所述第一表面相對且面對所述中介層結構的第二表面；以及多個障壁結構，設置在所述線路基底上且在所述中介層結構與所述蓋結構之間，其中所述多個障壁結構將所述多個被動元件的所述第一表面與所述蓋結構及所述黏合材料隔開。
  6. 如請求項5所述的封裝結構，其中所述中介層結構透過多個導電端子電性連接到所述線路基底，且所述封裝結構還包 括環繞所述多個導電端子的底部填充結構，且所述多個障壁結構接觸所述底部填充結構。
  7. 如請求項5所述的封裝結構，其中所述多個障壁結構包括第一擋壩部分，所述第一擋壩部分位於所述多個被動元件與所述蓋結構之間且與所述多個被動元件及所述蓋結構間隔開，所述第一擋壩部分具有面對所述蓋結構的第一側壁及與所述第一側壁相對且面對所述多個被動元件的第二側壁，且所述第一擋壩部分的所述第一側壁接觸所述黏合材料。
  8. 如請求項7所述的封裝結構，其中所述多個障壁結構還包括第二擋壩部分，所述第二擋壩部分位於所述第一擋壩部分與所述多個被動元件之間且與所述多個被動元件及所述第一擋壩部分間隔開，且所述第二擋壩部分的高度不同於所述第一擋壩部分的高度。
  9. 一種製作封裝結構的方法，包括：將半導體封裝設置到線路基底上；在所述線路基底上設置被動元件使其鄰近所述半導體封裝；透過在所述線路基底上施予聚合物墨水材料且將所述聚合物墨水材料固化以形成障壁結構，且是在所述線路基底上鄰近所述被動元件處形成所述障壁結構；以及透過黏合材料將蓋結構黏合至所述線路基底上，其中所述障壁結構將所述被動元件與所述蓋結構及所述黏合材料隔開，且所述黏合材料接觸所述障壁結構。
  10. 如請求項9所述的方法，其中所述聚合物墨水材料被施予在所述線路基底上的位於所述被動元件與所述蓋結構之間且與所述被動元件及所述蓋結構間隔開的區域中，且在將所述聚合物墨水材料固化之後，是形成包括第一擋壩部分的障壁結構，所述第一擋壩部分具有面對所述蓋結構的第一側壁及與所述第一側壁相對且面對所述被動元件的第二側壁，且所述蓋結構是黏合到所述線路基底以使所述黏合材料接觸所述第一側壁。
TW109128713A 2019-08-28 2020-08-24 封裝結構及其製作方法 TWI730879B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962892563P 2019-08-28 2019-08-28
US62/892,563 2019-08-28
US16/846,400 2020-04-12
US16/846,400 US11456287B2 (en) 2019-08-28 2020-04-12 Package structure and method of fabricating the same

Publications (2)

Publication Number Publication Date
TW202109785A TW202109785A (zh) 2021-03-01
TWI730879B true TWI730879B (zh) 2021-06-11

Family

ID=74679986

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109128713A TWI730879B (zh) 2019-08-28 2020-08-24 封裝結構及其製作方法

Country Status (4)

Country Link
US (1) US11456287B2 (zh)
KR (1) KR102434613B1 (zh)
CN (1) CN112447701A (zh)
TW (1) TWI730879B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020111482A1 (de) * 2019-08-28 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Package-struktur und verfahren zu deren herstellung
FR3109466B1 (fr) * 2020-04-16 2024-05-17 St Microelectronics Grenoble 2 Dispositif de support d’une puce électronique et procédé de fabrication correspondant
US11521905B2 (en) * 2020-10-21 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
KR20220072458A (ko) * 2020-11-25 2022-06-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11682602B2 (en) 2021-02-04 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US11742218B2 (en) * 2021-05-07 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having metal thermal interface material and method for forming the same
US11810896B2 (en) * 2021-05-18 2023-11-07 Western Digital Technologies, Inc. Substrate component layout and bonding method for increased package capacity
US11764136B2 (en) * 2021-08-19 2023-09-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming bump pad array on substrate for ground connection for heat sink/shielding structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163657A1 (en) * 2013-03-06 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods for Semiconductor Devices
CN106233457A (zh) * 2014-05-15 2016-12-14 英特尔公司 用于集成电路组件的模塑复合壳体
CN106997885A (zh) * 2016-01-22 2017-08-01 豪威科技股份有限公司 开沟槽结合坝装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI221343B (en) * 2003-10-21 2004-09-21 Advanced Semiconductor Eng Wafer structure for preventing contamination of bond pads during SMT process and process for the same
US7183657B2 (en) * 2004-09-23 2007-02-27 Texas Instruments Incorporated Semiconductor device having resin anti-bleed feature
US8115304B1 (en) * 2008-02-06 2012-02-14 Xilinx, Inc. Method of implementing a discrete element in an integrated circuit
JP2009302312A (ja) 2008-06-13 2009-12-24 Yamaha Corp 半導体装置用パッケージ本体、パッケージ、半導体装置、並びにマイクロフォンパッケージ
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR20160102785A (ko) 2015-02-23 2016-08-31 삼성전기주식회사 반도체 패키지의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160163657A1 (en) * 2013-03-06 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Devices and Methods for Semiconductor Devices
CN106233457A (zh) * 2014-05-15 2016-12-14 英特尔公司 用于集成电路组件的模塑复合壳体
CN106997885A (zh) * 2016-01-22 2017-08-01 豪威科技股份有限公司 开沟槽结合坝装置及其制造方法

Also Published As

Publication number Publication date
US20210066151A1 (en) 2021-03-04
TW202109785A (zh) 2021-03-01
KR20210028084A (ko) 2021-03-11
US11456287B2 (en) 2022-09-27
CN112447701A (zh) 2021-03-05
KR102434613B1 (ko) 2022-08-19

Similar Documents

Publication Publication Date Title
TWI730879B (zh) 封裝結構及其製作方法
US11824040B2 (en) Package component, electronic device and manufacturing method thereof
TW201911476A (zh) 半導體封裝及其形成方法
US11756855B2 (en) Method of fabricating package structure
TWI727879B (zh) 封裝結構及製作所述封裝結構的方法
TWI792217B (zh) 封裝結構
US11424219B2 (en) Package structure and method of fabricating the same
US20230378019A1 (en) Package structure and method of fabricating the same
US11450654B2 (en) Package structure and method of fabricating the same
US11855060B2 (en) Package structure and method of fabricating the same
US20220359465A1 (en) Package structures and method for forming the same
US11823887B2 (en) Package structure and method of fabricating the same
US20220359476A1 (en) Package structure and method of fabricating the same
TW202401695A (zh) 半導體封裝及方法
CN113140534A (zh) 封装结构和其制造方法