CN113140534A - 封装结构和其制造方法 - Google Patents

封装结构和其制造方法 Download PDF

Info

Publication number
CN113140534A
CN113140534A CN202010994148.7A CN202010994148A CN113140534A CN 113140534 A CN113140534 A CN 113140534A CN 202010994148 A CN202010994148 A CN 202010994148A CN 113140534 A CN113140534 A CN 113140534A
Authority
CN
China
Prior art keywords
interconnect structure
semiconductor die
insulating seal
protective layer
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010994148.7A
Other languages
English (en)
Inventor
沈文维
黄松辉
侯上勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/903,392 external-priority patent/US11424219B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113140534A publication Critical patent/CN113140534A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view

Abstract

一种封装结构，包含电路衬底和半导体器件。半导体器件安置在电路衬底上且电连接到电路衬底。半导体器件包含内连线结构、半导体管芯、绝缘密封体、保护层以及电连接件。内连线结构具有第一表面和第二表面。半导体管芯安置在第一表面上且电连接到内连线结构。绝缘密封体密封半导体管芯且部分地覆盖内连线结构的侧壁。保护层安置在内连线结构的第二表面上且部分地覆盖内连线结构的侧壁，其中保护层与绝缘密封体接触。电连接件安置在保护层上，其中内连线结构通过多个电连接件电连接到电路衬底。

Description

封装结构和其制造方法
技术领域
本公开实施例是有关一种封装结构和其制造方法。
背景技术
用于例如移动电话和其它移动电子设备的各种电子应用中的半导体器件和集成电路通常在单个半导体晶片上制造。晶片的管芯可在晶片级与其它半导体器件或管芯一起处理和封装，且已针对晶片级封装开发各种技术。
发明内容
本公开实施例提供一种封装结构包含电路衬底和半导体器件。所述半导体器件安置在所述电路衬底上且电连接到所述电路衬底。所述半导体器件包含内连线结构、半导体管芯、绝缘密封体、保护层以及多个电连接件。所述内连线结构具有第一表面和与所述第一表面相对的第二表面。所述半导体管芯安置在所述第一表面上且电连接到所述内连线结构。所述绝缘密封体安置在所述内连线结构的所述第一表面上且密封所述半导体管芯，其中所述绝缘密封体部分地覆盖所述内连线结构的侧壁。所述保护层安置在所述内连线结构的所述第二表面上且部分地覆盖所述内连线结构的所述侧壁，其中所述保护层与所述绝缘密封体接触。所述电连接件安置在所述保护层上，其中所述内连线结构通过所述多个电连接件电连接到所述电路衬底。
本公开的一些其它实施例提供一种封装结构包含电路衬底、中介层结构、至少一个半导体管芯、绝缘密封体以及聚合物层。所述中介层结构安置在所述电路衬底上，其中所述中介层结构包含核心衬底和形成于所述核心衬底中的多个贯穿孔。所述半导体管芯安置在所述中介层结构的背侧表面上，其中所述至少一个半导体管芯电连接到所述多个贯穿孔。所述绝缘密封体安置在所述中介层结构的所述背侧表面上且覆盖所述半导体管芯。所述聚合物层安置在所述中介层结构的顶部表面上，其中所述聚合物层包括中心部分和连接到所述中心部分的侧面部分，所述中心部分覆盖所述中介层结构的所述顶部表面且与所述中介层结构的所述顶部表面接触，所述侧面部分从所述中心部分突出且环绕所述中介层结构。
本公开的又一实施例描述一种制造封装结构的方法。所述方法包含通过所述以下步骤形成半导体器件。设置具有器件区和环绕所述器件区的分割区的内连线结构。在所述器件区内的所述内连线结构的第一表面上安置半导体管芯，其中所述半导体管芯电连接到所述内连线结构。在所述分割区内的所述内连线结构的所述第一表面上形成第一沟槽，其中所述第一沟槽环绕所述半导体管芯。在所述内连线结构的所述第一表面上的所述器件区和所述分割区上方形成绝缘密封体，其中所述绝缘密封体密封所述半导体管芯且填充到所述第一沟槽中。通过去除所述内连线结构的部分和所述绝缘密封体的部分来进行第一分割工艺，以在所述分割区中的所述内连线结构的第二表面上形成第二沟槽，所述第二表面与所述第一表面相对。在所述内连线结构的所述第二表面上的所述器件区和所述分割区上方形成保护层，其中所述保护层填充到所述第二沟槽中且与所述绝缘密封体接触。在所述保护层上形成多个电连接件，其中所述多个电连接件电连接到所述内连线结构。通过切穿所述保护层和所述绝缘密封体来进行第二分割工艺，其中在所述第二分割工艺之后，所述绝缘密封体部分地覆盖所述内连线结构的侧壁且所述保护层部分地覆盖所述内连线结构的所述侧壁。在所述电路衬底上安置所述半导体器件，其中所述半导体器件通过所述多个电连接件电连接到所述电路衬底。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的临界尺寸。
图1A到图1K为根据本公开的一些示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。
图2A到图2C为根据本公开的一些其它示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。
图3A到图3D为根据本公开的一些其它示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。
图4A和图4B为根据本公开的一些示例性实施例的制造封装结构的方法中的各种阶段的示意性截面视图。
图5为根据本公开的一些其它示例性实施例的封装结构的示意性截面视图。
附图标号说明
21、22：半导体管芯；
21S、22S：背侧表面；
100：中介层结构；
102：核心衬底；
102a：第一表面；
102b：第二表面；
104：贯穿孔；
106：导电衬垫；
110：导电凸块；
112、410：底部填充物结构；
114：绝缘密封体；
114-1：第一部分；
114-1S、114-3S：平面顶部表面；
114-2：第二突出部分；
114-2S：斜面顶部表面；
114-3：第三突出部分；
114a、114b：表面；
116、117：保护层；
116A、117A：聚合物层/介电材料层；
116A-1、117A-1：中心部分；
116A-2、117A-2：侧面部分；
116B、117B：导电图案；
118：电连接件；
210、220：主体；
211、221：有源表面；
212、222：连接衬垫；
300：电路衬底；
310、320：接触衬垫；
330：金属化层；
340：导电球；
350：无源组件；
BVP：斜面部分；
CR：载体；
DR：分割区；
DV：器件区；
FR：框架；
PK1、PK2：封装结构；
SM1、SM2、SM3：半导体器件；
T1、T2：厚度；
TP：带；
TR1：第一沟槽；
TR2：第二沟槽。
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅为实例且并不意图为限制性的。举例来说，在以下描述中，第二特征在第一特征上方或在第一特征上形成可包含第二特征与第一特征直接接触地形成的实施例，且还可包含在第二特征与第一特征之间形成额外特征，使得第二特征与第一特征可以不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。这一重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，可在本文中使用例如“在……下方”、“在……之下”、“下部”、“在……上”、“在……上方”、“上覆”、“在……之上”、“上部”以及类似物的空间相对术语，以描述图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意图涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对3D封装或3DIC器件的验证测试。测试结构可包含例如形成于重布线层中或衬底上的测试衬垫，所述衬底允许对3D封装或3DIC的测试、探针和/或探针卡的使用以及类似物。可对中间结构以及最终结构进行验证测试。另外，本文中所公开的结构和方法可与并入已知良好管芯的中间验证的测试方法结合使用以增加良率且降低成本。
图1A到图1K为根据本公开的一些示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。参考图1A，设置中介层结构100(或内连线结构)。在一些实施例中，中介层结构100(或内连线结构)包含核心衬底102，以及形成于其中的多个贯穿孔104和导电衬垫106。在一些实施例中，核心衬底102可为例如块状半导体衬底、SOI衬底或多层半导体材料衬底的衬底。衬底(核心衬底102)的半导体材料可为硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。在一些实施例中，核心衬底102可为掺杂或未掺杂的。
在一些实施例中，导电衬垫106形成于核心衬底102的第一表面102a(中介层结构100的第一表面102a)上。在一些实施例中，贯穿孔104形成于核心衬底102中且与导电衬垫106连接。在一些实施例中，贯穿孔104以特定深度延伸到核心衬底102中。在一些实施例中，贯穿孔104为衬底贯穿孔。在一些实施例中，当核心衬底102为硅衬底时,贯穿孔104为硅贯穿孔。在一些实施例中，贯穿孔104可通过在核心衬底102中形成孔洞或凹部且随后用导电材料填充凹部来形成。在一些实施例中，凹部可通过例如刻蚀、铣削、激光钻孔或类似物形成。在一些实施例中，导电材料可通过电化学电镀工艺、化学气相沉积(chemical vapordeposition；CVD)、原子层沉积(atomic layer deposition；ALD)或物理气相沉积(physical vapor deposition；PVD)形成，且导电材料可包含铜、钨、铝、银、金或其组合。在一些实施例中，与贯穿孔104连接的导电衬垫106可形成为形成于中介层结构100上的重布线层的导电部分。在一些实施例中，导电衬垫106包含凸块下金属(under bumpmetallurgy；UBM)。在某些实施例中，中介层结构100可进一步包含形成于核心衬底102中的有源或无源器件，例如晶体管、电容器、电阻器或二极管无源器件。
如图1A中所示出，核心衬底102具有多个器件区DV和将多个器件区DV中的每一个分开的分割区DR。贯穿孔104和导电衬垫106形成于器件区DV内的核心衬底102中。在一些实施例中，半导体管芯21和半导体管芯22设置于中介层结构100(内连线结构)上，或器件区DV内的核心衬底102上。举例来说，半导体管芯21和半导体管芯22安置在中介层结构100的第一表面102a上。半导体管芯21和半导体管芯22为从晶片单体化的单独管芯。在一些实施例中，半导体管芯21含有例如器件和金属化图案的相同电路系统，或半导体管芯21为相同类型的管芯。在一些实施例中，半导体管芯22含有相同电路系统，或半导体管芯22为相同类型的管芯。在某些实施例中，半导体管芯21与半导体管芯22具有不同电路系统或为不同类型的管芯。在替代性实施例中，半导体管芯21与半导体管芯22可具有相同电路系统。
在一些实施例中，半导体管芯21可为主要管芯，而半导体管芯22为分支管芯。在一些实施例中，主要管芯布置于每一器件区DV的中心位置中的核心衬底102上，而分支管芯并排布置且与主要管芯间隔开。在一些实施例中，分支管芯布置在主要管芯旁边，且围绕或环绕主要管芯。在一个实施例中，每一个器件区DV围绕一个主要管芯布置四个或六个分支管芯。然而，定位于中介层结构100上的半导体管芯的数目不限于此，且所述数目可基于产品需求来调整。举例来说，在替代性实施例中，定位于中介层结构100上的管芯的数目可为一个或大于一个。
返回参考图1A，半导体管芯21具有大于半导体管芯22的表面积的表面积。另外，在一些实施例中，半导体管芯21与半导体管芯22可为不同大小，包含不同表面积和/或不同厚度。在一些实施例中，半导体管芯21可为逻辑管芯，包含中央处理单元(centralprocessing unit；CPU)管芯、图形处理单元(graphics processing unit；GPU)管芯、系统芯片(system-on-a-chip；SoC)管芯、微控制器或类似物。在一些实施例中，半导体管芯21为例如功率管理集成电路(power management integrated circuit；PMIC)管芯的功率管理管芯。在一些实施例中，半导体管芯22可为存储器管芯，包含动态随机存取存储器(dynamicrandom access memory；DRAM)管芯、静态随机存取存储器(static random accessmemory；SRAM)管芯或高带宽存储器(high bandwidth memory；HBM)管芯。本公开不限于此，且安置在核心衬底102上的半导体管芯的数目、大小以及类型可基于产品需求适当地调整。
在所示出的实施例中，半导体管芯21包含主体210和形成于主体210的有源表面211上的连接衬垫212。在某些实施例中，连接衬垫212可进一步包含用于将半导体管芯21接合到其它结构的柱结构。在一些实施例中，半导体管芯22包含主体220和形成于主体220的有源表面221上的连接衬垫222。在其它实施例中，连接衬垫222可进一步包含用于将管芯22接合到其它结构的柱结构。
在一些实施例中，半导体管芯21和半导体管芯22例如通过借助于导电凸块110的倒装芯片接合来附接到核心衬底102的第一表面102a。通过回焊工艺，导电凸块110形成于连接衬垫212、连接衬垫222与导电衬垫106之间，从而使半导体管芯21、半导体管芯22电连接且实体地连接到中介层结构100的核心衬底102。在一些实施例中，导电凸块110定位于半导体管芯21、半导体管芯22与中介层结构100(或内连线结构)之间。在某些实施例中，半导体管芯21、半导体管芯22通过导电凸块110电连接到贯穿孔104和导电衬垫106。在一个实施例中，导电凸块110为微凸块，例如具有铜金属柱的微凸块。在另一实施例中，导电凸块110为焊料凸块、无铅焊料凸块或微凸块，例如受控塌陷芯片连接(controlled collapse chipconnection；C4)凸块或含有铜柱的微凸块。在一些实施例中，半导体管芯21、半导体管芯22与核心衬底102之间的接合可为焊料接合。在一些实施例中，半导体管芯21、半导体管芯22与核心衬底102之间的接合可为例如铜对铜接合的直接金属对金属接合。
参考图1B，在下一步骤中，可形成底部填充物结构112以覆盖多个导电凸块110，且填满半导体管芯21、半导体管芯22与中介层结构100之间的空间。在一些实施例中，底部填充物结构112进一步覆盖半导体管芯21、半导体管芯22的侧壁，且定位于器件区DV内。在安置半导体管芯21、半导体管芯22且形成底部填充物结构112以保护导电凸块110之后，第一沟槽TR1形成于分割区DR内的中介层结构100(内连线结构)的第一表面102a上。在示例性实施例中，第一沟槽TR1环绕半导体管芯21、半导体管芯22。举例来说，从中介层结构100的俯视图(未示出)，半导体管芯21、半导体管芯22可限制在由第一沟槽TR1环绕的空间中。在某些实施例中，第一沟槽TR1可通过激光切割工艺、机械锯切工艺或其它合适的工艺形成。本公开不限于此。
参考图1C，在形成第一沟槽TR1之后，绝缘密封体114形成于中介层结构100(内连线结构)的第一表面102a上的器件区DV和分割区DR上方。举例来说，绝缘密封体114形成于中介层结构100上方以密封半导体管芯21和半导体管芯22，且填充到第一沟槽TR1中。绝缘密封体114可进一步覆盖底部填充物结构112。在一些实施例中，绝缘密封体114可具有环绕半导体管芯21和半导体管芯22的第一部分114-1，以及环绕第一部分114-1且部分地环绕中介层结构100的第二突出部分114-2。在某些实施例中，第一部分114-1定位于器件区DV中，而第二部分114-2定位于分割区DR中且填充到第一沟槽TR1中。
此外，在一些实施例中，绝缘密封体114通过例如压缩模制工艺或转移模制形成。在一个实施例中，进行固化工艺以固化绝缘密封体114。在一些实施例中，半导体管芯21、半导体管芯22以及导电凸块110由绝缘密封体114密封。在一些实施例中，可进行包含研磨或抛光的平坦化工艺以部分地去除绝缘密封体114，从而暴露半导体管芯21、半导体管芯22的背侧表面21S、背侧表面22S。因此，半导体管芯21、半导体管芯22的背侧表面21S、背侧表面22S与绝缘密封体114的表面114a齐平。表面114a与绝缘密封体114的表面114b相对，其中表面114b与核心衬底102接触。
在一些实施例中，绝缘密封体114的材料包含聚合物(例如环氧树脂、酚醛树脂、含硅树脂或其它合适的树脂)、具有低介电常数(Dk)和低损耗角正切(Df)性质的介电材料，或其它合适的材料。在替代性实施例中，绝缘密封体114可包含可接受的绝缘密封材料。在一些实施例中，绝缘密封体114可进一步包含可添加于其中以优化绝缘密封体114的热膨胀系数(coefficient of thermal expansion；CTE)的无机填料或无机化合物(例如二氧化硅、粘土等)。本公开不限于此。
参考图1D，将图1C中所绘示的结构上下颠倒或翻转，且放置在载体CR上，使得载体CR直接接触半导体管芯21、半导体管芯22的背侧表面21S、背侧表面22S以及绝缘密封体114的表面114a。如图1C中所示出，在这一处理阶段处，中介层结构100(内连线结构)尚未薄化且具有厚度T1。换句话说，贯穿孔104未显露，且嵌入于中介层结构100的核心衬底102中。
参考图1E，对中介层结构100进行薄化工艺以部分地去除或薄化中介层结构100的核心衬底102，直到贯穿孔104暴露且核心衬底102的第二表面102b形成。在一些实施例中，薄化工艺可包含背面研磨工艺、抛光工艺或刻蚀工艺。在一些实施例中，在薄化工艺之后，中介层结构100薄化到厚度T2。在一些实施例中，厚度T2与厚度T1的比在约0.1到约0.5范围内。
参考图1F，在下一步骤中，通过去除中介层结构100(内连线结构)的部分和绝缘密封体114的部分来进行第一分割工艺，以在分割区DR中的中介层结构100的第二表面102b上形成第二沟槽TR2。在某些实施例中，部分地去除绝缘密封体114的第二突出部分114-2和核心衬底102的拐角以形成第二沟槽TR2。如图1F中所示出，第二沟槽TR2为具有V形轮廓(当从横截面观看时)的斜面沟槽。在一些实施例中，去除核心衬底102的拐角，使得核心衬底102包含斜面部分BVP。此外，去除绝缘密封体114的第二突出部分114-2，使得所述绝缘密封体114具有斜面顶部表面114-2S。举例来说，斜面顶部表面114-2S与斜面部分BVP的表面对准。在一些实施例中，绝缘密封体114的第一部分114-1具有与中介层结构100的第一表面102a(或背侧表面)接触的平面顶部表面114-1S。
参考图1G，在形成第二沟槽TR2之后，保护层116形成于中介层结构100的第二表面102b(或顶部表面)上的器件区DV和分割区DR上方。在示例性实施例中，保护层116包含聚合物层或介电材料层116A。举例来说，聚合物层或介电材料层116A填充到第二沟槽TR2中且与绝缘密封体114实体接触。在某些实施例中，聚合物层或介电材料层116A覆盖核心衬底102的斜面部分BVP且覆盖绝缘密封体114的第二突出部分114-2(斜面顶部表面114-2S)。聚合物层或介电材料层116A可为聚酰亚胺层、聚苯并恶唑(polybenzoxazole；PBO)层、苯环丁烷(benzocyclobutene；BCB)层或其它合适的聚合物或介电层。在一些实施例中，聚合物层或介电材料层116A与核心衬底102由不同材料制成。在某些实施例中，聚合物层或介电材料层116A可通过旋转涂布或沉积形成，所述沉积包含化学气相沉积(CVD)、等离子增强CVD(plasma-enhanced CVD；PECVD)、高密度等离子CVD(high-density plasma CVD；HDP-CVD)或类似物。
参考图1H，在下一步骤中，可使用光刻技术和使用一种或多种刻蚀工艺来使聚合物层或介电材料层116A图案化以形成显露贯穿孔104的开口。随后，多个导电图案116B可填充在开口内且电连接到贯穿孔104。可例如通过使用化学机械抛光工艺来去除介电材料层116A上的任何过量导电材料。在示例性实施例中，介电材料层116A和导电图案116B一起构成保护层116。在一些实施例中，导电图案116B嵌入于介电材料层116A内。在某些实施例中，导电图案116B包含铜、铝、钨、银或其组合。
如图1H中所进一步示出，多个电连接件118安置在导电图案116B上，且电耦合到贯穿孔104。在一些实施例中，电连接件118放置在保护层116的顶部表面上，且通过器件区DV内的导电图案116B电连接到贯穿孔104。在某些实施例中，电连接件118位于导电图案116B上且实体地附接到导电图案116B。在一些实施例中，电连接件118包含无铅焊料球、焊料球、球栅阵列封装(ball grid array；BGA)球、凸块、C4凸块或微凸块。在一些实施例中，电连接件118可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡或其组合。在一些实施例中，通过经由例如蒸镀、电镀、印刷或焊料转移在保护层116上形成焊膏且随后回焊成所需凸块形状来形成电连接件118。在一些实施例中，电连接件118通过植球或类似物放置在保护层116上。在其它实施例中，通过经由溅镀、印刷、无电镀或电镀或CVD形成无焊料金属柱(例如铜柱)且随后通过在金属柱上电镀形成无铅顶盖层来形成电连接件118。电连接件118可用于接合到外部器件或额外电组件。在一些实施例中，电连接件118用以接合到电路衬底、半导体衬底或封装衬底。
如图1I中所示出，在后续步骤中，剥离载体CR。举例来说，剥离工艺包含在附接到载体CR的剥离层(例如光热转换释放层)(未绘示)上投射光(例如激光或UV光)，使得载体CR可与剥离层一起容易地去除。如图1J中所示出，在剥离载体CR之后，将图1I中所绘示的结构附接到由框架FR支撑的带TP(例如分割带)。随后，进行第二分割工艺以切穿分割区DR中的保护层116和绝缘密封体114。在一些实施例中，分割工艺或单体化工艺通常涉及用旋转刀片或激光束分割。换句话说，分割或单体化工艺为例如激光切割工艺、机械锯切工艺或其它合适的工艺。在第二分割工艺之后，可获得图1K中所示出的单体化半导体器件SM1。
如图1K中所示出，在第二分割工艺之后，绝缘密封体114形成为部分地覆盖中介层结构100(内连线结构)的侧壁，而保护层116部分地覆盖中介层结构100的其余侧壁。在一些实施例中，保护层116或聚合物层/介电材料层116A形成有中心部分116A-1和连接到中心部分116A-1的侧面部分116A-2。在一些实施例中，中心部分116A-1形成为覆盖且实体地接触中介层结构100(内连线结构)的第二表面102b(顶部表面)。在某些实施例中，侧面部分116A-2环绕中心部分116A-1且从中心部分116A-1突出。此外，保护层116的侧面部分116A-2覆盖且实体地接触核心衬底102的斜面部分BVP。
如图1K中所进一步示出，在单体化半导体器件SM1中，绝缘密封体114的第一部分114-1环绕半导体管芯21、半导体管芯22，且第二突出部分114-2环绕第一部分114-1且部分地环绕中介层结构100(内连线结构)。在一些实施例中，绝缘密封体114的第一部分114-1具有与中介层结构100(内连线结构)的核心衬底102接触的平面顶部表面114-1S，而绝缘密封体114的第二突出部分114-2具有与保护层116的侧面部分116A-2接触的斜面顶部表面114-2S。此外，保护层116的侧面部分116A-2的侧表面与绝缘密封体114的第二突出部分114-2的侧表面对准。至此，完成根据一些示例性实施例的半导体器件SM1。
图2A到图2C为根据本公开的一些其它示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。图2A到图2C中所示出的方法类似于图1A到图1K中所示出的方法。因此，相同附图标号将用以指代相同或相似部件，且将不在本文中重复其详细描述。方法之间的不同在于保护层(保护层116/保护层117)的设计。
如图1H中所示出，保护层116绘示为包含聚合物层/介电材料层116A的一个层和导电图案116B的一个层。然而，本公开不限于此，且聚合物层/介电材料层116A和导电图案116B的数目可基于产品需求来调整。
举例来说，如图2A中所示出，在形成图1F中所绘示的第二沟槽TR2的步骤之后，具有交替地堆叠的多个聚合物层/介电材料层117A和导电图案117B的多个层的保护层117形成于中介层结构100上方。在一些实施例中，聚合物层/介电材料层117A形成为填充到第二沟槽TR2中。在一些实施例中，导电图案117B可包括衬垫、通孔和/或迹线以内连中介层结构100的贯穿孔104。在某些实施例中，保护层117为电连接半导体管芯21、半导体管芯22以及贯穿孔104与一个或多个外部器件的重布线层。聚合物层/介电材料层117A和导电图案117B的材料类似于上述聚合物层/介电材料层116A和导电图案116B。因此，本文中省略其细节。
参考图2B，在形成保护层117之后，可进行图1H到图1J中所描述的相同步骤。举例来说，多个电连接件118安置在导电图案117B上，且通过导电图案117B电耦合到贯穿孔104。随后，可剥离载体CR，且整个结构附接到由框架FR支撑的带TP(例如分割带)。随后，进行分割工艺(第二分割工艺)以切穿分割区DR中的保护层117和绝缘密封体114。举例来说，分割工艺可切穿多个聚合物层/介电材料层117A。在分割工艺之后，可获得图2C中所示出的单体化半导体器件SM2。
如图2C中所示出，在单体化半导体器件SM2中，绝缘密封体114形成为部分地覆盖中介层结构100(内连线结构)的侧壁，而保护层117(最底部聚合物层/介电材料层117A)部分地覆盖中介层结构100的其余侧壁。在一些实施例中，保护层117或最底部聚合物层/介电材料层117A形成有中心部分117A-1和连接到中心部分117A-1的侧面部分117A-2.在一些实施例中，中心部分117A-1形成为覆盖且实体地接触中介层结构100(内连线结构)的第二表面102b(顶部表面)。在某些实施例中，侧面部分117A-2环绕中心部分117A-1且从中心部分117A-1突出。此外，保护层117的侧面部分117A-2覆盖且实体地接触核心衬底102的斜面部分BVP。
类似地，如图2C中所进一步示出，绝缘密封体114的第一部分114-1环绕半导体管芯21、半导体管芯22，且第二突出部分114-2环绕第一部分114-1且部分地环绕中介层结构100(内连线结构)。在一些实施例中，绝缘密封体114的第一部分114-1具有与中介层结构100(内连线结构)的核心衬底102接触的平面顶部表面114-1S，而绝缘密封体114的第二突出部分114-2具有与保护层117的侧面部分117A-2接触的斜面顶部表面114-2S。此外，保护层117的侧面部分117A-2的侧表面与绝缘密封体114的第二突出部分114-2的侧表面对准。至此，完成根据一些示例性实施例的半导体器件SM2。
图3A到图3D为根据本公开的一些其它示例性实施例的制造半导体器件的方法中的各种阶段的示意性截面视图。图3A到图3D中所示出的方法类似于图1A到图1K中所示出的方法。因此，相同附图标号将用以指代相同或相似部件，且将不在本文中重复其详细描述。方法之间的不同在于中介层结构100的设计。
在图1G中所示出的实施例中，第二沟槽TR2通过去除核心衬底102的拐角形成，使得核心衬底102包含斜面部分BVP。然而，本公开不限于此。在图3A中所绘示的替代性实施例中，第二沟槽TR2通过第一分割工艺经由去除核心衬底102的部分来形成，使得中介层结构100包含从核心衬底102突出的斜面部分BVP。此外，在示例性实施例中，除具有第一部分114-1和第二突出部分114-2以外，绝缘密封体114可进一步包含在分割区DR内定位于第一部分114-1与第二部分114-2之间的第三突出部分114-3。在一些实施例中，第二沟槽TR2通过部分地去除分割区DR中的第二突出部分114-2，同时保留第一部分114-1和第三突出部分114-3来形成。
参考图3A，在第一分割工艺之后，绝缘密封体114的第一部分114-1具有与中介层结构100的第一表面102a(或背侧表面)接触的平面顶部表面114-1S。第二突出部分114-2具有与斜面部分BVP的表面对准的斜面顶部表面114-2S。另外，第三突出部分114-3使第一部分114-1结合到第二突出部分114-2，且具有与中介层结构100的突出斜面部分BVP的表面接触的平面顶部表面114-3S。
参考图3B，在形成第二沟槽TR2之后，可进行图1G到图1J中所描述的相同步骤。举例来说，包含聚合物层或介电材料层116A以及嵌入于聚合物层或介电材料层116A中的导电图案116B的保护层116可形成于中介层结构100上方。随后，多个电连接件118安置在导电图案116B上，且通过导电图案116B电耦合到贯穿孔104。
参考图3C，在下一步骤中，可剥离载体CR，且整个结构附接到由框架FR支撑的带TP(例如分割带)。随后，进行分割工艺(第二分割工艺)以切穿分割区DR中的保护层116和绝缘密封体114。举例来说，分割工艺可切穿保护层116的聚合物层/介电材料层116A，且切穿绝缘密封体114的第二突出部分114-2。在分割工艺之后，可获得图3D中所示出的单体化半导体器件SM3。
如图3D中所示出，在单体化半导体器件SM3中，绝缘密封体114(第三突出部分114-3)形成为部分地覆盖中介层结构100(内连线结构)的侧壁，而保护层116覆盖中介层结构100的其余侧壁(斜面部分BVP的侧壁)。在一些实施例中，保护层116形成有中心部分116A-1和连接到中心部分116A-1的侧面部分116A-2。在一些实施例中，中心部分116A-1形成为覆盖且实体地接触中介层结构100(内连线结构)的第二表面102b(顶部表面)。在某些实施例中，侧面部分116A-2环绕中心部分116A-1且从中心部分116A-1突出。此外，保护层116的侧面部分116A-2覆盖且实体地接触中介层结构100的突出斜面部分BVP。
类似地，如图3D中所进一步示出，绝缘密封体114的第一部分114-1环绕半导体管芯21、半导体管芯22，且第二突出部分114-2环绕第一部分114-1且部分地环绕中介层结构100(内连线结构)。此外，第三突出部分114-3定位于第一部分114-1与第二突出部分114-2之间，从而部分地环绕中介层结构100，且使第一部分114-1结合到第二突出部分114-2。在一些实施例中，绝缘密封体114的第一部分114-1具有与中介层结构100(内连线结构)的核心衬底102接触的平面顶部表面114-1S，而绝缘密封体114的第二突出部分114-2具有与保护层116的侧面部分116A-2接触的斜面顶部表面114-2S。在一些实施例中，保护层116的侧面部分116A-2的侧表面与绝缘密封体114的第二突出部分114-2的侧表面对准。此外，第三突出部分114-3具有与突出斜面部分BVP的表面接触的平面顶部表面114-3S。平面顶部表面114-3S与平面顶部表面114-1S具有阶梯高度差，且平面顶部表面114-3S结合到斜面顶部表面114-2S。至此，完成根据一些示例性实施例的半导体器件SM3。
图4A和图4B为根据本公开的一些示例性实施例的制造封装结构的方法中的各种阶段的示意性截面视图。如图4A中所示出，在示例性实施例中，将在图1K中所获得的半导体器件SM1通过电连接件118安装或附接到电路衬底300上。在一些实施例中，电路衬底300包含接触衬垫310、接触衬垫320、金属化层330以及通孔(未绘示)。在一些实施例中，接触衬垫310和接触衬垫320分别分布在电路衬底300的两个相对侧上，且暴露以供与稍后形成的元件/特征电连接。在一些实施例中，金属化层330和通孔嵌入于电路衬底300中且一起为电路衬底300提供布线功能，其中金属化层330和通孔电连接到接触衬垫310和接触衬垫320。换句话说，接触衬垫310中的至少一些通过金属化层330和通孔电连接到接触衬垫320中的一些。在一些实施例中，接触衬垫310和接触衬垫320可包含金属衬垫或金属合金衬垫。在一些实施例中，金属化层330和通孔的材料可大体上相同或类似于接触衬垫310和接触衬垫320的材料。
在示例性实施例中，如图4A中所示出，半导体器件SM1通过实体地连接电连接件118和接触衬垫310来接合到电路衬底300以形成堆叠结构，其中半导体器件SM1实体地连接且电连接到电路衬底300。在一些实施例中，电路衬底300为例如有机柔性衬底或印刷电路板。在这种实施例中，电连接件118为例如芯片连接件。在一些实施例中，多个导电球340分别形成于衬底300上。举例来说，如图4A中所示出，导电球340连接到电路衬底300的接触衬垫320。换句话说，导电球340通过接触衬垫320电连接到电路衬底300。通过接触衬垫310和接触衬垫320，导电球340中的一些电连接到半导体器件SM1(例如包含于所述半导体器件SM1中的半导体管芯21和半导体管芯22)。在一些实施例中，导电球340为例如焊料球或BGA球。在一些实施例中，半导体器件SM1通过经由衬底上晶片上芯片(chip on wafer onsubstrate；CoWoS)封装工艺实体地连接电连接件118和电路衬底300的接触衬垫310来接合到电路衬底300。此外，如图4A中所示出，一个或多个无源组件350(或集成无源器件)可安装于电路衬底300上。举例来说，无源组件350可通过焊接工艺安装于电路衬底300的接触衬垫310上。本公开不限于此。
参考图4B，在下一步骤中，形成底部填充物结构410以填满电路衬底300与半导体器件SM1之间的空间。在一些实施例中，底部填充物结构410填满相邻电连接件118之间的空间且覆盖电连接件118。在一些实施例中，底部填充物结构410覆盖保护层116且与保护层116实体接触。在一些实施例中，底部填充物结构410进一步覆盖且实体地接触绝缘密封体114的侧壁。此外，底部填充物结构410与中介层结构100实体地分开。换句话说，中介层结构100(或内连线结构)通过保护层116和绝缘密封体114隔离于半导体器件SM1中，且不在半导体器件SM1的外表面处显露。此外，无源组件350通过底部填充物结构410暴露，且与底部填充物结构410保持一间隔距离。换句话说，底部填充物结构410并不覆盖无源组件350。至此，完成根据本公开的一些实施例的封装结构PK1。
在示例性实施例中，由于封装结构PK1包含环绕且隔离中介层结构100(或内连线结构)的绝缘密封体114和保护层116，故可保护中介层结构100不受外部组件影响。举例来说，当中介层结构100为硅中介层(热膨胀系数(CTE)为～2.5ppm/℃)时，且当底部填充物结构410为热固性环氧树脂材料(CTE为20ppm/℃到65ppm/℃)时，如果使中介层结构100与底部填充物结构410彼此接触，那么可能由于所使用材料的CTE失配而观察到底部填充物结构410上的分层问题和裂纹。另一方面，在一些实施例中，当中介层结构100至少由保护层116(例如具有20ppm/℃到100ppm/℃的CTE的聚酰亚胺)保护时，由于底部填充物结构410与具有类似CTE的保护层116接触，所以可解决因CTE失配而引起的底部填充物结构410上的分层问题和裂纹。
图5为根据本公开的一些其它示例性实施例的封装结构的示意性截面视图。图5中所示出的封装结构PK2类似于图4B中所示出的封装结构PK1。因此，相同附图标号用以指代相同或相似部件，且将不在本文中重复其详细描述。该些封装结构之间的不同之处为在图5中，使用半导体器件SM2代替半导体器件SM1。
如图5中所示出，将在图2C中所获得的半导体器件SM2通过电连接件118安装或附接到电路衬底300上。随后，底部填充物结构410形成为填满电路衬底300与半导体器件SM2之间的空间。在一些实施例中，底部填充物结构410覆盖保护层117且与保护层117实体接触。举例来说，底部填充物结构410覆盖且接触多个聚合物层/介电材料层117A的侧壁。在一些实施例中，底部填充物结构410进一步覆盖且实体地接触绝缘密封体114的侧壁。以类似方式，底部填充物结构410与中介层结构100实体地分开。换句话说，中介层结构100(或内连线结构)通过保护层117和绝缘密封体114隔离于半导体器件SM2中，且不在半导体器件SM2的外表面处显露。至此，完成根据本公开的一些实施例的封装结构PK2。
在上述实施例中，由于封装结构包含具有环绕和覆盖中介层结构(内连线结构)的侧壁的绝缘密封体和保护层的半导体器件，所以可实现受保护的中介层结构。因此，中介层结构可与用于后续步骤中的底部填充物结构隔离(或实体地分开)。因此，可解决因用于内连线结构和底部填充物结构的材料的热膨胀系数(CTE)中的失配而引起的底部填充物结构上的分层问题和裂纹。总体上，可获得具有更好可靠性的封装结构。
根据本公开的一些实施例，一种封装结构包含电路衬底和半导体器件。所述半导体器件安置在所述电路衬底上且电连接到所述电路衬底。所述半导体器件包含内连线结构、半导体管芯、绝缘密封体、保护层以及多个电连接件。所述内连线结构具有第一表面和与所述第一表面相对的第二表面。所述半导体管芯安置在所述第一表面上且电连接到所述内连线结构。所述绝缘密封体安置在所述内连线结构的所述第一表面上且密封所述半导体管芯，其中所述绝缘密封体部分地覆盖所述内连线结构的侧壁。所述保护层安置在所述内连线结构的所述第二表面上且部分地覆盖所述内连线结构的所述侧壁，其中所述保护层与所述绝缘密封体接触。所述电连接件安置在所述保护层上，其中所述内连线结构通过所述多个电连接件电连接到所述电路衬底。
在一些实施例中，所述绝缘密封体的所述第一部分具有与所述内连线结构接触的平面顶部表面，且所述绝缘密封体的所述第二突出部分具有与所述保护层接触的斜面顶部表面。在一些实施例中，所述保护层包含介电材料层和嵌入于所述介电材料层内的导电图案，且所述导电图案电连接到所述内连线结构和所述多个电连接件。
根据本公开的一些其它实施例，一种封装结构包含电路衬底、中介层结构、至少一个半导体管芯、绝缘密封体以及聚合物层。所述中介层结构安置在所述电路衬底上，其中所述中介层结构包含核心衬底和形成于所述核心衬底中的多个贯穿孔。所述半导体管芯安置在所述中介层结构的背侧表面上，其中所述至少一个半导体管芯电连接到所述多个贯穿孔。所述绝缘密封体安置在所述中介层结构的所述背侧表面上且覆盖所述半导体管芯。所述聚合物层安置在所述中介层结构的顶部表面上，其中所述聚合物层包括中心部分和连接到所述中心部分的侧面部分，所述中心部分覆盖所述中介层结构的所述顶部表面且与所述中介层结构的所述顶部表面接触，所述侧面部分从所述中心部分突出且环绕所述中介层结构。
在一些实施例中，所述绝缘密封体的所述第一部分具有与所述中介层结构的所述背侧表面接触的平面顶部表面，且所述绝缘密封体的所述第二突出部分具有与所述聚合物层的所述侧面部分接触的斜面顶部表面。在一些实施例中，所述的封装结构，进一步包括：多个导电凸块，使所述至少一个半导体管芯电连接到所述中介层结构；以及底部填充物结构，定位于所述至少一个半导体管芯与所述中介层结构之间，且覆盖所述多个导电凸块，其中所述绝缘密封体密封所述底部填充物结构和所述多个导电凸块。在一些实施例中，所述的封装结构，进一步包括：多个电连接件，使所述中介层结构电连接到所述电路衬底；以及底部填充物结构，定位于所述聚合物层与所述电路衬底之间，且覆盖所述多个电连接件，其中所述底部填充物结构与所述中介层结构实体地分开。
根据本公开的又一实施例，描述一种制造封装结构的方法。所述方法包含通过所述以下步骤形成半导体器件。设置具有器件区和环绕所述器件区的分割区的内连线结构。在所述器件区内的所述内连线结构的第一表面上安置半导体管芯，其中所述半导体管芯电连接到所述内连线结构。在所述分割区内的所述内连线结构的所述第一表面上形成第一沟槽，其中所述第一沟槽环绕所述半导体管芯。在所述内连线结构的所述第一表面上的所述器件区和所述分割区上方形成绝缘密封体，其中所述绝缘密封体密封所述半导体管芯且填充到所述第一沟槽中。通过去除所述内连线结构的部分和所述绝缘密封体的部分来进行第一分割工艺，以在所述分割区中的所述内连线结构的第二表面上形成第二沟槽，所述第二表面与所述第一表面相对。在所述内连线结构的所述第二表面上的所述器件区和所述分割区上方形成保护层，其中所述保护层填充到所述第二沟槽中且与所述绝缘密封体接触。在所述保护层上形成多个电连接件，其中所述多个电连接件电连接到所述内连线结构。通过切穿所述保护层和所述绝缘密封体来进行第二分割工艺，其中在所述第二分割工艺之后，所述绝缘密封体部分地覆盖所述内连线结构的侧壁且所述保护层部分地覆盖所述内连线结构的所述侧壁。在所述电路衬底上安置所述半导体器件，其中所述半导体器件通过所述多个电连接件电连接到所述电路衬底。
在一些实施例中，是进行所述第一分割工艺以去除所述内连线结构的部分，使得所述内连线结构包含斜面部分，且所述保护层填充到所述第二沟槽中且覆盖所述内连线结构的所述斜面部分。在一些实施例中，所述绝缘密封体形成有环绕所述半导体管芯的第一部分，以及环绕所述第一部分且部分地环绕所述内连线结构的第二突出部分。在一些实施例中，是进行所述第一分割工艺以去除所述绝缘密封体的部分，使得所述第二突出部分具有斜面顶部表面，且所述保护层填充到所述第二沟槽中且覆盖所述斜面顶部表面。在一些实施例中，所述的制造封装结构的方法，进一步包括：形成覆盖所述多个电连接件的底部填充物结构，其中所述底部填充物结构与所述绝缘密封体和所述保护层接触。在一些实施例中，所述保护层形成有中心部分和连接到所述中心部分的侧面部分，所述中心部分形成为覆盖和接触所述内连线结构的所述第二表面，所述侧面部分从所述中心部分突出且形成为填充在所述第二沟槽中。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可容易地将本公开用作设计或修改用于实行本文中所引入的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中作出各种改变、替代以及更改。

Claims (10)

1.一种封装结构，包括：
电路衬底；
半导体器件，安置在所述电路衬底上且电连接到所述电路衬底，其中所述半导体器件包括：
内连线结构,具有第一表面和与所述第一表面相对的第二表面；
半导体管芯，安置在所述第一表面上且电连接到所述内连线结构；
绝缘密封体，安置在所述内连线结构的所述第一表面上且密封所述半导体管芯，其中所述绝缘密封体部分地覆盖所述内连线结构的侧壁；
保护层，安置在所述内连线结构的所述第二表面上且部分地覆盖所述内连线结构的所述侧壁，其中所述保护层与所述绝缘密封体接触；以及
多个电连接件，安置在所述保护层上，其中所述内线连结构通过所述多个电连接件电连接到所述电路衬底。
2.根据权利要求1所述的封装结构，进一步包括安置在所述电路衬底与所述半导体器件之间的底部填充物结构，其中所述底部填充物结构覆盖所述多个电连接件且与所述绝缘密封体和所述保护层接触。
3.根据权利要求2所述的封装结构，其中所述内连线结构与所述底部填充物结构实体地分开。
4.根据权利要求1所述的封装结构，其中所述内连线结构包括斜面部分，且所述保护层覆盖所述斜面部分。
5.根据权利要求1所述的封装结构，其中所述绝缘密封体包括环绕所述半导体管芯的第一部分，以及环绕所述第一部分且部分地环绕所述内连线结构的第二突出部分。
6.一种封装结构，包括：
电路衬底；
中介层结构，安置在所述电路衬底上，其中所述中介层结构包含核心衬底和形成于所述核心衬底中的多个贯穿孔；
至少一个半导体管芯，安置在所述中介层结构的背侧表面上，其中所述至少一个半导体管芯电连接到所述多个贯穿孔；
绝缘密封体，安置在所述中介层结构的所述背侧表面上且环绕所述至少一个半导体管芯；
聚合物层，安置在所述中介层结构的顶部表面上，其中所述聚合物层包括中心部分和连接到所述中心部分的侧面部分，所述中心部分覆盖所述中介层结构的所述顶部表面且与所述中介层结构的所述顶部表面接触，所述侧面部分从所述中心部分突出且环绕所述中介层结构。
7.根据权利要求6所述的封装结构，其中所述中介层结构的所述核心衬底包括斜面部分，且所述聚合物层的所述侧面部分覆盖所述斜面部分。
8.根据权利要求6所述的封装结构，其中所述中介层结构进一步包括从所述核心衬底突出的斜面部分，且所述聚合物层的所述侧面部分覆盖所述斜面部分。
9.根据权利要求6所述的封装结构，其中所述绝缘密封体包括覆盖所述至少一个半导体管芯的第一部分，以及环绕所述第一部分且部分地环绕所述中介层结构的第二突出部分。
10.一种制造封装结构的方法，包括：
形成半导体器件，包括：
设置具有器件区和环绕所述器件区的分割区的内连线结构；
在所述器件区内的所述内连线结构的第一表面上安置半导体管芯，其中所述半导体管芯电连接到所述内连线结构；
在所述分割区内的所述内连线结构的所述第一表面上形成第一沟槽，其中所述第一沟槽环绕所述半导体管芯；
在所述内连线结构的所述第一表面上的所述器件区和所述分割区上方形成绝缘密封体，其中所述绝缘密封体密封所述半导体管芯且填充到所述第一沟槽中；
进行第一分割工艺来去除所述内连线结构的部分和所述绝缘密封体的部分，以在所述分割区中的所述内连线结构的第二表面上形成第二沟槽，所述第二表面与所述第一表面相对；
在所述内连线结构的所述第二表面上的所述器件区和所述分割区上方形成保护层，其中所述保护层填充到所述第二沟槽中且与所述绝缘密封体接触；
在所述保护层上形成多个电连接件，其中所述多个电连接件电连接到所述内连线结构；
进行第二分割工艺以切穿所述保护层和所述绝缘密封体，其中在所述第二分割工艺之后，所述绝缘密封体部分地覆盖所述内连线结构的侧壁且所述保护层部分地覆盖所述内连线结构的所述侧壁；以及
在电路衬底上安置所述半导体器件，其中所述半导体器件通过所述多个电连接件电连接到所述电路衬底。
CN202010994148.7A 2020-01-16 2020-09-21 封装结构和其制造方法 Pending CN113140534A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062961717P 2020-01-16 2020-01-16
US62/961,717 2020-01-16
US16/903,392 US11424219B2 (en) 2020-01-16 2020-06-17 Package structure and method of fabricating the same
US16/903,392 2020-06-17

Publications (1)

Publication Number Publication Date
CN113140534A true CN113140534A (zh) 2021-07-20

Family

ID=76809426

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010994148.7A Pending CN113140534A (zh) 2020-01-16 2020-09-21 封装结构和其制造方法

Country Status (1)

Country Link
CN (1) CN113140534A (zh)

Similar Documents

Publication Publication Date Title
US11456287B2 (en) Package structure and method of fabricating the same
US11424219B2 (en) Package structure and method of fabricating the same
US11756855B2 (en) Method of fabricating package structure
KR102415484B1 (ko) 패키지 구조체 및 그 제조 방법
US11450654B2 (en) Package structure and method of fabricating the same
US20220230969A1 (en) Package structure and method of fabricating the same
KR20210010798A (ko) 집적 회로 패키지 및 방법
US20230378019A1 (en) Package structure and method of fabricating the same
US11855060B2 (en) Package structure and method of fabricating the same
US20240006268A1 (en) Package structure and method of fabricating the same
CN110660752A (zh) 半导体装置封装体及其制造方法
CN113140534A (zh) 封装结构和其制造方法
US11823887B2 (en) Package structure and method of fabricating the same
US20220359476A1 (en) Package structure and method of fabricating the same
US20230387063A1 (en) Integrated circuit package and method of forming same
CN114284250A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination