CN114284250A - 半导体封装 - Google Patents

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CN114284250A
CN114284250A CN202110285570.XA CN202110285570A CN114284250A CN 114284250 A CN114284250 A CN 114284250A CN 202110285570 A CN202110285570 A CN 202110285570A CN 114284250 A CN114284250 A CN 114284250A
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CN
China
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die
buffer layer
sidewall
package
layer
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游明志
赖柏辰
叶书伸
林柏尧
郑心圃
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例的一种半导体封装包括重布线结构、第一管芯、第二管芯以及缓冲层。第二管芯设置在第一管芯与重布线结构之间，并且第二管芯电连接到第一管芯且接合到重布线结构。缓冲层设置在第二管芯的第一侧壁上，其中缓冲层的第二侧壁与第一管芯的第三侧壁实质上齐平。

Description

半导体封装
技术领域
本发明实施例涉及一种半导体封装。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高是源自最小特征大小(minimum feature size)的反复减小，此使得更多的较小组件能够集成到给定面积中。相比于以前的封装，这些较小的电子组件可能需要利用更少面积的更小的封装。目前，集成扇出型封装因其紧凑性而越来越受欢迎。如何确保集成扇出型封装的可靠性已成为本领域中的一项挑战。
发明内容
本发明实施例的一种半导体封装包括重布线结构、第一管芯、第二管芯以及缓冲层。所述第二管芯位于所述第一管芯与所述重布线结构之间，所述第二管芯电连接到所述第一管芯且接合到所述重布线结构。所述缓冲层设置在所述第二管芯的第一侧壁上，其中所述缓冲层的第二侧壁与所述第一管芯的第三侧壁实质上齐平。
本发明实施例的一种半导体封装包括重布线结构、第一管芯、第二管芯、缓冲层以及底部填充胶。所述第一管芯与所述第二管芯彼此上下堆叠，所述第二管芯接合到所述重布线结构。所述缓冲层设置在所述第二管芯的第一侧壁上且延伸到所述第一管芯的第二侧壁的第一部分上。所述底部填充胶与所述缓冲层及所述第一管芯的所述第二侧壁的第二部分接触。
本发明实施例的一种半导体封装包括重布线结构、第一封装、第二封装、第一缓冲层以及第二缓冲层。所述重布线结构接合到衬底。所述第一封装包括第一管芯及第二管芯，在所述第一封装与所述衬底之间接合到所述重布线结构。所述第二封装接合到所述重布线结构。所述第一缓冲层设置在所述第二管芯的侧壁上。所述第二缓冲层设置在所述第二封装的侧壁上，其中所述第一缓冲层及所述第二缓冲层设置在所述第一封装与所述第二封装之间。
附图说明
图1A到图1C是根据一些实施例的形成管芯的方法中的各个阶段的示意性剖视图。
图2A到图2E是根据一些实施例的制造半导体封装的方法中的各个阶段的示意性剖视图。
图3是根据一些实施例的半导体封装的示意性俯视图。
图4A及图4B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
图5A及图5B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
图6A及图6B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
图7A及图7B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
图8A及图8B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
图9A及图9B是根据一些实施例的半导体封装的示意性剖视图及俯视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成在第一特征之上或第一特征上可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征从而使得所述第二特征与所述第一特征可不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“顶部的(top)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
缓冲层(应力释放结构)可确保良好的结构一体性，尤其是在大型中介层封装中。通过形成邻近于封装之间的间隙的一个或多个缓冲层，可释放由于封装衬底与管芯之间的热膨胀系数(coefficient of thermal expansion，CTE)失配引起的应力。图1A到图1C是根据一些实施例的形成管芯的方法中的各个阶段的示意性剖视图。
参照图1A，提供多个管芯20。在一些实施例中，提供包括任何数目的管芯20的晶片。在一些实施例中，管芯20由管芯20之间的切割道(scribe line)区(未示出)隔开。在一些实施例中，管芯20具有相同的大小(例如，相同的高度和/或表面积)。在替代实施例中，管芯20具有不同的大小(例如，不同的高度和/或表面积)。管芯20包括衬底。衬底可为块状半导体衬底、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底、或类似衬底。衬底的半导体材料可为：硅；锗；化合物半导体，包括硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。也可使用其他衬底，例如多层式衬底或梯度衬底。衬底可为掺杂的或未掺杂的。衬底可包括可用于为管芯20产生期望的结构及功能设计的各种各样的有源器件(未示出)及无源器件(未示出)(例如电容器、电阻器、电感器、及类似物)。可使用任何合适的方法在衬底的有效表面内或者衬底的有效表面上形成有源器件及无源器件。在管芯20是功能管芯的实施例中，管芯20包括有源器件。在管芯20是中介层的实施例中，管芯20包括无源器件或者可省略器件，使得管芯20不具有有源器件。管芯20还可包括内连结构(未示出)及电连接到内连结构的接合焊垫(未示出)。内连结构可包括形成在有效表面上的一个或多个介电层及相应的导电图案。介电层中的导电图案可例如使用通孔和/或导线在器件之间对电信号进行路由，且还可包含各种电气器件，例如电容器、电阻器、电感器、或类似物。可将各种器件与导电图案内连以实行一个或多个功能。所述功能包括存储器结构、处理结构、传感器、放大器、功率分配(power distribution)、输入/输出电路系统、或类似物。
在一些实施例中，管芯20还包括多个电连接件(未示出)，所述多个电连接件形成且电连接到接合焊垫，以提供通往电路系统及器件的外部电连接。在一些实施例中，当将管芯20接合到其他结构时，利用电连接件。在一些实施例中，电连接件是焊料球和/或凸块，例如无电镀镍浸金(electroless nickel immersion Gold，ENIG)、无电镀镍钯浸金(electroless nickel electroless palladium immersion gold，ENEPIG)技术形成的凸块、或类似物。在此种实施例中，凸块电连接件包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合。在实施例中，通过以合适的方法(例如蒸镀、电镀、印刷、焊料转移、植球、或类似方法)形成焊料的层来形成电连接件。一旦已在结构上形成焊料的层，便可实行回流(reflow)，以将材料成形为期望的凸块形状。
在替代实施例中，电连接件包括导电柱，导电柱之上具有导电顶盖层(导电顶盖层可为焊料顶盖)。包括导电柱及导电顶盖层的电连接件有时被称为微凸块(micro-bumps)。在一些实施例中，导电柱包含导电材料(例如铜、铝、金、镍、钯、类似物、或其组合)且通过溅镀、印刷、电镀、无电镀覆、化学气相沉积(chemical vapor deposition，CVD)、或类似方法形成。导电柱可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，导电顶盖层形成在导电柱的顶部上。导电顶盖层可包含镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似物、或其组合，且可通过镀覆工艺形成。所属领域中的普通技术人员将理解，以上实例是出于例示目的而提供。对于给定的应用，可适当地使用其他电路系统。
所述管芯20可为集成器件，例如内部包括两个或更多个芯片的系统芯片(systemon a chip，SoC)结构。管芯20可具有单一功能(例如，逻辑器件、存储器管芯等)，或者可具有多个功能(例如，SoC、专用集成电路(application-specific integrated circuit，ASIC)等)。管芯20可为逻辑管芯(例如，中央处理器、图形处理单元、系统芯片、现场可编程门阵列(field-programmable gate array，FPGA)、微控制器、或类似物)、存储器管芯(例如，动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯、或类似物)、功率管理管芯(例如，功率管理集成电路(power management integrated circuit，PMIC)管芯)、射频(radio frequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)、类似物、或其组合。
然后，将多个管芯30分别堆叠在管芯20上且接合到管芯20。管芯30具有小于管芯20的大小。在一些实施例中，管芯30具有相同的大小(例如，相同的高度和/或表面积)，且在其他实施例中，管芯30具有不同的大小(例如，不同的高度和/或表面积)。在一些实施例中，管芯30包括衬底32及位于衬底32的相对侧处的多个电连接件34、36。管芯30还可包括内连结构(未示出)及电连接到内连结构的接合焊垫(未示出)。管芯30的衬底32、电连接件34、36、内连结构及接合焊垫可与管芯20的衬底、电连接件、内连结构及接合焊垫相同或相似，且因此在本文中不再赘述。在一些实施例中，管芯30通过电连接件34接合到管芯20。然而，本公开不限于此。在替代实施例中，管芯30堆叠在管芯20上且通过例如管芯贴合膜(dieattach film，DAF)等粘着剂层而粘着到管芯20。
管芯30可具有与管芯20相同或相似的功能，或者具有与管芯20不同的功能。所述管芯30可为集成器件，例如内部包括两个或更多个芯片的SoC结构。管芯30可具有单一功能(例如，逻辑器件、存储器管芯等)，或者可具有多个功能(例如，SoC、ASIC等)。管芯30可为逻辑管芯(例如，中央处理器、图形处理单元、系统芯片、FPGA、微控制器、或类似物)、存储器管芯(例如，DRAM管芯、SRAM管芯、或类似物)、功率管理管芯(例如，PMIC管芯)、RF管芯、传感器管芯、MEMS管芯、信号处理管芯(例如，DSP管芯)、前端管芯(例如，AFE管芯)、类似物、或其组合。在实施例中，管芯20及管芯30二者是SoC。在另一实施例中，管芯20是没有有源器件的衬底(例如硅衬底)，且管芯30是SoC。
参照图1B，在管芯20之上在管芯30之间形成缓冲材料40。在一些实施例中，通过以下方法形成缓冲材料40：填满管芯30之间的间隙且覆盖管芯30的表面30a；并且然后进行平坦化，直到暴露出管芯30的表面30a。在此种实施例中，缓冲材料40的表面40a与管芯30的表面30a实质上共面。缓冲材料40可比管芯20的衬底和/或管芯30的衬底32软。举例来说，缓冲材料40的杨氏模量(Young’s modulus)小于管芯20的衬底的杨氏模量和/或管芯30的衬底32的杨氏模量。举例来说，缓冲材料40的杨氏模量小于硅的杨氏模量(即，140GPa)。在一些实施例中，缓冲材料40的杨氏模量处于200MPa到100GPa的范围内。缓冲材料40的热膨胀系数(CTE)可处于0ppm/℃到100ppm/℃的范围内，且管芯20、30的CTE可为约3ppm/℃。缓冲材料40可包括聚合物，例如模制化合物、底部填充胶、或其他环氧系材料、氧化硅、焊料材料、或类似物。
参照图1C，将图1B所示结构单体化成单独的封装10。单体化工艺可包括锯切、划切、或类似工艺。在一些实施例中，在单体化工艺期间，沿着管芯20之间的切割道区对缓冲材料40及晶片进行剖切，以形成多个封装10。在一些实施例中，封装10包括管芯20、堆叠在管芯20上的管芯30、以及在管芯20之上位于管芯30旁边的缓冲层42。缓冲层42是通过对缓冲材料40进行剖切而形成，且缓冲层42至少设置在管芯30的一侧处。在一些实施例中，缓冲层42可设置在管芯30的相对侧壁30s1、30s2处。举例来说，如图3中所示，缓冲层42具有完全环绕管芯30的所有侧壁的环形图案。换句话说，缓冲层42可设置在管芯30的四个侧处。在替代实施例中，缓冲层42设置在管芯30的一个侧、两个侧、三个侧或四个侧处。另外，缓冲层42可设置在所述侧的一部分处。在一些实施例中，缓冲层42的相对侧壁42s1、42s2与管芯20的相对侧壁20s1、20s2实质上齐平。在一些实施例中，缓冲层42的表面42a与管芯30的表面30a实质上共面。缓冲层42具有宽度W及高度H。宽度W可处于20μm到5mm的范围内。高度H可处于10μm到200μm的范围内。在一些实施例中，位于管芯30上的缓冲层42的宽度W实质上相同。也就是说，位于管芯30的不同部分上的缓冲层42的宽度W可实质上相同。然而，本公开不限于此。在实施例(未示出)中，位于管芯30的不同侧壁上的缓冲层42的宽度W不同。举例来说，位于管芯30的侧壁30s1上的缓冲层42的宽度W与位于管芯30的侧壁30s2上的缓冲层42的宽度W不同。在实施例(未示出)中，位于管芯30的同一侧壁上的缓冲层42的宽度W不同。也就是说，缓冲层42可具有不规则的侧壁42s1、42s2。在一些实施例中，位于管芯30的不同侧壁上的缓冲层42的高度H实质上相同。缓冲层42的高度H可与管芯30的高度实质上相同。在替代实施例中，位于管芯30的不同部分上的缓冲层42的高度H不同。缓冲层42可与管芯20及管芯30直接接触。在替代实施例中，如果将缓冲层42的一部分填满到管芯20与管芯30之间的间隙(如果存在的话)中，则缓冲层42局部地设置在管芯20与管芯30之间。另外，缓冲层42可在间隙处与例如电连接件(例如，电连接件34)等组件直接接触和/或环绕例如电连接件(例如，电连接件34)等组件。在一些实施例中，缓冲层42也被称为应力释放层、应力缓冲层、侧层、或应力阻挡层。
图2A到图2E是根据一些实施例的制造半导体封装的方法的各个阶段的示意性剖视图。图3是根据一些实施例的半导体封装的示意性俯视图。为了例示的简洁及清晰，在图3所示俯视图中仅示出几个元件。参照图2A，提供上面具有剥离层104的载体102。在一些实施例中，剥离层104形成在载体102的顶表面上。举例来说，载体102是玻璃衬底且剥离层104是形成在玻璃衬底上的光热转换(light-to-heat conversion，LTHC)释放层。然而，本公开不限于此，且其他合适的材料可适用于载体102及剥离层104。在替代实施例中，在剥离层104上涂覆缓冲层(未示出)，其中剥离层104夹置在缓冲层与载体102之间，且缓冲层的顶表面进一步提供高程度的共面性。缓冲层可为介电材料层或聚合物层，所述介电材料层或聚合物层由聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、或任何其他合适的聚合物系介电材料制成。
然后，在载体102之上形成重布线结构110。重布线结构110形成在载体102的顶表面上，且用于电连接集成电路器件(如果有的话)和/或外部器件。重布线结构110可包括一个或多个介电层112及介电层112中的相应的导电图案114。导电图案114可包括通孔和/或导线，以内连任何器件和/或外部器件。导电图案114有时被称为重布线走线。介电层112可包含氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数(low dielectric constant，low-K)介电材料，例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(boro-phosphosilicate glass，BPSG)、氟化物硅酸盐玻璃(fluoride silicate glass，FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合、或类似物。可通过例如以下所属领域中已知的任何合适的方法来沉积介电层112：旋涂、CVD、等离子体增强型CVD(plasmaenhanced CVD，PECVD)、高密度等离子体-CVD(high density plasma-CVD，HDP-CVD)、或类似方法。在一些实施例中，如果介电层112包含有机材料，则重布线结构110也被称为中介层(例如有机中介层)。可使用光刻技术在介电层112上沉积光刻胶材料且将光刻胶材料图案化以暴露出介电层112的将变成用以填充导电图案114的开口且接着在介电层112的所述开口中形成导电图案114。可使用蚀刻工艺(例如各向异性干式蚀刻工艺)在介电层112中产生凹槽和/或开口。可利用扩散阻挡层对凹槽和/或开口进行衬垫且利用导电材料填充凹槽和/或开口。扩散阻挡层可包括通过原子层沉积(atomic layer deposition，ALD)、或类似方法沉积的TaN、Ta、TiN、Ti、CoW、或类似物的一个或多个层，且导电材料可包含通过CVD、物理气相沉积(physical vapor deposition，PVD)、镀覆工艺、或类似方法沉积的铜、铝、钨、银、及其组合、或类似物。可例如使用化学机械平坦化(chemical-mechanicalplanarization，CMP)来移除介电层112上的任何过量的扩散阻挡层和/或导电材料。
在一些实施例中，最顶部导电图案114是导电焊垫，例如凸块下金属(under bumpmetallurgy，UBM)。导电焊垫可形成在重布线结构110的最顶部介电层112的开口中，且导电焊垫可延伸穿过重布线结构110的介电层112的开口且延伸跨越重布线结构110的顶表面。在一些实施例中，至少在重布线结构110的最顶部介电层112中的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，晶种层可为单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于钛层之上的铜层。可使用例如PVD或类似方法形成晶种层。然后可在晶种层上形成光刻胶且将光刻胶图案化。可通过旋转涂布或类似方法形成光刻胶，且可将光刻胶曝光用于图案化。光刻胶的图案对应于导电焊垫。在图案化工艺期间，在光刻胶中形成开口以暴露出晶种层。在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似方法)形成导电材料。导电材料可包括金属，如铜、钛、钨、铝、或类似物。然后，移除光刻胶以及其上未形成导电材料的部分晶种层。可通过例如使用氧等离子体、或类似物进行的可接受的灰化或剥除工艺来移除光刻胶。一旦光刻胶被移除，便例如使用可接受的蚀刻工艺(例如通过湿式蚀刻或干式蚀刻)来移除晶种层的被暴露出的部分。晶种层的剩余部分及导电材料形成导电焊垫。
然后，在最顶部导电图案114上在重布线结构110的顶表面处形成电连接件120。在一些实施例中，电连接件120包括导电柱，导电柱之上具有导电顶盖层(导电顶盖层可为焊料顶盖)。包括导电柱及导电顶盖层的电连接件120有时被称为微凸块。在一些实施例中，导电柱包含导电材料(例如铜、铝、金、镍、钯、类似物、或其组合)且通过溅镀、印刷、电镀、无电镀覆、CVD、或类似方法形成。导电柱可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，导电顶盖层形成在导电柱的顶部上。导电顶盖层可包含镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似物、或其组合，且可通过镀覆工艺形成。
在替代实施例中，电连接件120不包括金属柱，而是焊料球和/或凸块，例如无电镀镍浸金(ENIG)、无电镀镍钯浸金(ENEPIG)技术形成的凸块、或类似物。在此种实施例中，凸块电连接件120包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合。在实施例中，通过以合适的方法(例如蒸镀、电镀、印刷、焊料转移、植球、或类似方法)最初形成焊料的层来形成电连接件120。一旦已在结构上形成焊料的层，便可实行回流，以将材料成形为期望的凸块形状。
参照图2B，将图1C所示多个封装10接合到重布线结构110。在一些实施例中，使用拾取及放置工具将封装10放置在重布线结构110上。可通过电连接件36将封装10接合到重布线结构110。举例来说，电连接件36与电连接件120在重布线结构110与封装10之间形成接头，且因此将重布线结构110电连接到封装10。将封装10邻近彼此设置，且在封装10之间形成间隙G。在一些实施例中，封装10在其侧壁处分别具有缓冲层42。在一些实施例中，封装10的缓冲层42的部分面对彼此。举例来说，缓冲层42的位于一个封装10中的管芯30的侧壁30s1上的部分面对缓冲层42的位于邻近的封装10中的管芯30的侧壁30s1上的部分。在一些实施例中，缓冲层42被设置成与封装10之间的间隙G邻近。换句话说，间隙G可设置在邻近的封装10的缓冲层42之间。在一些实施例中，间隙G也被称为管芯到管芯间隙。
然后，可在封装10与重布线结构110之间形成底部填充胶130。在一些实施例中，底部填充胶130环绕封装10与重布线结构110之间的电连接件120。可在将封装10贴合到重布线结构110之后通过毛细流动工艺(capillary flow process)形成底部填充胶130。在一些实施例中，底部填充胶130的材料与缓冲层42的材料不同。在一些实施例中，在底部填充胶130与缓冲层42之间形成界面。在一些实施例中，封装10之间的底部填充胶130的顶表面与封装10的顶表面实质上齐平。也就是说，例如，底部填充胶130填满封装10之间的间隙G。底部填充胶130可设置在缓冲层42之间且与缓冲层42直接接触。在一些实施例中，底部填充胶130设置在缓冲层42的侧壁42s1、42s2及表面42a处。底部填充胶130可环绕缓冲层42及管芯20。然而，本公开不限于此。在替代实施例(未示出)中，封装10之间的底部填充胶130的顶表面低于封装10的顶表面。在实施例(未示出)中，封装10之间的底部填充胶130的顶表面低于缓冲层42的顶表面(即，与表面42a相对的表面)。在此种实施例中，仅一部分(例如，下部部分)的缓冲层42的侧壁42s1与底部填充胶130直接接触。相似地，缓冲层42的侧壁42s2可局部地与底部填充胶130直接接触。
在形成底部填充胶130之后，在重布线结构110、封装10及底部填充胶130之上形成包封体140。包封体140可为模制化合物、环氧树脂、或类似物，且可通过压缩模制、移转模制、或类似方法施加。可在重布线结构110之上形成包封体140，使得封装10被包埋或覆盖。然后将包封体140固化。在一些实施例中，包封体140的材料与缓冲层42的材料不同。在替代实施例中，包封体140填满封装10之间的间隙G。在此种实施例中，包封体140与缓冲层42直接接触，且在缓冲层42与包封体140之间形成界面。
参照图2C，在导电图案114之上依序形成多个导电焊垫150及多个导电端子152。在一些实施例中，从重布线结构110剥离及分离载体102。在一些实施例中，剥离工艺包括将例如激光或紫外(ultraviolet，UV)光等光投射到剥离层104(例如，LTHC释放层)上，使得可容易地将载体102与剥离层104一起移除。在剥离步骤期间，在对载体102及剥离层104进行剥离之前，可使用胶带(未示出)来固定结构。在移除载体102及剥离层104之后，在导电图案114上分别形成导电焊垫150。导电焊垫150与封装10设置在重布线结构110的相对侧处。在一些实施例中，导电焊垫150及电连接件120设置在重布线结构110的相对侧处。可形成导电焊垫150以用于球安装。在一些实施例中，导电焊垫150包含铝、铜、镍、或其合金。在一些实施例中，导电焊垫150可包含UBM。
然后，可在导电焊垫150上放置导电端子152。导电端子152可为受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、例如球栅阵列(ball grid array，BGA)等焊料球、金属柱、无电镀镍钯浸金(ENEPIG)技术形成的凸块、或类似物。导电端子152包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合。在其中导电端子152是焊料凸块的实施例中，通过以各种方法(例如蒸镀、电镀、印刷、焊料转移、植球、或类似方法)最初形成焊料的层来形成导电端子152。在此种实施例中，一旦已形成焊料的层，便实行回流以将材料成形为期望的凸块形状。可在包封体140位于胶带上时实行载体102及剥离层104的移除和/或导电焊垫150及导电端子152的形成。
参照图2D，将包封体140减薄，以暴露出封装10的顶表面。可通过CMP、研磨工艺、或类似方法完成减薄。在减薄之后，可将包封体140的顶表面及封装10的顶表面整平。在一些实施例中，包封体140的顶表面与封装10的顶表面及底部填充胶130的顶表面实质上齐平。在一些实施例中，通过单体化工艺将重布线结构110及包封体140单体化(未示出)，从而形成半导体封装100。可在重布线结构110位于胶带上时实行单体化。沿着切割道区实行单体化。在一些实施例中，单体化工艺包括锯切工艺、激光工艺、或其组合。如图2D中所示，作为单体化工艺的结果，重布线结构110的侧壁与包封体140的侧壁实质上彼此齐平。半导体封装100可集成同质或异质组件。在一些实施例中，通过首先形成重布线结构(此也被称为重布线层(redistribution layer，RDL)先形成工艺)来形成半导体封装100。然而，本公开不限于此。
参照图2E，可将半导体封装100安装到衬底202上，以形成半导体封装200。半导体封装200可为扇出型封装、超大型封装和/或适用于高性能计算(high-performancecomputing，HPC)应用。然而，本公开不限于此。衬底202可为封装衬底，例如其中包括多层核心的积层衬底、包括多个层压介电膜的层压衬底、高层数(high-layer-count，HLC)衬底、印刷电路板(printed circuit board，PCB)、或类似衬底。在实施例中，衬底202包括至少12个层。在一些实施例中，衬底202的有效CTE大于14ppm/℃，此大于硅的CTE(即，3ppm/℃)。在一些实施例中，衬底202在热处理期间膨胀。
衬底202可包括一个或多个电介质或聚合物层204以及位于电介质或聚合物层204中的相应的导电图案206。导电图案206可例如使用通孔和/或导线来对电信号进行路由。导电图案206可包括位于衬底202的最外表面处的接合焊垫。衬底202还可包括电连接件(未示出)(例如焊料球)，以使得衬底202能够安装到另一器件。在一些实施例中，对导电端子152进行回流以将半导体封装100贴合到导电图案206(即，接合焊垫)，从而将半导体封装100接合到衬底202。导电端子152将衬底202电耦合和/或实体耦合到半导体封装100。在替代实施例中，在将半导体封装100安装在衬底202上之前，将无源器件(例如，表面安装器件(surface mount device，SMD)，未示出)贴合到衬底202(例如，通过接合到接合焊垫)。无源器件可与导电端子152接合到衬底202的相同表面。在一些实施例中，在将半导体封装100接合到衬底202上之后，在半导体封装100与衬底202之间形成底部填充胶210，底部填充胶210环绕导电端子152。可通过毛细流动工艺形成底部填充胶210。
在一些实施例中，在封装10之间(即，管芯30之间)形成间隙G，且邻近间隙G形成缓冲层42。举例来说，如图2E及图3中所示，缓冲层42至少设置在管芯30的邻近间隙G的侧壁30s1上。在一些实施例中，两个封装10在紧邻间隙G的侧壁30s1上具有缓冲层42。在一些实施例中，衬底202与管芯20、30之间存在CTE失配。CTE失配可能在封装10之间的间隙(即，管芯30之间的间隙)处引起应力集中，且因此底部填充胶130可能易于分离且重布线结构110可能破裂。对于在高电气性能的衬底(多层核心或多于12层数衬底)上使用大型中介层(衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)或有机中介层)的异质集成，衬底与以上器件之间的CTE失配更可能引起器件间隙处的底部填充胶分离及RDL破裂。在一些实施例中，通过邻近于封装10之间的间隙G而设置缓冲层42，可释放应力。因此，可防止底部填充胶130的分离、重布线结构110的破裂和/或类似现象。
在一些实施例中，如图3中所示，缓冲层42完全环绕管芯30。然而，本公开不限于此。在替代实施例中，如图4A及图4B中所示，缓冲层42设置在管芯30的与封装10之间的间隙G邻近的一个侧壁30s1处。在此种实施例中，缓冲层42的侧壁42s1与管芯20的侧壁20s1实质上齐平。管芯20的侧壁20s2可与管芯30的侧壁30s2实质上齐平。在替代实施例(未示出)中，管芯20的侧壁20s2相对于管芯30的侧壁30s2偏移(shift)。在实施例中，管芯20是没有有源器件的衬底(例如硅衬底)，且管芯30是SoC。在另一实施例中，管芯20及管芯30二者是SoC。在替代实施例中，如图5A及图5B所示封装10中所示，至少两个管芯30堆叠在管芯20上，且缓冲层42形成在管芯30的侧壁30s1上。换句话说，至少一个管芯30设置在管芯30(例如，最底部管芯)与管芯20(例如，最顶部管芯)之间。管芯30的大小小于管芯20的大小。在一些实施例中，缓冲层42连续地形成在管芯30的与封装10之间的间隙G邻近的侧壁30s1上。缓冲层42的侧壁42s1可与管芯20的侧壁20s1实质上齐平。在一些实施例中，管芯30具有不同的大小，且因此位于不同管芯30上的缓冲层42的宽度W1、W2、W3不同。在替代实施例(未示出)中，管芯30具有实质上相同的大小，且位于不同管芯30上的缓冲层42具有相同的宽度。在替代实施例(未示出)中，缓冲层42形成在管芯30的两个侧壁、三个侧壁或四个侧壁上，且管芯30的所述两个侧壁、所述三个侧壁或所述四个侧壁中的一者是与封装10之间的间隙G邻近的侧壁30s1。
在一些实施例中，缓冲层42的侧壁42s1与管芯20的侧壁20s1实质上齐平。然而，本公开不限于此。缓冲层42的侧壁42s1可为不规则的。在替代实施例中，如图6A及图6B中所示，缓冲层42设置在管芯20的侧壁20s1的至少一部分上。在实施例(未示出)中，缓冲层42完全覆盖管芯20的侧壁20s1。缓冲层42可设置在管芯20的两个侧壁、三个侧壁或四个侧壁处，且管芯20的所述两个侧壁、所述三个侧壁或所述四个侧壁中的一者是与封装10之间的间隙G邻近的侧壁20s1。另外，缓冲层42可设置在侧的一部分处。在替代实施例中，如图7A及图7B中所示，缓冲层42的侧壁42s1相对于管芯20的侧壁20s1向内偏移一距离。换句话说，缓冲层42的侧壁42s1可不与管芯20的侧壁20s1齐平。在替代实施例中，邻近的封装10的缓冲层42实体连接且彼此直接接触。可在形成具有管芯20及管芯30的单独堆叠之后形成缓冲层42。举例来说，在管芯20上堆叠管芯30之后，实行单体化工艺以形成没有缓冲层的多个单独堆叠。然后，在堆叠的管芯30上形成缓冲层42，以形成封装10。在一些实施例中，缓冲层42是例如环氧系坝材料(dam material)等膏、例如导热粘着剂等粘着剂或类似物。
在一些实施例中，封装10的缓冲层42具有相同的配置，然而，本公开不限于此。在替代实施例中，封装10的缓冲层42具有不同的配置。举例来说，如图8A及图8B所示封装10中所示，封装10中的一者的缓冲层42设置在管芯30的邻近间隙G的一侧处，而封装10中的另一者的缓冲层42设置在管芯30的不止一侧处。在一些实施例中，缓冲层42分别相似于图2E及图4A所示缓冲层42。然而，本公开不限于此。缓冲层42可分别选自图2E、图4A、图5A、图6A及图7A以及类似图所示缓冲层42，且彼此不同。另外，如图9A及图9B所示封装10中所示，具有缓冲层42的封装10可与没有缓冲层42的封装12集成在一起。封装12可包括半导体衬底、管芯、例如高带宽存储器(high bandwidth memory，HBM)模块等管芯堆叠或任何其他合适的封装。在一些实施例中，封装10的缓冲层42相似于图4A所示封装10的缓冲层42。然而，本公开不限于此。图9A所示缓冲层42可选自图2E、图5A、图6A及图7A以及类似图所示缓冲层42。
在一些实施例中，通过邻近于封装之间的间隙而形成缓冲层，释放由封装衬底与管芯之间的CTE失配引起的应力。因此，可防止底部填充胶的分离、RDL的破裂、和/或类似现象。因此，可提高形成的半导体封装的可靠性和/或结构完整性。
还可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。测试结构可包括例如在重布线层中或衬底上形成的测试焊垫，所述测试焊垫使得能够对3D封装或3DIC器件进行测试、对探针(probe)和/或探针卡(probe card)进行使用等。可对中间结构及最终结构实行验证测试。另外，本文中所公开的结构及方法可接合包括对已知良好管芯(known good die)的中间验证的测试方法一起使用，以提高良率(yield)并降低成本。
根据本公开的一些实施例，一种半导体封装包括重布线结构、第一管芯、第二管芯以及缓冲层。所述第二管芯位于所述第一管芯与所述重布线结构之间，所述第二管芯电连接到所述第一管芯且接合到所述重布线结构。所述缓冲层设置在所述第二管芯的第一侧壁上，其中所述缓冲层的第二侧壁与所述第一管芯的第三侧壁实质上齐平。
根据本公开的一些实施例，所述第二管芯的与所述第一侧壁相对的第四侧壁和所述第一管芯的与所述第三侧壁相对的第五侧壁实质上齐平。
根据本公开的一些实施例，所述缓冲层还设置在所述第二管芯的与所述第一侧壁相对的第四侧壁上，且所述缓冲层的与所述第二侧壁相对的第五侧壁和所述第一管芯的与所述第三侧壁相对的第六侧壁实质上齐平。
根据本公开的一些实施例，所述第二管芯包括衬底，且所述缓冲层的杨氏模量小于所述衬底的杨氏模量。
根据本公开的一些实施例，所述半导体封装还包括位于所述第一管芯与所述第二管芯之间的第三管芯，其中所述缓冲层还设置在所述第三管芯的侧壁上。
根据本公开的一些实施例，所述缓冲层的位于所述第二管芯上的一部分的宽度与所述缓冲层的位于所述第三管芯上的一部分的宽度不同。
根据本公开的一些实施例，所述缓冲层的表面与所述第二管芯的表面实质上齐平。
根据本公开的一些实施例，一种半导体封装包括重布线结构、第一管芯、第二管芯、缓冲层以及底部填充胶。所述第一管芯与所述第二管芯彼此上下堆叠，所述第二管芯接合到所述重布线结构。所述缓冲层设置在所述第二管芯的第一侧壁上且延伸到所述第一管芯的第二侧壁的第一部分上。所述底部填充胶与所述缓冲层及所述第一管芯的所述第二侧壁的第二部分接触。
根据本公开的一些实施例，所述缓冲层具有环绕所述第二管芯的环形图案。
根据本公开的一些实施例，所述缓冲层还设置在所述第二管芯的与所述第一侧壁相对的第三侧壁上。
根据本公开的一些实施例，所述第二管芯的与所述第一侧壁相对的第三侧壁和所述第一管芯的与所述第二侧壁相对的第四侧壁实质上齐平。
根据本公开的一些实施例，所述缓冲层的杨氏模量处于200Mpa到100Gpa的范围内，且所述缓冲层的热膨胀系数处于0ppm/℃到20ppm/℃的范围内。
根据本公开的一些实施例，所述半导体封装还包括第三管芯，所述第三管芯接合到所述重布线结构且局部地被所述底部填充胶包封，其中所缓冲层设置在所述第二管芯与所述第三管芯之间。
根据本公开的一些实施例，一种半导体封装包括重布线结构、第一封装、第二封装、第一缓冲层以及第二缓冲层。所述重布线结构接合到衬底。所述第一封装包括第一管芯及第二管芯，在所述第一封装与所述衬底之间接合到所述重布线结构。所述第二封装接合到所述重布线结构。所述第一缓冲层设置在所述第二管芯的侧壁上。所述第二缓冲层设置在所述第二封装的侧壁上，其中所述第一缓冲层及所述第二缓冲层设置在所述第一封装与所述第二封装之间。
根据本公开的一些实施例，所述半导体封装还包括底部填充胶，所述底部填充胶位于所述第一封装与所述重布线结构之间以及所述第一缓冲层与所述第二封装之间，其中所述底部填充胶与所述第一管芯的侧壁直接接触。
根据本公开的一些实施例，所述的半导体封装还包括包封所述第一封装及所述第二封装的包封体，其中所述包封体的侧壁与所述重布线结构的侧壁实质上齐平。
根据本公开的一些实施例，所述第一缓冲层环绕所述第一封装。
根据本公开的一些实施例，所述第一缓冲层与所述第二管芯直接接触。
根据本公开的一些实施例，所述第二封装包括第三管芯，且所述第二缓冲层与所述第三管芯的侧壁直接接触。
根据本公开的一些实施例，所述第一缓冲层的侧壁与所述第一管芯的侧壁实质上齐平。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种半导体封装，包括：
重布线结构；
第一管芯及第二管芯，所述第二管芯位于所述第一管芯与所述重布线结构之间，所述第二管芯电连接到所述第一管芯且接合到所述重布线结构；以及
缓冲层，设置在所述第二管芯的第一侧壁上，其中所述缓冲层的第二侧壁与所述第一管芯的第三侧壁实质上齐平。
2.根据权利要求1所述的半导体封装，其中所述第二管芯的与所述第一侧壁相对的第四侧壁和所述第一管芯的与所述第三侧壁相对的第五侧壁实质上齐平。
3.根据权利要求1所述的半导体封装，其中所述缓冲层还设置在所述第二管芯的与所述第一侧壁相对的第四侧壁上，且所述缓冲层的与所述第二侧壁相对的第五侧壁和所述第一管芯的与所述第三侧壁相对的第六侧壁实质上齐平。
4.根据权利要求1所述的半导体封装，其中所述第二管芯包括衬底，且所述缓冲层的杨氏模量小于所述衬底的杨氏模量。
5.根据权利要求1所述的半导体封装，还包括位于所述第一管芯与所述第二管芯之间的第三管芯，其中所述缓冲层还设置在所述第三管芯的侧壁上。
6.根据权利要求1所述的半导体封装，其中所述缓冲层的表面与所述第二管芯的表面实质上齐平。
7.一种半导体封装，包括：
重布线结构；
第一管芯与第二管芯，彼此上下堆叠，所述第二管芯接合到所述重布线结构；
缓冲层，设置在所述第二管芯的第一侧壁上且延伸到所述第一管芯的第二侧壁的第一部分上；以及
底部填充胶，与所述缓冲层及所述第一管芯的所述第二侧壁的第二部分接触。
8.根据权利要求7所述的半导体封装，其中所述缓冲层具有环绕所述第二管芯的环形图案。
9.一种半导体封装，包括：
重布线结构，接合到衬底；
第一封装，包括第一管芯及第二管芯，在所述第一封装与所述衬底之间接合到所述重布线结构；
第二封装，接合到所述重布线结构；
第一缓冲层，设置在所述第二管芯的侧壁上；以及
第二缓冲层，设置在所述第二封装的侧壁上，其中所述第一缓冲层及所述第二缓冲层设置在所述第一封装与所述第二封装之间。
10.根据权利要求9所述的半导体封装，还包括底部填充胶，所述底部填充胶位于所述第一封装与所述重布线结构之间以及所述第一缓冲层与所述第二封装之间，其中所述底部填充胶与所述第一管芯的侧壁直接接触。
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