DE102018106434B4 - Halbleiter-Bauelement und Verfahren zu dessen Herstellung - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26125—Reinforcing structures
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/81815—Reflow soldering
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/3512—Cracking

Abstract

Verfahren zur Herstellung einer Vorrichtung mit den folgenden Schritten:Erzeugen einer Öffnung (113) entlang einem äußeren Rand an einer Oberseite eines Halbleiter-Dies (101);Überfüllen zumindest eines Teils der Öffnung (113) mit einem Puffermaterial (201), so dass es sich entlang des Randes, aber nicht über die gesamte Oberseite des Halbleiter-Dies (101) ausbreitet; undPlatzieren eines Unterfüllungsmaterials (501) benachbart zu dem Puffermaterial (201) auf der Oberseite des Halbleiter-Dies (101).

Description

  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsbereichen zum Einsatz, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass nacheinander isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleiter-Materialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mit lithografischen und Ätzprozessen strukturiert werden, um darauf Schaltkreiskomponenten und -elemente herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Halbleiter-Dies, Chips, Substraten usw.) durch ständige Verringerung der Bauelementgröße sowie durch Verkleinerung der Zwischenräume zwischen den Bauelementen, sodass mehr Komponenten in einem gegebenen Volumen integriert werden können. Wenn jedoch die Größen verringert werden, entstehen zusätzliche Probleme mit der Art und Weise, in der die Komponenten gebondet werden und arbeiten, und diese zusätzlichen Probleme sollten angegangen werden.
  • Die US 2001 / 0 051 392 A1 beschreibt ein Halbleiter-Package mit einer Schutz-Materialschicht auf einer aktiven Oberfläche eines Dies, wobei schräge Kanten mit dem Material gefüllt werden können. Der Die ist mit einem Substrat verbunden, wobei zwischen das Substrat und die Materialschicht eine weitere Schicht zum Aufnehmen leitender Strukturen eingefügt ist. Die US 2009 / 0 011 543 A1 offenbart ein Halbleiter Package mit einer vollflächigen Kapselungsschicht 104. Die US 2009 / 0 160 035 A1 offenbart eine Mesa Diode mit einem Substrat, Halbleiterschichten, einer Isolierschicht und einer Elektrode. In Ritzgräben ist Isolationsmaterial vorgesehen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt einen Wafer mit einem ersten Halbleiter-Bauelement und einem zweiten Halbleiter-Bauelement, gemäß einigen Ausführungsformen.
    • Die 2A und 2B zeigen die Platzierung eines Puffermaterials gemäß einigen Ausführungsformen.
    • 3 zeigt die Vereinzelung des Wafers 100 gemäß einigen Ausführungsformen.
    • 4 zeigt die Bondung des ersten Halbleiter-Bauelements an ein zweites Substrat gemäß einigen Ausführungsformen.
    • 5 zeigt die Platzierung einer Unterfüllung gemäß einigen Ausführungsformen.
    • 6 zeigt die Bondung des zweiten Substrats an ein drittes Substrat gemäß einigen Ausführungsformen.
    • 7 zeigt eine Öffnung mit einer planaren Unterseite gemäß einigen Ausführungsformen.
    • 8 zeigt die Platzierung des Puffermaterials auf der planaren Unterseite gemäß einigen Ausführungsformen.
    • 9 zeigt die Vereinzelung des Wafers gemäß einigen Ausführungsformen.
    • 10 zeigt die Bondung des ersten Halbleiter-Dies an das zweite und das dritte Substrat gemäß einigen Ausführungsformen.
    • 11 zeigt einen simultanen Vereinzelungs- und Eckenrundungsprozess gemäß einigen Ausführungsformen.
    • 12 zeigt einen eigenständigen Eckenrundungsprozess nach einem Vereinzelungsprozess gemäß einigen Ausführungsformen.
    • Die 13A und 13B zeigen die Anpassung der Form des Puffermaterials gemäß einigen Ausführungsformen.
    • 14 zeigt die Platzierung des Puffermaterials in Eckenbereichen der Halbleiter-Dies gemäß einigen Ausführungsformen.
    • 15 zeigt ein Ablaufdiagramm eines Verfahrens zum Schützen von Halbleiter-Bauelementen gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente der Erfindung bereit. Nachstehend werden spezielle Beispiele für Elemente und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Nachstehend werden Ausführungsformen für Halbleiter-Bauelemente in einer CoWoS-Konfiguration (CoWoS: Chip auf Wafer auf Substrat) beschrieben. Diese sollen jedoch nur erläuternd und nicht beschränkend sein. Vielmehr können die hier verkörperten Ideen in einer breiten Palette von Konfigurationen verwendet werden.
  • Kommen wir nun zu 1. Hier ist ein Wafer 100 mit einem ersten Halbleiter-Die 101 und einem zweiten Halbleiter-Die 103 dargestellt, die in und über dem Wafer 100 hergestellt sind. Bei einer Ausführungsform werden der erste Halbleiter-Die 101 und der zweite Halbleiter-Die 103 in dem Wafer 100 hergestellt, der durch einen Ritzbereich (der in 1 durch die mit 105 bezeichnete Strichlinie dargestellt ist) getrennt ist, entlang dem der Wafer 100 in den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 getrennt wird. Bei einer Ausführungsform kann der Wafer 100 (und somit der erste Halbleiter-Die 101 und der zweite Halbleiter-Die 103) ein erstes Substrat, erste aktive Bauelemente, Metallisierungsschichten (in 1 nicht einzeln dargestellt), Kontaktpads 107 und erste äußere Anschlüsse 109 aufweisen. Bei einer Ausführungsform kann das erste Substrat dotiertes oder undotiertes massives Silizium oder eine aktive Schicht eines Silizium-auf-Isolator(SOI)-Substrats umfassen. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Siliziumgermanium, SOI oder Siliziumgermanium auf Isolator (SGOI), oder Kombinationen davon auf. Andere Substrate, die zum Einsatz kommen können, sind mehrschichtige Substrate, Gradient-Substrate oder Hybridorientierungssubstrate.
  • Die ersten aktiven Bauelemente umfassen eine breite Palette von aktiven und passiven Bauelementen, wie etwa Transistoren, Kondensatoren, Widerständen, Induktoren und dergleichen, die zum Erzeugen der gewünschten konstruktiven und funktionellen Teile des Entwurfs für den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 verwendet werden können. Die ersten aktiven Bauelemente können mit einem geeigneten Verfahren entweder in oder andernfalls auf dem ersten Substrat hergestellt werden.
  • Die Metallisierungsschichten werden über dem ersten Substrat und den ersten aktiven Bauelementen hergestellt und sind so konzipiert, dass sie die verschiedenen ersten aktiven Bauelemente zu einer funktionellen Schaltung für den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 verbinden. Bei einer Ausführungsform bestehen die Metallisierungsschichten aus wechselnden Schichten aus dielektrischen und leitfähigen Materialien, und sie können mit einem geeigneten Verfahren wie Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess usw. hergestellt werden. Bei einer Ausführungsform kann es vier Metallisierungsschichten geben, die durch mindestens eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) von dem ersten Substrat getrennt sind, aber die exakte Anzahl von Metallisierungsschichten hängt von dem Entwurf für den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 ab.
  • Die Kontaktpads 107 werden hergestellt, um äußere Kontakte für die Metallisierungsschichten und die ersten aktiven Bauelemente bereitzustellen. Bei einer Ausführungsform bestehen die Kontaktpads 107 aus einem leitfähigen Material, wie etwa Aluminium, aber alternativ können auch andere geeignete Materialien verwendet werden, wie etwa Kupfer, Wolfram oder dergleichen. Die Kontaktpads 107 können mit einem Verfahren wie CVD oder PVD hergestellt werden, aber alternativ können auch andere geeignete Materialien und Verfahren verwendet werden. Nachdem das Material für die Kontaktpads 107 abgeschieden worden ist, kann es z. B. mit einem fotolithografischen Maskierungs- und Ätzprozess in die Form der Kontaktpads 107 gebracht werden.
  • Die ersten äußeren Anschlüsse 109 können Kontakthügel, wie etwa C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Kugelgitter-Array-Kontakthügel oder Mikrobumps, sein und können ein Material wie Zinn oder andere geeignete Materialien, wie etwa Silber oder Kupfer, aufweisen. Bei einer Ausführungsform, bei der die ersten äußeren Anschlüsse 109 Lötzinn-Kontakthügel sind, können die ersten äußeren Anschlüsse 109 dadurch hergestellt werden, dass zunächst eine Schicht aus Zinn mit einem geeigneten Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung usw. mit einer Dicke von etwa 100 µm hergestellt wird. Nachdem die Schicht aus Zinn auf der Struktur hergestellt worden ist, wird eine Aufschmelzung durchgeführt, um das Material in die gewünschten Kontakthügelformen zu bringen.
  • Obwohl Lötkontakthügel als eine Ausführungsform der ersten äußeren Anschlüsse 109 beschrieben worden sind, soll diese Beschreibung nur erläuternd und nicht beschränkend sein. Vielmehr können alle geeigneten Verbindungsstrukturen, wie etwa leitfähige Säulen (z. B. Kupfersäulen) verwendet werden. Alle diese Strukturen sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Der Ritzbereich 105 wird so hergestellt, dass keine funktionellen Strukturen (wie etwa die ersten aktiven Bauelemente) in den Bereich platziert werden, der für den Ritzbereich 105 vorgesehen ist. In den Ritzbereich 105 könnten andere Strukturen platziert werden, wie etwa Prüfpads oder Dummy-Metalle, die für die Planarisierung verwendet werden, aber für das Funktionieren des ersten Halbleiter-Dies 101 oder des zweiten Halbleiter-Dies 103 nicht notwendig sind, nachdem der erste Halbleiter-Die 101 und der zweite Halbleiter-Die 103 voneinander getrennt worden sind. Der Ritzbereich 105 kann so hergestellt werden, dass er eine erste Weite W1 von etwa 10 µm bis etwa 200 µm, z. B. etwa 80 µm, hat.
  • Nachdem die ersten äußeren Anschlüsse 109 auf den Kontaktpads 107 hergestellt oder in anderer Weise platziert worden sind, kann ein erster Vereinzelungsprozess (der in 1 durch den mit 111 bezeichneten gestrichelten Kasten dargestellt ist) durchgeführt werden, um eine erste Öffnung 113 in dem Wafer 100 über dem Ritzbereich 105 und zumindest teilweise in dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103 zu erzeugen. Bei einer Ausführungsform kann der erste Vereinzelungsprozess 111 unter Verwendung eines Sägeblatts so durchgeführt werden, dass dieses ein Stück hinein in den Wafer 100 schneidet, aber ihn nicht ganz durchtrennt. Es kann jedoch jedes geeignete Verfahren zum Durchführen des ersten Vereinzelungsprozesses 111 verwendet werden.
  • Außerdem kann das Sägeblatt so gewählt oder hergestellt werden, dass es eine abgeneigte Kante hat, die, wenn das Sägeblatt zum Zersägen des Wafers 100 verwendet wird, eine geneigte Kante 115 entlang dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103 erzeugt, aber es kann auch ein anderes geeignetes Verfahren zum Erzeugen der geneigten Kante 115 verwendet werden. Bei einer Ausführungsform verläuft die geneigte Kante 115 von einer Oberseite des ersten Halbleiter-Dies 101 zu dem Ritzbereich 105. Bei einer Ausführungsform kann die geneigte Kante 115 so erzeugt werden, dass sie einen ersten Winkel θ1 zu der Oberseite der ersten Halbleiter-Dies 101 von etwa 20° bis etwa 45° hat. Es kann jedoch jeder geeignete Winkel verwendet werden.
  • Durch das Erzeugen der geneigten Kante 115 in dem ersten Halbleiter-Die 101 entsteht eine zweite Öffnung (die in 1 durch den mit 117 bezeichneten gestrichelten Kasten dargestellt ist) in dem ersten Halbleiter-Die 101, wenn bei dem ersten Vereinzelungsprozess 111 Material von dem ersten Halbleiter-Die 101 entfernt wird. Bei einer Ausführungsform kann die zweite Öffnung 117 (in der ersten Öffnung 113) eine zweite Weite W2 von etwa 20 µm bis etwa 200 µm, z. B. etwa 100 µm, haben. Außerdem kann die zweite Öffnung 117 eine erste Höhe H1 von ebenfalls etwa 20 µm bis etwa 200 µm, z. B. etwa 100 µm, haben. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • 2A zeigt das Platzieren eines Puffermaterials 201 in der ersten Öffnung 113 und zumindest teilweise über dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103. Das Puffermaterial 201 kann in die erste Öffnung 113 und über Teilen des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 in einer flüssigen oder zumindest teilweise flüssigen Form z. B. mit einem Abgabegerät abgegeben werden.
  • Bei einer Ausführungsform ist das Puffermaterial 201 ein Material, das als ein Puffer zwischen den Materialien des ersten Halbleiter-Dies 101 (z. B. einem Hauptmaterial des ersten Halbleiter-Dies 101, wie etwa dem Siliziummaterial des Halbleitersubstrats) und einem Unterfüllungsmaterial 501 (das in 2 nicht dargestellt ist, aber nachstehend unter Bezugnahme auf 5 beschrieben wird) fungiert. Damit das Puffermaterial 201 als ein Puffer fungieren kann, hat es bei einigen Ausführungsformen Materialparameter, die Größen haben, die zwischen den Größen der Materialparameter des ersten Halbleiter-Dies 101 und des Unterfüllungsmaterials 501 liegen.
  • Zum Beispiel kann bei einigen Ausführungsformen das Puffermaterial 201 ein Material sein, das einen ersten Elastizitätsmodul hat, der zwischen einem zweiten Elastizitätsmodul des ersten Substrats (in dem ersten Halbleiter-Die 101) und einem dritten Elastizitätsmodul des Unterfüllungsmaterials 501 liegt. Bei weiteren Ausführungsformen kann das Puffermaterial 201 außerdem einen ersten Wärmeausdehnungskoeffizienten (CTE) haben, der einen Wert zwischen einem zweiten CTE des ersten Substrats (in dem ersten Halbleiter-Die 101) und einem dritten CTE des Unterfüllungsmaterials 501 hat.
  • Bei einer speziellen Ausführungsform ist das erste Substrat (in dem ersten Halbleiter-Die 101) Silizium mit einem Elastizitätsmodul von 160 GPa und einem CTE von 2,6 µm · m-1 · K-1. Außerdem ist das Unterfüllungsmaterial 501 ein Polymer, wie etwa ein Epoxid, mit einem Elastizitätsmodul von 11 GPa und einem CTE von 23 µm · m-1 · K-1. Bei dieser Ausführungsform kann das Puffermaterial 201 ein Material wie Epoxid, Acryl oder PU sein, das einen Elastizitätsmodul von 15 GPa (zwischen dem Elastizitätsmodul von Silizium und dem des Unterfüllungsmaterials 501) und einen CTE von 9 µm · m-1 · K-1 (zwischen dem CTE von Silizium und dem CTE des Unterfüllungsmaterials 501) hat. Es kann jedoch jedes geeignete Material verwendet werden.
  • 2B zeigt eine Top-Down-Ansicht des ersten Halbleiter-Dies 101, des zweiten Halbleiter-Dies 103, zumindest eines Teils des Ritzbereichs 105, der den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 umschließt, und des Puffermaterials 201, wobei 2A eine Schnittansicht von 2B entlang der Linie A - A' ist. Bei einer Ausführungsform kann das Puffermaterial 201 so verteilt werden, dass es einen äußeren Rand des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 umschließt, ohne sich über den ersten Halbleiter-Die 101 und den zweiten Halbleiter-Die 103 auszubreiten. Das Puffermaterial 201 kann zum Beispiel in einer flüssigen oder fließfähigen Form vorliegen und kann um den äußeren Rand des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 z. B. mit einem Abgabegerät verteilt werden, aber es kann jedes geeignete Verfahren zum Verteilen oder anderweitigen Platzieren des Puffermaterials 201 verwendet werden.
  • Bei der Ausführungsform, bei der das Puffermaterial 201 um den äußeren Rand des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 verteilt wird, kann das Puffermaterial 201 so geformt werden, dass es eine dritte Breite W3 von dem Rand des Ritzbereichs 105 bis zu der Mitte des ersten Halbleiter-Dies 101 von etwa 100 µm bis etwa 200 µm, z. B. etwa 150 µm, hat. Außerdem kann das Puffermaterial 201 die dritte Breite W3 ringsherum um den äußeren Rand des ersten Halbleiter-Dies 101 beibehalten. Das Puffermaterial 201 über dem ersten Halbleiter-Die 101 hat somit eine Gesamtbreite entlang der Linie A - A`, die doppelt so groß wie die dritte Breite W3 ist oder etwa 20 µm bis etwa 200 µm, z. B. etwa 50 µm, beträgt. Es kann jedoch jede geeignete Breite verwendet werden.
  • Weiterhin kann das Puffermaterial 201 so verteilt werden, dass es durchgehend von dem ersten Halbleiter-Die 101 über den Ritzbereich 105 und über den zweiten Halbleiter-Die 103 verläuft. Bei dieser Ausführungsform kann das Puffermaterial 201 eine vierte Breite W4 haben, die doppelt so groß wie die dritte Breite W3 (die die Breiten des Puffermaterials 201 über dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103 umfasst) sowie doppelt so groß wie die erste Breite W1 des Ritzbereichs 105 ist. Somit kann das Puffermaterial 201 eine vierte Breite W4 von etwa 40 µm bis etwa 400 µm, z. B. etwa 130 µm, haben. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • Kommen wir wieder zu 2A zurück. Das Puffermaterial 201 kann außerdem mit einer zweiten Höhe H2 über der Oberseite des ersten Halbleiter-Dies 101 verteilt werden. Bei einer Ausführungsform ist die zweite Höhe H2 kleiner als eine spätere Abstandshöhe HSO zwischen dem ersten Halbleiter-Die 101 und einem zweiten Substrat 401 (das in 2A nicht dargestellt ist, aber später unter Bezugnahme auf 4 erörtert wird). Bei einer Ausführungsform kann die zweite Höhe H2 ein Drittel bis die Hälfte der Abstandshöhe HSO betragen. Somit kann bei einer Soll-Abstandshöhe HSO von etwa 30 µm bis etwa 150 µm, z. B. etwa 100 µm, die zweite Höhe H2 etwa 10 µm bis etwa 70 µm, z. B. etwa 40 µm, betragen. Es kann jedoch jede geeignete Höhe verwendet werden.
  • Nachdem das Puffermaterial 201 verteilt worden ist, kann es gehärtet werden, um es zu verfestigen. Bei einer Ausführungsform, bei der das Puffermaterial 201 ein Epoxid ist, kann das Puffermaterial 201 bei einer Temperatur von etwa 110 °C und 150 °C, z. B. etwa 180 °C, für eine Dauer von etwa 10 s bis etwa 2 Stunden, z. B. etwa 30 Minuten, gehärtet werden. Es können jedoch jede geeignete Temperatur (einschließlich Raumtemperatur) und jede geeignete Dauer zum Härten verwendet werden.
  • 3 zeigt einen zweiten Vereinzelungsprozess (der in 3 durch den mit 301 bezeichneten gestrichelten Kasten dargestellt ist). Bei einer Ausführungsform kann der zweite Vereinzelungsprozess 301 unter Verwendung eines Sägeblatts durchgeführt werden, um den Wafer 100 zwischen dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103 zu durchtrennen. Durch das Durchtrennen des Wafers 100 in dem Ritzbereich 105 wird der erste Halbleiter-Die 101 von dem zweiten Halbleiter-Die 103 sowie von den übrigen Dies getrennt, die aus und auf dem Wafer 100 hergestellt sind.
  • Bei dem zweiten Vereinzelungsprozess 301 wird der erste Halbleiter-Die 101 von dem zweiten Halbleiter-Die 103 getrennt, und außerdem wird das Puffermaterial 201 durchtrennt und entfernt. Da das Puffermaterial 201 und der erste Halbleiter-Die 101 zersägt werden, hat das Puffermaterial 201 eine äußere Seitenwand, die zu einer Seitenwand des ersten Halbleiter-Dies 101 ausgerichtet ist und mit dieser planar ist, nachdem der zweite Vereinzelungsprozess 301 erfolgt ist.
  • In 3 ist zwar dargestellt, dass das Puffermaterial 201 und der erste Halbleiter-Die 101 in einer vertikalen Richtung ausgerichtet sind, aber dies soll nur erläuternd und nicht beschränkend sein. Vielmehr kann jede geeignete Orientierung verwendet werden. Wenn zum Beispiel ein Sägeblatt mit einer abgeneigten Kante verwendet wird, können das Puffermaterial 201 und zumindest ein Teil des ersten Halbleiter-Dies 101 zueinander ausgerichtet werden, jedoch mit einem Winkel zu der vertikalen Richtung, die in 3 gezeigt ist. Es kann jede geeignete Orientierung verwendet werden.
  • Ein Durchschnittsfachmann dürfte erkennen, dass die Verwendung eines Sägeblatts zum Vereinzeln des ersten Halbleiter-Dies 101 lediglich eine erläuternde Ausführungsform ist und nicht beschränkend sein soll. Es können auch andere Verfahren zum Vereinzeln des ersten Halbleiter-Dies 101 verwendet werden, wie etwa die Verwendung eines oder mehrerer Ätzprozesse zum Trennen des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103, oder sogar eine Laser-Ablation. Diese Verfahren und andere geeignete Verfahren können alternativ zum Vereinzeln des Wafers 100 zum Einsatz kommen.
  • 4 zeigt, dass nach dem Vereinzeln des ersten Halbleiter-Dies 101 dieser an ein zweites Substrat 401 gebondet werden kann. Bei einer Ausführungsform kann das zweite Substrat 401 ein Interposer-Substrat (in dem mehrere Bauelemente angeordnet sind) sein, das eine oder mehrere Durchkontaktierungen 405, ein oder mehrere zweite Kontaktpads 403 und ein oder mehrere dritte Kontaktpads 407 hat.
  • Das zweite Substrat 401 kann eine oder mehrere Umverteilungsschichten (RDLs; nicht einzeln dargestellt) haben, die auf einer oder beiden Seiten des Substrats 401 angeordnet sind. Die eine oder die mehreren Durchkontaktierungen 405 können ein leitfähiges Material aufweisen, das eine erste RDL auf der ersten Seite des zweiten Substrats 401 mit einer zweiten RDL auf der zweiten Seite des zweiten Substrats 401 verbindet. Die RDLs können dielektrische Schichten mit leitfähigen Leitungen umfassen, die mit der einen oder den mehreren Durchkontaktierungen 405 elektrisch verbunden sein können. Zum Beispiel kann die erste RDL ein oder mehrere der zweiten Kontaktpads 403 (auf der ersten Seite des zweiten Substrats 401) mit einem oder mehreren der dritten Kontaktpads 407 (auf der zweiten Seite des zweiten Substrats 401) verbinden. Die dritten Kontaktpads 407 können zum Verbinden des zweiten Substrats 401 (und somit des ersten Halbleiter-Dies 101) mit einem dritten Substrat 601 (das in 4 nicht dargestellt ist, aber später unter Bezugnahme auf 6 beschrieben wird) verwendet werden.
  • Bei einer Ausführungsform können die zweiten Kontaktpads 403 und die dritten Kontaktpads 407 den Kontaktpads 107 ähnlich sein, die vorstehend unter Bezugnahme auf 1 beschrieben worden sind. Zum Beispiel können die zweiten Kontaktpads 403 und die dritten Kontaktpads 407 aus einem leitfähigen Material wie Aluminium bestehen, das mit einem Verfahren wie CVD abgeschieden wird und anschließend strukturiert wird. Bei anderen Ausführungsformen können die zweiten Kontaktpads 403 und die dritten Kontaktpads 407 jedoch von den Kontaktpads 107 und voneinander verschieden sein.
  • Bei einer anderen Ausführungsform kann das zweite Substrat 401 ein anderer Halbleiterwafer mit weiteren darauf hergestellten Halbleiter-Bauelementen sein. Zum Beispiel kann das zweite Substrat 401 ein drittes Halbleiter-Bauelement (nicht einzeln dargestellt) aufweisen, das so konzipiert ist, dass es zusammen mit dem ersten Halbleiter-Die 101 funktioniert, aber noch nicht von anderen Halbleiter-Bauelementen in dem Halbleiterwafer des zweiten Substrats 401 vereinzelt worden ist.
  • Zum Bonden des ersten Halbleiter-Dies 101 an das zweite Substrat 401 werden die ersten äußeren Anschlüsse 109 zu den zweiten Kontaktpads 403 des zweiten Substrats 401 ausgerichtet und mit diesen in physischen Kontakt gebracht. Wenn die ersten äußeren Anschlüsse 109 an der richtigen Stelle sind, wird ihre Temperatur erhöht, um eine Aufschmelzung des Materials der ersten äußeren Anschlüsse 109 einzuleiten. Nach dem Aufschmelzen verfestigt sich das Material der ersten äußeren Anschlüsse 109, und der erste Halbleiter-Die 101 wird elektrisch und physisch mit dem zweiten Substrat 401 verbunden.
  • Der Aufschmelzprozess wird hier zwar als einziges Bondverfahren genannt, aber dies soll nur erläuternd und nicht beschränkend sein. Vielmehr kann jedes geeignete Bondverfahren verwendet werden, wie etwa eine Kupfer-Kupfer-Bondung bei Ausführungsformen, bei denen Kupfersäulen verwendet werden. Alle diese Bondverfahren sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Nachdem der erste Halbleiter-Die 101 und das zweite Substrat 401 aneinander gebondet worden sind, ist der erste Halbleiter-Die 101 durch die Abstandshöhe HSO von dem zweiten Substrat 401 getrennt. Bei einer Ausführungsform kann die Abstandshöhe HSO etwa 30 µm bis etwa 150 µm, z. B. etwa 100 µm, betragen. Es kann jedoch jede geeignete Abstandshöhe verwendet werden.
  • 5 zeigt das Platzieren des Unterfüllungsmaterials 501 zwischen dem ersten Halbleiter-Die 101 und dem zweiten Substrat 401, um das Abdichten und Schützen der ersten äußeren Anschlüsse 109 zu unterstützen. Bei einer Ausführungsform kann das Unterfüllungsmaterial 501 ein einzelnes zusammenhängendes Material, wie etwa ein Epoxid, ein Harz oder dergleichen, sein, und es kann durch Einspritzen in flüssiger Form verteilt werden, sodass es zwischen den ersten Halbleiter-Die 101 und das zweite Substrat 401 fließt. Nachdem des Unterfüllungsmaterial 501 platziert worden ist, kann es gehärtet werden, um es zu verfestigen.
  • Das Unterfüllungsmaterial 501 kann nicht nur zum Abdichten der ersten äußeren Anschlüsse 109 verwendet werden, sondern es kann auch so verteilt werden, dass Kehlen auf jeder Seite des ersten Halbleiter-Dies 101 entstehen, wodurch das Abdichten und Schützen der Seiten des ersten Halbleiter-Dies 101 unterstützt wird. Bei einer Ausführungsform kann das Unterfüllungsmaterial 501 so lange verteilt werden, bis die Kehle eine fünfte Weite W5 (die von dem ersten Halbleiter-Die 101 weg verläuft) hat, die kleiner als etwa 2 µm ist, z. B. etwa 1,5 µm bis etwa 2 µm beträgt. Außerdem kann die Kehle eine dritte Höhe H3 haben, die so bemessen sein kann, dass die Kehle die gesamte Seitenwand des ersten Halbleiter-Dies 101 bedeckt oder auch nicht. Die Höhe H3 kann somit etwa 700 µm bis etwa 1000 µm betragen. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • 6 zeigt, dass nach dem Platzieren des Unterfüllungsmaterials 501 zwischen dem ersten Halbleiter-Die 101 und dem zweiten Substrat 401 das zweite Substrat 401 vereinzelt werden kann und anschließend an ein drittes Substrat 601 gebondet werden kann. Bei einer Ausführungsform kann das zweite Substrat 401 mit einem oder mehreren Sägeblättern vereinzelt werden, die das zweite Substrat 401 in einzelne Stücke trennen. Es kann jedoch jedes geeignete Vereinzelungsverfahren, unter anderem Laser-Ablation oder eine oder mehrere Nassätzungen, verwendet werden.
  • Nach der Vereinzelung werden das zweite Substrat 401 und somit der erste Halbleiter-Die 101 z. B. mit zweiten äußeren Verbindungselementen 603 an das dritte Substrat 601 gebondet. Bei einer Ausführungsform können die zweiten äußere Verbindungselemente 603 Kontakthügel, wie etwa Kugelgitter-Array-Kontakthügel, Mikrobumps oder C4-Kontakthügel, sein und sie können ein Material wie Zinn oder andere geeignete Materialien, wie etwa Silber oder Kupfer, aufweisen. Bei einer Ausführungsform, bei der die zweiten äußeren Verbindungselemente 603 Lötzinn-Kontakthügel sind, können die zweiten äußeren Verbindungselemente 603 dadurch hergestellt werden, dass zunächst eine Schicht aus Zinn mit einem geeigneten Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung usw. mit einer Dicke von etwa 100 µm hergestellt wird. Nachdem die Schicht aus Zinn auf der Struktur hergestellt worden ist, wird eine Aufschmelzung durchgeführt, um das Material in die gewünschten Kontakthügelformen zu bringen.
  • Nachdem die zweiten äußeren Verbindungselemente 603 hergestellt worden sind, wird das zweite Substrat 401 unter Verwendung der zweiten äußeren Verbindungselemente 603 an das dritte Substrat 601 gebondet. Bei einer Ausführungsform kann das dritte Substrat 601 eine Leiterplatte, wie etwa ein Mehrschichtsubstrat, sein, das als ein Stapel aus mehreren dünnen Schichten (oder Laminaten) aus einem Polymermaterial, wie etwa Bismaleimid-Triazin (BT), FR-4, Ajinomoto-Aufbauschicht (ABF) oder dergleichen, hergestellt ist. Es kann jedoch auch jedes andere geeignete Substrat, wie etwa ein Silizium-Interposer, ein Siliziumsubstrat, ein organisches Substrat, ein Keramiksubstrat oder dergleichen, verwendet werden, und alle diese Umverteilungssubstrate, die eine Abstützung für das, und eine Verbindung zu, dem zweiten Substrat 401 bereitstellen, sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Das zweite Substrat 401 kann dadurch an das dritte Substrat 601 gebondet werden, dass zunächst das zweite Substrat 401 zu dem dritten Substrat 601 ausgerichtet wird, wobei sich die zweiten äußeren Verbindungselemente 603 zwischen entsprechenden Kontaktpads befinden. Wenn der physische Kontakt hergestellt ist, kann eine Aufschmelzung durchgeführt werden, um die zweiten äußeren Verbindungselemente 603 aufzuschmelzen und an das zweite Substrat 401 und das dritte Substrat 601 zu bonden. Es kann jedoch auch ein anderes geeignetes Bondverfahren verwendet werden.
  • Durch Platzieren des Puffermaterials 201 zwischen dem ersten Halbleiter-Die 101 und dem Unterfüllungsmaterial 501 kann das Puffermaterial 201 als ein Puffer zwischen dem Material des ersten Halbleiter-Dies 101 und dem Unterfüllungsmaterial 501 fungieren. Dadurch können negative Wirkungen auf Grund der unterschiedlichen Wärmeausdehnungskoeffizienten, wie etwa Risse, die in dem Unterfüllungsmaterial 501 entstehen könnten, reduziert oder eliminiert werden. Eine solche Reduzierung führt zu einer Gesamtverbesserung der Ausbeute und Zuverlässigkeit sowie zu einer Vergrößerung des Zuverlässigkeitsfensters bei Ausführungsformen, bei denen eine CoWoS-Konfiguration (CoWoS: Chip auf Wafer auf Substrat) verwendet wird.
  • 7 zeigt eine weitere Ausführungsform, bei der die erste Öffnung 113 statt abgeneigter Seitenwände hat, die senkrecht zu der Oberseite des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 sind, und eine Unterseite hat, die planar ist und parallel zu der Oberseite des ersten Halbleiter-Dies 101 ist. Bei dieser Ausführungsform wird die erste Öffnung 113 nicht unter Verwendung eines abgeneigten Sägeblatts (das vorstehend unter Bezugnahme auf 1 beschrieben worden ist) für den ersten Vereinzelungsprozess 111 erzeugt, sondern unter Verwendung eines Sägeblatts mit geraden Seiten. Bei anderen Ausführungsformen, bei denen eine gerade Seitenwand für die erste Öffnung 113 verwendet wird, kann die erste Öffnung 113 durch Laser-Ablation oder auch mit einer oder mehreren Ätzserien, wie etwa Trockenätzungen, erzeugt werden, um Material des Wafers 100 zu entfernen und die erste Öffnung 113 so herzustellen, dass sie gerade Seitenwände hat. Jedes geeignete Verfahren zum Erzeugen der ersten Öffnung 113 mit geraden Seitenwänden soll vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Bei dieser Ausführungsform kann die erste Öffnung 113 so erzeugt werden, dass sie eine vierte Höhe H4 von etwa 10 µm bis etwa 90 µm, z. B. etwa 20 µm, hat. Außerdem kann die erste Öffnung 113 von dem Ritzbereich 105 mit einer sechsten Breite W6 von etwa 10 µm bis etwa 90 µm, z. B. etwa 20 µm, in den ersten Halbleiter-Die 101 hineinreichen. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • 8 zeigt die Platzierung des Puffermaterials 201 in der ersten Öffnung 113 und zumindest teilweise über dem ersten Halbleiter-Die 101 und dem zweiten Halbleiter-Die 103. Bei einer Ausführungsform kann das Puffermaterial 201 so platziert werden, wie es vorstehend unter Bezugnahme auf 2A beschrieben worden ist. Zum Beispiel kann das Puffermaterial 201 in einer flüssigen oder fließfähigen Form um einen äußeren Rand des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 verteilt werden (wie es vorstehend unter Bezugnahme auf 2B beschrieben worden ist). Das Puffermaterial 201 kann jedoch in jeder geeigneten Weise verteilt werden.
  • Da bei dieser Ausführungsform die erste Öffnung 113 so erzeugt wird, dass sie gerade Seitenwände und eine gerade Unterseite hat, hat auch das Puffermaterial 201 eine Unterseite, die gerade ist und parallel zu der Oberseite des ersten Halbleiter-Dies 101 ist. Außerdem hat das Puffermaterial 201 eine Seitenwand, die die Unterseite in einem rechten Winkel schneidet, sodass das Puffermaterial 201 eine Treppenstufenform annimmt. Es kann jedoch jede geeignete Form verwendet werden.
  • 9 zeigt die Durchführung des zweiten Vereinzelungsprozesses 301 nach der Platzierung des Puffermaterials 201. Bei einer Ausführungsform kann der zweite Vereinzelungsprozess 301 so durchgeführt werden, wie es vorstehend unter Bezugnahme auf 3 beschrieben worden ist. Zum Beispiel können ein Sägeprozess, eine Laser-Ablation, eine oder mehrere Nassätzungen oder dergleichen zum Zertrennen des Wafers 100 und zum Trennen des ersten Halbleiter-Dies 101 von dem zweiten Halbleiter-Die 103 verwendet werden. Es kann jedoch jedes geeignete Verfahren zum Vereinzeln des Wafers 100 zum Einsatz kommen.
  • Da das Puffermaterial 201 eine Unterseite hat, die parallel zu der Oberseite des ersten Halbleiter-Dies 101 verläuft, ist die Seitenwand des Puffermaterials 201, die bei dem zweiten Vereinzelungsprozess 301 entsteht (die Seitenwand, die zu dem zweiten Halbleiter-Die 103 zeigt), nicht nur zu der Seitenwand des ersten Halbleiter-Dies 101 ausgerichtet, sondern sie ist bei einigen Ausführungsformen auch senkrecht zu der Unterseite des Puffermaterials 201. Diese Anpassung der Form der Unterseite des Puffermaterials 201 ermöglicht eine größere Prozessflexibilität und stellt weitere Optionen für die Prozess-Integration bereit.
  • 10 zeigt das Bonden des ersten Halbleiter-Dies 101 an das zweite Substrat 401, das Platzieren des Unterfüllungsmaterials 501 zwischen dem ersten Halbleiter-Die 101 und dem zweiten Substrat 401 und das Bonden des zweiten Substrats 401 an das dritte Substrat 601. Bei einer Ausführungsform können diese Prozessschritte so ausgeführt werden, wie es vorstehend unter Bezugnahme auf die 4 bis 6 beschrieben worden ist. Es können jedoch alle geeigneten Prozessschritte ausgeführt werden.
  • 11 zeigt eine weitere Ausführungsform, bei der das Puffermaterial 201, statt an der oberen Ecke rechteckig zu sein, eine gewölbte Form hat. Bei dieser Ausführungsform kann die Ecke des Puffermaterials 201 während des zweiten Vereinzelungsprozesses 301 abgerundet werden, wie vorstehend unter Bezugnahme auf 3 dargelegt worden ist. Bei dieser Ausführungsform kann jedoch, statt ein Sägeblatt mit geraden Seiten zu verwenden, eine Sägeblatt mit einer abgeneigten Seite verwendet werden. Dadurch entfernt das Sägeblatt einen Teil des Puffermaterials 201 in der Form des Sägeblatts, wodurch die obere Ecke des Puffermaterials 201 abgerundet wird.
  • Bei einer Ausführungsform kann die Ecke des Puffermaterials 201 von einem rechten Winkel weg gekrümmt werden, sodass sie eine erste Krümmung hat. Die Ecke des Puffermaterials 201 kann zum Beispiel eine erste Krümmung von etwa 90° bis etwa 10°, z. B. etwa 30°, haben. Es kann jedoch jede geeignete Form verwendet werden.
  • 12 zeigt eine weitere Ausführungsform zum Erzeugen der abgerundeten Ecken in dem Puffermaterial 201, bei der, statt den zweiten Vereinzelungsprozess 301 zum Erzeugen der abgerundeten Ecken zu verwenden, ein eigenständiger Rundungsprozess (der in 12 durch den mit 1201 bezeichneten gestrichelten Kasten dargestellt ist) zum Erzeugen der abgerundeten Ecken verwendet wird. Bei einer Ausführungsform kann der Rundungsprozess 1201 ein dritter Vereinzelungsprozess sein, der nach dem zweiten Vereinzelungsprozess 301 durchgeführt wird, bei dem ein geformtes Sägeblatt zum Entfernen eines Teils des Puffermaterials 201 und zum Erzeugen der abgerundeten Ecken verwendet wird. Bei einer weiteren Ausführungsform können die abgerundeten Ecken mit einem Lasernutungsprozess erzeugt werden, bei dem ein Laser auf die Teile des Puffermaterials 201 gerichtet wird, die entfernt werden sollen, damit die abgerundeten Ecken des Puffermaterials 201 entstehen. Es kann jedes geeignete Verfahren zum Runden der Ecken verwendet werden, um das Puffermaterial 201 umzuformen.
  • Die 13A und 13B zeigen eine noch weitere Ausführungsform, bei der die Form des Puffermaterials 201 so angepasst werden kann, dass es keine planare Oberseite (die vorstehend in 2 dargestellt ist) mehr hat, sondern stattdessen eine Oberseite hat, die stärker gewölbt ist. Bei dieser Ausführungsform, die in 13A gezeigt ist, kann das Puffermaterial 201 so gewählt werden, dass seine Form angepasst werden kann, nachdem es verteilt worden ist. Zum Beispiel kann bei einer Ausführungsform das Puffermaterial 201 so gewählt werden, dass es eine höhere Hydrophobie hat, während bei anderen Ausführungsformen das Puffermaterial 201 so gewählt werden kann, das eine niedrigere Hydrophobie hat, wobei die Hydrophobie die Form des Puffermaterials 201 modifiziert. Durch Einstellen der Hydrophobie durch Auswählen eines geeigneten Materials kann das Puffermaterial 201 so angepasst werden, dass es eine Oberseite hat, die entweder mehr planar oder mehr gewölbt ist.
  • Bei einer speziellen Ausführungsform wird für das Puffermaterial 201 ein Polymer, wie etwa Acryl, gewählt, das die Hydrophobie oder Hydrophophilie von SiN hat. Wenn dieses Material mit seinen Eigenschaften als das Puffermaterial 201 gewählt wird, verliert es beim Verteilen seine Planarität und nimmt eine gewölbte Form an. Somit kann das Puffermaterial 201 eine fünfte Höhe H5 an seinem Rand von etwa 10 µm bis etwa 70 µm, z. B. etwa 40 µm, sowie eine sechste Höhe H6 an einem Punkt über einem Rand des Ritzbereichs 105 von etwa 10 µm bis etwa 100 µm, z. B. etwa 50 µm, haben. Außerdem kann das Puffermaterial 201 eine siebente Höhe H7 an seinem Mittelpunkt von etwa 10 µm bis etwa 150 µm, z. B. etwa 60 µm, haben. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • 13B zeigt, dass, nachdem das Puffermaterial 201 so gewählt worden ist, dass seine Form so angepasst wird, dass es eine mehr gewölbte Oberseite hat, der Wafer 100 vereinzelt werden kann, der erste Halbleiter-Die 101 an das zweite Substrat 401 gebondet werden kann, das Unterfüllungsmaterial 501 zwischen dem ersten Halbleiter-Die 101 und dem zweiten Substrat 401 platziert werden kann und das zweite Substrat 401 an das dritte Substrat 601 gebondet werden kann. Bei einer Ausführungsform können diese Prozessschritte so ausgeführt werden, wie es vorstehend unter Bezugnahme auf die 4 bis 6 beschrieben worden ist. Es können jedoch alle geeigneten Prozessschritte ausgeführt werden.
  • 14 zeigt eine noch weitere Ausführungsform, bei der das Puffermaterial 201 nur an den Ecken des ersten Halbleiter-Dies 101 und an den Ecken des zweiten Halbleiter-Dies 103 verteilt wird, statt entlang dem gesamten äußeren Rand des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 verteilt zu werden. Bei dieser Ausführungsform kann das Puffermaterial 201 so verteilt werden, dass es über dem ersten Halbleiter-Die 101 eine siebente Breite W7 von etwa 100 µm bis etwa 500 µm, z. B. etwa 200 µm, hat. Außerdem kann das Puffermaterial 201 so verteilt werden, dass es eine erste Länge L1 von etwa 100 µm bis etwa 500 µm, z. B. etwa 200 µm, hat. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • Durch Verwenden des Puffermaterials 201 entlang den Ecken des ersten Halbleiter-Dies 101 und des zweiten Halbleiter-Dies 103 kann das erste Puffermaterial 201 die gewünschte Pufferung bereitstellen, um zur Vermeidung von Rissen entlang den Ecken beizutragen, und es wird eine geringere Menge des Puffermaterials 201 verbraucht. Diese Materialreduzierung führt zu einer Senkung der Gesamtkosten und trägt zu einer Verbesserung der Leistung bei.
  • 15 zeigt ein vereinfachtes Ablaufdiagramm, das zumindest einige der hier beschriebenen Prozessschritte darstellt. Bei einer Ausführungsform umfasst ein erster Schritt 1501 das Durchführen eines ersten Vereinzelungsprozesses, und ein zweiter Schritt 1503 umfasst das Verteilen eines Puffermaterials in einer Öffnung, die mit dem ersten Vereinzelungsprozess erzeugt wird. Nachdem das Puffermaterial verteilt und gehärtet worden ist, wird in einem dritten Schritt 1505 ein zweiter Vereinzelungsprozess durchgeführt, und in einem vierten Schritt 1507 wird der vereinzelte Halbleiter-Die an ein Substrat gebondet. Nach dem Bonden wird in einem fünften Schritt 1509 ein Unterfüllungsmaterial zwischen dem vereinzelten Halbleiter-Die und dem Substrat verteilt, und in einem sechsten Schritt 1511 wird die vereinzelte Kombination an ein weiteres Substrat gebondet.
  • Bei einer Ausführungsform weist ein Verfahren zur Herstellung eines Bauelements die folgenden Schritte auf: Erzeugen einer Öffnung entlang einem äußeren Rand eines Halbleiter-Dies; Überfüllen zumindest eines Teils der Öffnung mit einem Puffermaterial; und Platzieren eines Unterfüllungsmaterials benachbart zu dem Puffermaterial. Bei einer Ausführungsform umfasst das Verfahren nach dem Überfüllen der Öffnung und vor dem Platzieren des Unterfüllungsmaterials weiterhin das Vereinzeln des Halbleiter-Dies von einem Halbleiterwafer. Bei einer Ausführungsform wird das Vereinzeln des Halbleiter-Dies durch Durchtrennen des Puffermaterials und des Halbleiterwafers mit einer Säge durchgeführt. Bei einer Ausführungsform umfasst das Verfahren vor dem Platzieren des Unterfüllungsmaterials benachbart zu dem Puffermaterial weiterhin das Bonden des Halbleiter-Dies an ein erstes Substrat. Bei einer Ausführungsform fließt während des Platzierens des Unterfüllungsmaterials das Unterfüllungsmaterial zwischen das erste Substrat und das Puffermaterial. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Bonden des ersten Substrats an ein zweites Substrat. Bei einer Ausführungsform bleibt nach dem Überfüllen zumindest eines Teils der Öffnung mit dem Puffermaterial das Puffermaterial entlang einem gesamten Umfang des Halbleiter-Dies zurück.
  • Bei einer weiteren Ausführungsform weist ein Verfahren zur Herstellung eines Bauelements die folgenden Schritte auf: teilweises Vereinzeln eines ersten Wafers, um eine erste Öffnung in dem ersten Wafer zu erzeugen, wobei der erste Wafer ein Halbleitersubstrat aus einem ersten Material aufweist, wobei das erste Material einen ersten Parameter mit einem ersten Wert hat, wobei die erste Öffnung zumindest teilweise in ein erstes Halbleiter-Bauelement und ein zweites Halbleiter-Bauelement hineinreicht; Füllen zumindest eines Teils der ersten Öffnung mit einem Puffermaterial, wobei das Puffermaterial den ersten Parameter mit einem zweiten Wert hat, der von dem ersten Wert verschieden ist; vollständiges Vereinzeln des ersten Wafers nach dem Füllen der ersten Öffnung, wobei nach dem vollständigen Vereinzeln des ersten Wafers das Puffermaterial in der ersten Öffnung über dem ersten Halbleiter-Bauelement zurückbleibt; Bonden des ersten Halbleiter-Bauelements an das Substrat; und Verteilen eines Unterfüllungsmaterials zwischen dem ersten Halbleiter-Bauelement und dem Substrat, wobei das Unterfüllungsmaterial den ersten Parameter mit einem dritten Wert hat, wobei der zweite Wert zwischen dem ersten Wert und dem dritten Wert liegt. Bei einer Ausführungsform wird durch das teilweise Vereinzeln des ersten Wafers die erste Öffnung so erzeugt, dass sie eine geneigte Kante hat. Bei einer Ausführungsform wird durch das teilweise Vereinzeln des ersten Wafers die erste Öffnung so erzeugt, dass sie senkrechte Seiten hat. Bei einer Ausführungsform ist der erste Parameter der Elastizitätsmodul. Bei einer Ausführungsform ist der erste Parameter der Wärmeausdehnungskoeffizient. Bei einer Ausführungsform wird bei dem Füllen zumindest des Teils der ersten Öffnung das Puffermaterial in Eckbereiche des ersten Halbleiter-Bauelements platziert, wobei das Puffermaterial nicht über die Eckbereiche des ersten Halbleiter-Bauelements hinausreicht. Bei einer Ausführungsform umfasst das Verfahren nach dem Füllen zumindest des Teils der ersten Öffnung weiterhin das Runden des Puffermaterials.
  • Bei einer noch weiteren Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Halbleiter-Bauelement, wobei das erste Halbleiter-Bauelement einen ersten äußeren Anschluss aufweist; ein Puffermaterial, das entlang einem äußeren Rand des ersten Halbleiter-Bauelements angeordnet ist; und ein Unterfüllungsmaterial, das von einer Seitenwand des ersten Halbleiter-Bauelements, um das Puffermaterial herum und bis zu einem Punkt zwischen dem Puffermaterial und dem ersten äußeren Anschluss verläuft. Bei einer Ausführungsform ist das Unterfüllungsmaterial ein erstes zusammenhängendes Material. Bei einer Ausführungsform reicht das Puffermaterial zumindest teilweise in das erste Halbleiter-Bauelement hinein. Bei einer Ausführungsform hat das Puffermaterial in dem ersten Halbleiter-Bauelement eine geneigte Kante. Bei einer Ausführungsform hat das Puffermaterial in dem ersten Halbleiter-Bauelement eine erste Seite, die parallel zu einer Oberseite des ersten Halbleiter-Bauelements ist, und eine zweite Seite mit einem Winkel zu der ersten Seite. Bei einer Ausführungsform hat das Puffermaterial in dem ersten Halbleiter-Bauelement eine Seitenwand, die mit der Seitenwand des ersten Halbleiter-Bauelements verbunden ist.
  • Bei einer noch weiteren Ausführungsform weist ein Verfahren zur Herstellung eines Bauelements die folgenden Schritte auf: Bereitstellen eines Halbleiterwafers mit einem ersten Halbleiter-Bauelement und einem zweiten Halbleiter-Bauelement; Erzeugen einer ersten Öffnung über einem Ritzbereich zwischen dem ersten Halbleiter-Bauelement und dem zweiten Halbleiter-Bauelement; Abgeben eines ersten Material in die erste Öffnung; und Entfernen eines Teils des ersten Materials in einem Vereinzelungsprozess, wobei bei dem Vereinzelungsprozess das erste Halbleiter-Bauelement von dem zweiten Halbleiter-Bauelement getrennt wird und ein erster Teil des ersten Materials über dem ersten Halbleiter-Bauelement zurückbleibt, wobei der erste Teil eine Breite von weniger als 200 µm hat. Bei einer Ausführungsform bleibt bei dem Entfernen des Teils des ersten Materials eine senkrechte Ecke zurück. Bei einer Ausführungsform bleibt bei dem Entfernen des Teils des ersten Materials eine abgerundete Ecke zurück. Bei einer Ausführungsform entsteht bei dem Erzeugen der ersten Öffnung eine geneigte Kante.
  • Bei einer noch weiteren Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Halbleiter-Bauelement, das eine Oberseite und eine Seitenwand aufweist, wobei die Oberseite und die Seitenwand durch eine erste Fläche verbunden sind, die gegenüber der Oberseite und der Seitenwand versetzt ist; ein Puffermaterial, das in physischem Kontakt mit der Oberseite ist und die erste Fläche bedeckt, wobei eine zweite Fläche des Puffermaterials zu der Seitenwand ausgerichtet ist; und ein Unterfüllungsmaterial, das in physischem Kontakt mit der Oberseite und dem Puffermaterial ist. Bei einer Ausführungsform hat das Puffermaterial eine Treppenstufenform. Bei einer Ausführungsform ist die erste Fläche eine abgeneigte Fläche.
  • Bei einer noch weiteren Ausführungsform weist ein Bauelement Folgendes auf: ein Halbleiter-Bauelement mit einer Öffnung, die an einer Ecke des Halbleiter-Bauelements angeordnet ist; ein Puffermaterial, das zumindest teilweise in der Öffnung angeordnet ist, wobei das Puffermaterial nicht über das Halbleiter-Bauelement verläuft; ein Substrat, das an das Halbleiter-Bauelement gebondet ist; und ein Unterfüllungsmaterial, das zwischen dem Halbleiter-Bauelement und dem Substrat angeordnet ist, wobei das Puffermaterial einen ersten Parameter mit einem Wert hat, der zwischen einem Wert des Halbleiter-Bauelements und einem Wert des Unterfüllungsmaterials liegt. Bei einer Ausführungsform hat das Puffermaterial eine erste Seitenwand, die zu einer zweiten Seitenwand des Halbleiter-Bauelements ausgerichtet ist. Bei einer Ausführungsform hat das Puffermaterial eine gewölbte Oberfläche, die von dem Halbleiter-Bauelement weg zeigt.

Claims (20)

  1. Verfahren zur Herstellung einer Vorrichtung mit den folgenden Schritten: Erzeugen einer Öffnung (113) entlang einem äußeren Rand an einer Oberseite eines Halbleiter-Dies (101); Überfüllen zumindest eines Teils der Öffnung (113) mit einem Puffermaterial (201), so dass es sich entlang des Randes, aber nicht über die gesamte Oberseite des Halbleiter-Dies (101) ausbreitet; und Platzieren eines Unterfüllungsmaterials (501) benachbart zu dem Puffermaterial (201) auf der Oberseite des Halbleiter-Dies (101).
  2. Verfahren nach Anspruch 1, das nach dem Überfüllen der Öffnung (113) und vor dem Platzieren des Unterfüllungsmaterials (501) weiterhin das Vereinzeln des Halbleiter-Dies (101) von einem Halbleiterwafer (100) umfasst.
  3. Verfahren nach Anspruch 2, wobei das Vereinzeln des Halbleiter-Dies (101) durch Durchtrennen des Puffermaterials (201) und des Halbleiterwafers (100) mit einer Säge erfolgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Platzieren des Unterfüllungsmaterials (501) benachbart zu dem Puffermaterial (201) weiterhin das Bonden des Halbleiter-Dies (101) an ein erstes Substrat (401) umfasst.
  5. Verfahren nach Anspruch 4, wobei während des Platzierens des Unterfüllungsmaterials (501) das Unterfüllungsmaterial (501) zwischen das erste Substrat (401) und das Puffermaterial (201) fließt.
  6. Verfahren nach Anspruch 4 oder 5, das weiterhin das Bonden des ersten Substrats (401) an ein zweites Substrat umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Überfüllen zumindest des Teils der Öffnung (113) mit dem Puffermaterial (201) das Puffermaterial (201) entlang einem gesamten Umfang des Halbleiter-Dies (101) zurückbleibt.
  8. Verfahren zur Herstellung einer Vorrichtung mit den folgenden Schritten: teilweises Vereinzeln eines Wafers (100), um eine Öffnung (113) in dem Wafer (100) zu erzeugen, wobei der Wafer (100) ein Halbleitersubstrat aus einem Material aufweist, wobei das Material einen Parameter mit einem ersten Wert hat, wobei die Öffnung (113) zumindest teilweise in eine erste Halbleitervorrichtung (101) und eine zweite Halbleitervorrichtung (103) hineinreicht; Füllen zumindest eines Teils der Öffnung (113) mit einem Puffermaterial (201) ringförmig um die erste Halbleitervorrichtung (101) herum oder nur an den Ecken der ersten Halbleitervorrichtung (101), wobei das Puffermaterial (201) den Parameter mit einem zweiten Wert hat, der von dem ersten Wert verschieden ist; vollständiges Vereinzeln des Wafers (100) nach dem Füllen der Öffnung (113), wobei nach dem vollständigen Vereinzeln des Wafers (100) das Puffermaterial (201) in der Öffnung (113) über der ersten Halbleitervorrichtung (101) zurückbleibt; Bonden der ersten Halbleitervorrichtung (101) an ein Substrat (401); und Verteilen eines Unterfüllungsmaterials (501) zwischen der ersten Halbleitervorrichtung (101) und dem Substrat (401), wobei das Unterfüllungsmaterial (501) den Parameter mit einem dritten Wert hat, wobei der zweite Wert zwischen dem ersten Wert und dem dritten Wert liegt.
  9. Verfahren nach Anspruch 8, wobei durch das teilweise Vereinzeln des Wafers (100) die Öffnung (113) so erzeugt wird, dass sie eine geneigte Kante hat.
  10. Verfahren nach Anspruch 8 oder 9, wobei durch das teilweise Vereinzeln des Wafers (100) die Öffnung (113) so erzeugt wird, dass sie senkrechte Seiten hat.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei der Parameter der Elastizitätsmodul ist.
  12. Verfahren nach einem der Ansprüche 8 bis 10, wobei der Parameter der Wärmeausdehnungskoeffizient ist.
  13. Verfahren nach einem der Ansprüche 8 bis 10, wobei bei dem Füllen zumindest des Teils der Öffnung (113) das Puffermaterial (201) in Eckbereiche der ersten Halbleitervorrichtung (101) platziert wird, wobei das Puffermaterial (201) nicht über die Eckbereiche der ersten Halbleitervorrichtung (1019 hinausreicht.
  14. Verfahren nach einem der Ansprüche 8 bis 13, das nach dem Füllen zumindest des Teils der Öffnung (113) weiterhin das Runden des Puffermaterial (201)S umfasst.
  15. Vorrichtung mit: einer Halbleitervorrichtung (101), wobei die Halbleitervorrichtung (101) einen äußeren Anschluss (109) an einer Oberseite der Halbleitervorrichtung (101) aufweist; einem Puffermaterial (201), das entlang einem äußeren Rand an der Oberseite der Halbleitervorrichtung (101) angeordnet ist; und einem Unterfüllungsmaterial (501), das von einer Seitenwand der Halbleitervorrichtung (101), um das Puffermaterial (201) herum und bis zu einem Punkt auf der Oberseite der Halbleitervorrichtung (101) zwischen dem Puffermaterial (201) und dem äußeren Anschluss (109) verläuft.
  16. Vorrichtung nach Anspruch 15, wobei das Unterfüllungsmaterial (501) ein zusammenhängendes Material ist.
  17. Vorrichtung nach Anspruch 15 oder 16, wobei das Puffermaterial (201) zumindest teilweise in die Halbleitervorrichtung (101) hineinreicht.
  18. Vorrichtung nach Anspruch 17, wobei das Puffermaterial (201) in der Halbleitervorrichtung (101) eine geneigte Kante hat.
  19. Vorrichtung nach Anspruch 17, wobei das Puffermaterial (201) in der Halbleitervorrichtung (101) eine erste Seite, die parallel zu einer Oberseite der Halbleitervorrichtung (101) ist, und eine zweite Seite mit einem Winkel zu der ersten Seite hat.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, wobei das Puffermaterial (201) in der Halbleitervorrichtung (101) eine Seitenwand hat, die mit der Seitenwand der Halbleitervorrichtung (101) verbunden ist.
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DE (1) DE102018106434B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410897B2 (en) * 2019-06-27 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a dielectric layer edge covering circuit carrier
US11417819B2 (en) * 2020-04-27 2022-08-16 Microsoft Technology Licensing, Llc Forming a bumpless superconductor device by bonding two substrates via a dielectric layer
US11742319B2 (en) 2020-09-23 2023-08-29 Innolux Corporation Method of manufacturing electronic device
TW202213809A (zh) 2020-09-23 2022-04-01 群創光電股份有限公司 製作顯示裝置的方法
US11742322B2 (en) 2021-01-20 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package having stress release structure
US11574861B2 (en) * 2021-03-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010051392A1 (en) 2000-06-08 2001-12-13 Salman Akram Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
US20090011543A1 (en) 2007-07-03 2009-01-08 Tjandra Winata Karta Enhanced Reliability of Wafer-Level Chip-Scale Packaging (WLCSP) Die Separation Using Dry Etching
US20090160035A1 (en) 2007-12-25 2009-06-25 Sanyo Electric Co., Ltd. Mesa semiconductor device and method of manufacturing the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04192421A (ja) 1990-11-26 1992-07-10 Mitsubishi Electric Corp 半導体装置
WO2006043122A1 (en) * 2004-10-21 2006-04-27 Infineon Technologies Ag Semiconductor package and method to produce the same
JP4812525B2 (ja) 2006-06-12 2011-11-09 パナソニック株式会社 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP5081037B2 (ja) 2008-03-31 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置
KR20100030500A (ko) 2008-09-10 2010-03-18 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP5625578B2 (ja) 2010-07-22 2014-11-19 株式会社村田製作所 回路モジュール
US9064881B2 (en) * 2010-11-11 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting flip-chip package using pre-applied fillet
KR20120053332A (ko) 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8742776B2 (en) 2010-11-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for resistivity measurement of bump structures
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9559005B2 (en) 2014-01-24 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging and dicing semiconductor devices and structures thereof
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9443806B2 (en) 2014-05-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacturing the same
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9508623B2 (en) * 2014-06-08 2016-11-29 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
CN105789063A (zh) 2014-12-25 2016-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US9818684B2 (en) 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
US10770405B2 (en) 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010051392A1 (en) 2000-06-08 2001-12-13 Salman Akram Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
US20090011543A1 (en) 2007-07-03 2009-01-08 Tjandra Winata Karta Enhanced Reliability of Wafer-Level Chip-Scale Packaging (WLCSP) Die Separation Using Dry Etching
US20090160035A1 (en) 2007-12-25 2009-06-25 Sanyo Electric Co., Ltd. Mesa semiconductor device and method of manufacturing the same

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