KR102383909B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26125—Reinforcing structures
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/93—Batch processes
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    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

반도체 다이를 다른 기판에 본딩한 후에 반도체 다이의 코너에서 균열이 발생하는 것을 막기 위해, 개구부가 반도체 다이의 코너에 인접하여 형성되고, 그 개구부는 완충재에 인접하여 배치되는 언더필 재료의 물리적 특성과 반도체 다이의 물리적 특성 사이의 물리적 특성을 지닌 완충재로 충전되고 과충전된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
<우선권 주장 및 교차 참조>
본 출원은 2017년 6월 30일에 출원한 미국 가출원 번호 제62/527,849호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다
<배경>
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연성 또는 유전체층, 전도성층, 및 반도성 재료층을 순차적으로 퇴적하고 그 위에 회로 부품 및 소자를 형성하기 위해 리소그래피 및 에칭 공정을 이용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 더 많은 구성요소를 소정의 체적에 집적시키기 위해 디바이스 사이즈뿐만 아니라 디바이스 간의 공간도 계속 줄임으로써 다양한 전자 구성요소(예컨대, 반도체 다이, 칩,기판 등)의 집적 밀도를 계속 향상시키고 있다. 그러나, 사이즈가 줄어듦에 따라, 구성요소들의 본딩 및 동작에 관한 문제와 함께 부가적인 문제가 발생하고 있으며, 이들 부가적인 문제는 해결되어야 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 제1 반도체 디바이스와 제2 반도체 디바이스를 구비한 웨이퍼를 도시하고 있다.
도 2a와 도 2b는 일부 실시형태에 따른 완충재의 배치를 도시하고 있다.
도 3은 일부 실시형태에 따른 웨이퍼(100)의 개편화를 도시하고 있다.
도 4는 일부 실시형태에 따른 제1 반도체 디바이스와 제2 반도체 디바이스의 본딩을 도시하고 있다.
도 5는 일부 실시형태에 따른 언더필의 배치를 도시하고 있다.
도 6은 일부 실시형태에 따른 제2 기판과 제3 기판의 본딩을 도시하고 있다.
도 7은 일부 실시형태를 따른 평면의 바닥면을 가진 개구부를 도시하고 있다.
도 8은 일부 실시형태를 따른 평면의 바닥면을 가진 완충재의 배치를 도시하고 있다.
도 9는 일부 실시형태에 따른 웨이퍼의 개편화를 도시하고 있다.
도 10은 일부 실시형태에 따른 제1 반도체 다이와 제2 기판 및 제3 기판과의 본딩을 도시하고 있다.
도 11은 일부 실시형태에 따른 동시에 이루어지는 개편화 및 코너 라운딩 공정을 도시하고 있다.
도 12는 일부 실시형태에 따른 개편화 공정 후의 별도의 코너 라운딩 공정을 도시하고 있다.
도 13a와 도 13b는 일부 실시형태에 따른 완충재의 형상 조정을 도시하고 있다.
도 14는 일부 실시형태를 따른 반도체 다이의 코너 영역에의 완충재의 배치를 도시하고 있다.
도 15는 일부 실시형태에 따른 반도체 디바이스를 보호하는 공정의 흐름도를 도시하고 있다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
CoWoS(chip on wafer on substrate) 구성의 반도체 디바이스를 참조하여 실시형태들을 후술한다. 그러나, 이것은 예시일 뿐이며 한정되는 것을 의도하지 않는다. 오히려, 여기에 구체화된 아이디어는 다양한 구성에도 사용될 수 있다.
이제 도 1을 참조하면, 웨이퍼(100) 내에 그리고 위에 형성된 제1 반도체 다이(101)와 제2 반도체 다이(103)를 구비한 웨이퍼(100)를 도시하고 있다. 일 실시형태에 있어서, 제1 반도체 다이(101)와 제2 반도체 다이(103)는 스크라이브 영역(제1 반도체 다이(101)와 제2 반도체 다이(103)의 개별 다이를 형성하기 위해 웨이퍼(100)가 분리되는 영역으로서, 도 1에서 도면부호 105가 붙여진 점선으로 표시)에 의해 분리되는 웨이퍼(100) 내에 형성된다. 일 실시형태에 있어서, 웨이퍼(100)(그리고, 이 경우에 제1 반도체 다이(101) 및 제2 반도체 다이(103))는 제1 기판, 제1 능동 디바이스, 금속화층(도 1에 개별적으로 도시되지 않음), 컨택 패드(107), 및 제1 외부 접속부(109)를 포함할 수 있다. 일 실시형태에 있어서, 제1 기판은 도핑되거나 도핑되지 않는 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료로 된 층을 포함한다. 사용할 수 있는 다른 기판은 다층 기판, 경사 기판, 또는 하이브리드 오리엔테이션 기판을 포함한다.
제1 능동 디바이스는 제1 반도체 다이(101) 및 제2 반도체 다이(103)에 대한 설계의 바람직한 구조적 및 기능적 부분을 생성하는데 사용될 수 있는, 예컨대 트랜지스터, 커패시터, 레지스터, 인덕터 등의 다양한 능동 디바이스 및 수동 디바이스를 포함한다. 제1 능동 디바이스는 제1 기판 내에 또는 그 위에 임의의 적절한 방법을 사용하여 형성될 수 있다.
금속화층은 제1 기판 및 제1 능동 디바이스 위에 형성되며, 다양한 제1 능동 디바이스들을 연결하여 제1 반도체 다이(101)와 제2 반도체 다이(103) 둘 다에 대한 기능적 회로를 형성하도록 설계된다. 일 실시형태에서는, 금속화층이 유전체 및 전도성 재료의 교번층으로 형성되고, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일 실시형태에서는, 적어도 하나의 층간 유전체층(ILD)에 의해 제1 기판으로부터 분리되는 4개의 금속화층이 있을 수 있지만, 금속화층의 엄밀한 수는 제1 반도체 다이(101)와 제2 반도체 다이(103)의 설계에 의존한다.
컨택 패드(107)는 금속화층 및 제1 능동 디바이스에 외부 컨택을 제공하기 위해 형성된다. 일 실시형태에 있어서, 컨택 패드(107)는 알루미늄 등의 전도성 재료로 형성되지만, 구리, 텅스텐 등의 다른 적절한 재료가 대안적으로 사용될 수도 있다. 컨택 패드(107)는 CVD 또는 PVD 등의 공정을 사용하여 형성될 수 있지만, 다른 적절한 재료 및 방법이 대안으로 사용될 수도 있다. 컨택 패드(107)의 재료가 퇴적된 다음에, 예컨대 포토리소그래피 마스킹 및 에칭 공정을 사용하여 그 재료는 컨택 패드(107)로 성형될 수 있다.
제1 외부 접속부(109)는 C4(controlled collapse chip connection) 범프, 볼 그리드 어레이 범프, 또는 마이크로범프 등의 컨택 범프일 수도 있고, 주석 등의 재료, 또는 은이나 구리 등의 다른 적절한 재료를 포함할 수도 있다. 제1 외부 접속부(203)가 주석 솔더 범프인 실시형태에서는, 증착(evaporation), 전기도금, 프린팅, 솔더 전사, 볼 배치 등의 임의의 적절한 방법을 통해 초기에 주석층을 약 100 ㎛의 두께로 형성함으로써 제1 외부 접속부(109)가 형성될 수 있다. 구조 상에 주석층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
한편, 솔더 범프를 제1 외부 접속부(109)의 일 실시예로서 설명하였지만, 이 설명은 예시일 뿐이며, 한정되는 것을 의도하지 않는다. 오히려, 전도성 필라(예컨대, 구리 필라) 등의 임의의 적절한 전도성 구조도 사용될 수 있다. 이러한 모든 구조가 완전히 실시형태의 범위 내에 포함되는 것이 의도된다.
스크라이브 영역(105)은 기능적 구조(제1 능동 디바이스 등)를, 스크라이브 영역(105)에 사용할 영역에 배치하지 않음으로써 형성된다. 평탄화에 사용되는 더미 금속 또는 테스트 패드 등의 다른 구조가 스크라이브 영역(105)에 배치될 수도 있지만, 제1 반도체 다이(101)와 제2 반도체 다이(103)가 서로 분리되었다면, 이들 다른 구조는 제1 반도체 다이(101) 또는 제2 반도체 다이(103)의 기능에 필요한 것은 아니다. 스크라이브 영역(105)은 약 10 ㎛와 약 200 ㎛의 사이, 예컨대 약 80 ㎛의 제1 폭(W1)을 갖도록 형성될 수 있다.
제1 외부 접속부(109)가 컨택 패드(107) 상에 형성되거나 다른 식으로 배치되었다면, 제1 개편화 공정(도 1에서 도면부호 111로 표시)이 행해져서 스크라이브 영역(105) 위의 웨이퍼(100) 내에서 그리고 제1 반도체 다이(101)와 제2 반도체 다이(103) 내에서 적어도 부분적으로 제1 개구부(113)를 형성할 수 있다. 일 실시형태에 있어서, 제1 개편화 공정(111)은 웨이퍼(100)를, 그 범위(way)의 전부가 아닌, 그 범위의 슬라이스 부분에 소 블레이드(saw blade)를 사용하여 행해질 수 있다. 그러나, 제1 개편화 공정(111)을 수행하는 데에 임의의 적절한 방법이 사용될 수도 있다.
또한, 소 블레이드는 그 소 블레이드가 웨이퍼(100)를 소잉하는데 사용될 때에, 제1 반도체 다이(101)와 제2 반도체 다이(103) 둘 다를 따라 경사진 엣지(115)를 형성하는 각진 엣지를 갖는 것이 선택되거나 제조될 수 있지만, 경사진 엣지(115)를 형성하는 임의의 다른 적절한 방법이 사용될 수도 있다. 일 실시형태에 있어서, 경사진 엣지(115)는 제1 반도체 다이(101)의 상단 표면으로부터 스크라이브 영역(105)을 향해 연장된다. 일 실시형태에 있어서, 경사진 엣지(115)는 제1 반도체 다이(101)의 상단 표면으로부터 약 20°와 약 45° 사이의 제1 각도(θ1)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 각도가 사용될 수도 있다.
또한, 제1 반도체 다이(101) 내에 경사진 엣지(115)를 형성함으로써, 제1 개편화 공정(111)이 제1 반도체 다이(101)로부터 재료를 제거할 경우 제1 반도체 다이(101) 내에는 제2 개구부(도 1에서 도면부호 117이 붙여진 점선 박스로 표시)가 형성된다. 일 실시형태에 있어서, (제1 개구부(113) 내의) 제2 개구부(117)는 약 20 ㎛와 약 200 ㎛의 사이, 예컨대 약 100 ㎛의 제2 폭(W2)을 가질 수 있다. 또, 제2 개구부(117)는 약 20 ㎛와 약 200 ㎛의 사이, 예컨대 약 100 ㎛의 제1 높이(H1)도 가질 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 2a는 완충재(201)를 제1 개구부(113) 내에 그리고 적어도 부분적으로 제1 반도체 다이(101)와 제2 반도체 다이(103) 위에 배치하는 것을 도시하고 있다. 완충재(201)는 예컨대 분배용 툴(dispensing tool)을 사용해 액상으로 또는 적어도 부분적으로 유동 가능한 형태로 제1 개구부(113)에 그리고 제1 반도체 다이(101)와 제2 반도체 다이(103)의 부분 위에 분배된다.
일 실시형태에 있어서, 완충재(201)는 제1 반도체 다이(101)의 재료(예컨대, 반도체 기판의 실리콘 재료 등의 제1 반도체 다이(101)의 주재료)와 언더필 재료(501)(도 2에는 도시하지 않지만 도 5와 관련하여 도시하고 후술함) 사이에 완충부로서 작용할 재료이다. 이 경우에, 완충부(buffer)로서 작용하기 위해, 일부 실시형태의 경우, 완충재(201)는 제1 반도체 다이(101) 재료 특성의 크기와 언더필 재료(501)의 재료 특성의 크기 사이에 있는 크기를 갖는 재료 특성을 지닌다.
예를 들어, 일부 실시형태에서, 완충재(201)는 (제1 반도체 다이(101) 내의) 제1 기판의 제2 영률과 언더필 재료(501)의 제3 영률 사이에 제1 영률을 갖는 재료일 수 있다. 추가적인 실시형태에서, 완충재(201)는 또한 (제1 반도체 다이(101) 내의) 제1 기판의 제2 CTE(열팽창계수)와 언더필 재료(501)의 제3 CTE 사이의 값을 갖는 제1 CTE를 가질 수 있다.
특정 실시형태에 있어서, (제 1 반도체 다이(101) 내의) 제1 기판은 160 GPa의 영률 및 2.6 ㎛*m-1*K-1의 CTE를 지닌 실리콘이다. 또한, 언더필 재료(501)는, 영률이 11 GPa이고 CTE가 23 ㎛*m-1*K-1인, 에폭시 등의 폴리머이다. 이러한 실시형태에 있어서, 완충재(201)는 15 GPa(실리콘의 영률과 언더필 재료(501)의 영률 사이의 값)의 영률 및 9 ㎛*m-1*K-1(실리콘의 CTE와 언더필 재료(501)의 CTE 사이의 값)의 CTE를 갖는, 에폭시, 아크릴 또는 PU 등의 재료일 수도 있다. 그러나, 임의의 적절한 재료가 사용될 수도 있다.
도 2b는 제1 반도체 다이(101), 제2 반도체 다이(103), 제1 반도체(101)와 제2 반도체 다이(103)를 둘러싸는 스크라이브 라인(105)의 적어도 일부, 및 완충재(201)의 평면도를 도시하며, 도 2a는 도 2b를 선 A-A'를 따라 자른 단면도이다. 일 실시형태에 있어서, 완충재(201)는 제1 반도체 다이(101)와 제2 반도체 다이(103)의 전역으로 연장되는 것이 아니라 제1 반도체 다이(101)와 제2 반도체 다이(103)의 외측 엣지를 둘러싸도록 분배될 수 있다. 예를 들어, 완충재(201)는 액상 또는 유동 가능한 형태일 수 있으며 예컨대 분배용 툴을 사용하여 제1 반도체 다이(101)와 제2 반도체 다이(103)의 외측 엣지 둘레에 배치될 수 있지만, 임의의 적절한 분배 방법 또는 달리 완충재(201)를 배치하는 방법이 사용될 수도 있다.
완충재(201)가 제1 반도체 다이(101)와 제2 반도체 다이(103)의 외측 엣지 둘레에 분배되는 실시형태의 경우, 완충재(201)는 스크라이브 영역(105)의 엣지로부터 제1 반도체 다이(101)의 중심을 향해, 약 100 ㎛와 약 200 ㎛의 사이, 예컨대 약 150 ㎛의 제3 폭(W3)을 갖도록 형성될 수 있다. 또한, 완충재(201)는 제1 반도체 다이(101)의 외측 엣지 둘레의 모든 방향으로 제3 폭(W3)을 유지할 수도 있다. 이 경우에, 제1 반도체 다이(101) 위의 완충재(201)는 선 A-A'를 따라 제3 폭(W3)의 두 배이거나 또는 약 20 ㎛와 약 200 ㎛의 사이, 예컨대 약 50 ㎛의 전체 폭을 가질 것이다. 그러나, 임의의 적절한 폭이 사용될 수도 있다.
또한, 완충재(201)는 제1 반도체 다이(101)로부터 스크라이브 영역(105) 위로 그리고 제2 반도체 다이(103) 위로 연속적으로 연장되도록 분배될 수 있다. 이 실시형태에 있어서, 완충재(201)는 제3 폭(W3)의 2배인 제4 폭(W4)(제1 반도체 다이(101)와 제2 반도체 다이(103) 양쪽 위에서의 완충재(201)의 폭을 포함)뿐만 아니라 스크라이브 영역(105)의 제1 폭(W1)도 가질 수 있다. 이와 같이, 완충재(201)는 약 40 ㎛와 약 400 ㎛의 사이, 예컨대 약 130 ㎛의 제4 폭(W4)을 가질 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
이제 도 2a를 참조하면, 완충재(201)는 제1 반도체 다이(101)의 상단 표면 위에서 제2 높이(H2)로도 분배될 수 있다. 일 실시형태에 있어서, 제2 높이(H2)는 제1 반도체 다이(101)와 제2 기판(도 2a에는 도시하지는 않지만 도 4와 관련하여 도시하고 후술함) 사이의 최종적인 스탠드오프 높이(Hso)보다 작다. 예를 들어, 일 실시형태에서, 제2 높이(H2)는 스탠드오프 높이(Hso)의 1/3 내지 1/2 사이일 수 있다. 따라서, 원하는 스탠드오프 높이(Hso)가 약 30 ㎛와 약 150 ㎛의 사이, 예컨대 약 100 ㎛라면, 제2 높이(H2)는 약 10 ㎛와 약 70 ㎛의 사이, 예컨대 약 40 ㎛일 수 있다. 그러나, 임의의 적절한 높이가 사용될 수도 있다.
완충재(201)가 분배되었으면, 완충재(201)는 경화되어 고화될 수 있다. 완충재(201)가 에폭시인 실시형태의 경우, 완충재(201)는 약 110℃와 약 150℃의 사이, 예컨대 약 180℃의 온도에서 약 10 초와 약 2 시간의 사이, 예컨대 약 30 분의 시간 동안 경화될 수 있다. 그러나, 임의의 적절한 온도(실온 포함) 및 임의의 적절한 경화 시간이 사용될 수도 있다.
도 3은 제2 개편화 공정(도 3에는 도면 부호 301이 붙여진 점선 박스로 표시)을 도시한다. 일 실시형태에 있어서, 제2 개편화 공정(301)은 제1 반도체 다이(101)와 제2 반도체 다이(103) 사이에서 웨이퍼(100)를 슬라이싱하기 위해 소 블레이드를 사용함으로써 수행될 수 있다. 스크라이브 영역(105) 내에서 웨이퍼(100)를 슬라이싱함으로써, 제1 반도체 다이(101)는 제2 반도체 다이(103)뿐만 아니라 웨이퍼(100)로부터 그리고 웨이퍼(100) 상에 형성된 다른 나머지 다이로부터 분리될 것이다.
제2 개편화 공정(301)이 제1 반도체 다이(101)를 제2 반도체 다이(103)로부터 분리시키는 동안, 제2 개편화 공정(301)은 또한 완충재(201)를 절단하여 그 재료를 제거할 것이다. 이와 같이, 완충재(201)와 제1 반도체 다이(101) 둘 다가 소잉되기 때문에, 완충재(201)는 제2 개편화 공정(301)이 행해진 후에 제1 반도체 다이(101)의 측벽과 정렬되고 그 측벽에 대해 평평한 외부 측벽을 가질 것이다.
또한, 도 3이 수직 방향으로 정렬된 완충재(201)와 제1 반도체 다이(101)를 도시하지만, 이것은 예시일 뿐이며 한정되는 것을 의도하지 않는다. 오히려, 임의의 적절한 방위가 사용될 수도 있다. 예를 들어, 각진 엣지를 가진 소 블레이드가 사용되면, 완충재(201)와 제1 반도체 다이(101)의 적어도 일부는 서로 정렬되지만, 도 3에 도시하는 수직 방향에 대해 일정한 각도를 가질 수도 있다. 임의의 적절한 방위가 사용될 수도 있다.
또한, 당업자라면 알 수 있듯이, 제1 반도체 다이(101)를 개편화하는 데에 소 블레이드를 사용하는 것은 하나의 예시적인 실시형태일 뿐이며, 한정되는 것을 의도하지 않는다. 하나 이상의 에칭을 이용하여 제1 반도체 다이(101)와 제2 반도체 다이(103)를 분리하는 방법 등의, 제1 반도체 다이(101)를 개편화하는 대안적인 방법 또는 심지어 레이저 어블레이션도 대안적으로 사용될 수 있다. 이들 방법 및 기타 적절한 방법이 웨이퍼(100)를 개편화하는 데에 대안적으로 사용될 수도 있다.
도 4는 제1 반도체 다이(101)가 개편화되었다면, 제1 반도체 다이(101)가 제2 기판(401)에 본딩될 수 있음을 도시하고 있다. 일 실시형태에 있어서, 제2 기판(401)은 하나 이상의 쓰루 비아(405), 하나 이상의 제2 컨택 패드(403), 및 하나 이상의 제3 컨택 패드(407)를 구비한 인터포저 기판(이 인터포저 기판 내에는 다수의 디바이스가 위치함)을 포함할 수도 있다.
제2 기판(401)은 제2 기판(401)의 한면 또는 양면 상에 배치된 하나 이상의 재배선층(개별적으로 도시하지 않음)을 가질 수 있다. 하나 이상의 쓰루 비아(405)는 제2 기판(401)의 제1 면에 있는 제1 RDL을 제2 기판(401)의 제2 면에 있는 제2 RDL에 접속시키는 전도성 재료를 포함할 수 있다. RDL은 하나 이상의 쓰루 비아(405)에 전기적으로 접속될 수 있는 전도성 라인을 갖는 유전체층을 포함할 수 있다. 예를 들어, 제1 RDL은 (제2 기판(401)의 제1 면 상에 있는) 제2 컨택 패드(403) 중 하나 이상을 (제2 기판(401)의 제2 면 상에 있는) 제3 컨택 패드(407) 중 하나 이상에 접속시킬 수 있다. 제3 컨택 패드(407)는 제2 기판(401)(그래서, 제1 반도체 다이(101))을 제3 기판(601)(도 4에는 도시하지 않지만 도 6과 관련하여 도시하며 후술함)에 접속시키는데 사용될 수 있다.
일 실시형태에서, 제2 컨택 패드(403)와 제3 컨택 패드(407)는 도 1과 관련하여 전술한 컨택 패드(107)와 유사할 수 있다. 예를 들어, 제2 컨택 패드(403)와 제3 컨택 패드(407)은 CVD에 이어지는 패터닝 등의 공정을 통해 형성된 알루미늄 등의 전도성 재료일 수 있다. 그러나, 다른 실시형태에 있어서, 제2 컨택 패드(403)와 제3 컨택 패드(407)는 컨택 패드(107)와 상이할 수도 그리고 서로 상이할 수도 있다.
다른 실시형태에서는, 제2 기판(401)이 추가 반도체 디바이스가 형성되어 있는 다른 반도체 웨이퍼일 수도 있다. 예를 들어, 제2 기판(401)은, 제1 반도체 다이(101)와 함께 작업하도록 설계되지만 제2 반도체 기판(401)의 반도체 웨이퍼 내의 다른 반도체 디바이스로부터 아직 개편화되지 않은 제3 반도체 디바이스(개별적으로 도시하지는 않음)를 포함할 수도 있다.
제1 반도체 다이(101)를 제2 기판(401)에 본딩하기 위해, 제1 외부 접속부(109)는 제2 기판(401)의 제2 컨택 패드와 정렬되어 그 제2 컨택 패드와의 물리적 접속으로 배치된다. 배치된 상태에서, 제1 외부 접속부(109)의 재료의 리플로우를 시작하기 위해 제1 외부 접속부(109)의 온도를 상승시킨다. 리플로우 공정이 행해지고, 그 후에 제1 외부 접속부(109)의 재료가 고화되면, 제1 반도체 다이(101)는 제2 기판(401)에 전기적 및 물리적으로 연결된다.
한편, 리플로우 공정을 하나의 본딩 공정으로서 설명하였지만, 이 설명은 예시일 뿐이며, 한정되는 것을 의도하지 않는다. 오히려, 구리 필라를 사용하는 실시형태에서의 구리-구리 본딩 등의 기타 적절한 본딩 공정도 사용할 수 있다. 이러한 모든 본딩 공정이 완전히 실시형태의 범위 내에 포함되는 것이 의도된다.
제1 반도체 다이(101)와 제2 기판(401)이 서로 본딩되었다면, 제1 반도체 다이(101)는 제2 기판(401)으로부터 스탠드오프 높이(Hso)만큼 분리된다. 일 실시형태에서는, 스탠드오프 높이(Hso)는 약 30 ㎛와 약 150 ㎛의 사이, 예컨대 약 100 ㎛일 수 있다. 그러나, 임의의 적절한 스탠드오프 높이가 사용될 수도 있다.
도 5는 제2 외부 접속부(109)를 밀봉하여 보호하기 위해 제1 반도체 다이(101)와 제2 기판(401) 사이에 언더필 재료(501)를 도포하는 것을 도시하고 있다. 일 실시형태에 있어서, 언더필 재료(501)는 에폭시, 수지 등의 단일의 연속적인 재료일 수 있으며, 제1 반도체 다이(101)와 제2 기판(401) 사이에서 흐르는 액상 형태로 언더필 재료(501)를 주입함으로써 분배될 수도 있다. 언더필 재료(501)가 배치되었으면, 언더필 재료(501)는 경화되어 고화될 수 있다.
제1 외부 접속부(109)를 밀봉하는 것에 더하여, 언더필 재료(501)가 제1 반도체 다이(101)의 각 측면 상에 필렛(fillet)을 형성하도록 분배되고, 그에 의해 제1 반도체 다이(101)의 측면을 밀봉하고 보호한다. 일 실시형태에 있어서, 언더필 재료(501)는 필렛이 약 2 mm 미만, 예컨대 약 1.5 mm와 약 2 mm의 사이에 제5 폭(W5)(제1 반도체 다이(101)와 반대쪽으로 연장됨)을 가질 때까지 분배될 수 있다. 또한, 필렛은 제1 반도체 다이(101)의 모든 측벽을 덮기 위해 연장되거나 연장되지 않는 제3 높이(H3)를 가질 수 있다. 이 경우, 제3 높이(H3)는 약 700 mm와 약 1000 mm의 사이일 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 6은 언더필 재료(501)가 제1 반도체 다이(101)와 제2 기판(401) 사이에 배치되었다면, 제2 기판(401)이 개편화된 다음 제3 기판(601)에 본딩될 수 있음을 도시하고 있다. 일 실시형태에 있어서, 제2 기판(401)은 제2 기판(401)을 개별 부분으로 분리하는 하나 이상의 소 블레이드를 사용하여 개편화될 수 있다. 그러나, 레이저 어블레이션 또는 하나 이상의 습식 에칭을 비롯한 임의의 적절한 개편화 방법도 사용될 수 있다.
개편화되면, 제2 기판(401), 따라서 제1 반도체 다이(101)는 예컨대 제2 외부 커넥터(603)를 사용하여 제3 기판(601)에 본딩된다. 일 실시형태에서는, 제2 외부 커넥터(603)가 볼 그리드 어레이 범프, 마이크로범프, 또는 C4(controlled collapse chip connection) 범프 등의 컨택 범프일 수도 있고, 주석 등의 재료 또는 은이나 구리 등의 기타 적절한 재료를 포함할 수도 있다. 제2 외부 커넥터(603)가 주석 솔더 범프인 실시형태에서는, 증착(evaporation), 전기도금, 프린팅, 솔더 전사, 볼 배치 등의 임의의 적절한 방법을 통해 초기에 주석층을 약 100 ㎛의 두께로 형성함으로써 제2 외부 커넥터(603)가 형성될 수 있다. 구조 상에 주석층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
제2 외부 커넥터(603)가 형성되었으면, 제2 외부 커넥터(603)를 사용하여 제2 기판(401)이 제3 기판(601)에 본딩된다. 일 실시형태에 있어서, 제3 기판(601)은 비스말레이미드 트리아진(BT), FR-4, ABF 등의 폴리머 재료의 다수의 얇은 층(또는 라미네이트)의 스택으로서 형성된 라미네이트 기판 등의 인쇄 회로 기판일 수도 있다. 그러나, 실리콘 인터포저, 실리콘 기판, 유기 기판, 세라믹 기판 등의 임의의 다른 적절한 기판도 대안적으로 사용될 수 있고, 제2 기판(401)에 지지부 및 연결성을 제공하는 이러한 모든 재배선 기판(redistributive substrate)도 완전히 실시형태의 범주 내에 포함되는 것이 의도된다.
제2 기판(401)은 제2 기판(401)을, 대응하는 컨택 패드 사이에 제2 외부 커넥터(603)를 가진 제3 기판(601)과 초기 정렬시킴으로써 제3 기판(601)에 본딩될 수 있다. 물리적 접촉이 이루어지면, 리플로우가 행해져서 제2 외부 커넥터(603)를 리플로우잉하고 제2 외부 커넥터(603)를 제2 기판(401) 및 제3 기판(601) 모두와 본딩할 수 있다. 한편, 임의의 적절한 본딩이 대안적으로 사용될 수도 있다.
완충재(201)를 제1 반도체 다이(101)와 언더필 재료(501) 사이에 배치함으로써, 완충재(201)는 제1 반도체 다이(101)의 재료와 언더필 재료(501) 사이에서 완충부로서 작용할 수 있다. 이와 같이, 언더필 재료(501)에서 발생할 수 있는 균열과 같은, 열팽창계수의 차이로 인한 부정적인 영향이 감소되거나 제거될 수 있다. 이러한 감소는 CoWoS(chip on wafer on substrate) 구성을 사용하는 실시형태에 있어서 신뢰성 윈도우의 확대뿐만 아니라 수율 및 신뢰성의 전반적인 향상으로 이어진다.
도 7은 경사진 측벽을 갖는 대신에 제1 개구부(113)가 제1 반도체 다이(101) 및 제2 반도체 다이(103)의 상단 표면에 수직인 측벽을 갖고, 제1 반도체 다이(101)의 상단 표면과 평행하며 평면의 바닥면을 갖는 측벽을 갖는 다른 실시형태를 도시하고 있다. 이 실시형태에서는, 제1 개편화 공정(111)에 각진 소 블레이드(도 1과 관련하여 전술함)을 사용하는 것 대신에, 직선형 측면을 갖는 소우 블레이드를 사용하여 제1 개구부(113)가 형성된다. 제1 개구부(113)에 직선형 측벽을 사용하는 다른 실시형태에서는, 웨이퍼(100)의 재료를 제거하고 직선형 측벽을 갖는 제1 개구부(113)를 형성하기 위해, 레이저 어블레이션 또는 심지어 건식 에칭 등의 하나 이상의 일련의 에칭을 사용하여 제1 개구부(113)를 형성할 수 있다. 직선형 측벽을 갖는 제1 개구부(113)를 형성하는 임의의 적절한 방법도 완전히 실시형태의 범위 내에 포함되는 것이 의도된다.
이 실시형태에 있어서, 제1 개구부(113)는 약 10 ㎛와 약 90 ㎛의 사이, 예컨대 약 20 ㎛의 제4 높이(H4)을 갖도록 형성될 수 있다. 또한, 제1 개구부(113)는 스크라이브 영역(105)으로부터 약 10 ㎛와 약 90 ㎛의 사이, 예컨대 약 20 ㎛의 제4 폭(W6)만큼 제1 반도체 다이(101)로 연장될 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 8은 완충재(201)를 제1 개구부(113) 내에 그리고 적어도 부분적으로 제1 반도체 다이(101)와 제2 반도체 다이(103) 위에 배치하는 것을 도시하고 있다. 일 실시형태에 있어서, 완충재(201)는 도 2a와 관련하여 전술한 바와 같이 배치될 수 있다. 예를 들어, 완충재(201)는 (도 2b와 관련하여 전술한 바와 같이) 제1 반도체 다이(101)와 제2 반도체 다이(103)의 외부 엣지 둘레에 액상으로 또는 유동 가능한 형태로 분배될 수 있다. 그러나, 완충재(201)는 임의의 적절한 방식으로도 분배될 수 있다.
이 실시형태에 있어서, 제1 개구부(113)가 직선형 바닥면뿐만 아니라 직선형 측벽을 갖도록 형성되기 때문에, 완충재(201)도 직선형이며 제1 반도체 다이(101)의 상단 표면과 평행한 바닥면을 가질 것이다. 또한, 완충재(201)도, 직각으로 바닥면과 교차하여, 완충재(201)를 계단 형상으로 형성하는 측벽을 가질 것이다. 그러나, 임의의 적절한 형상이 사용될 수도 있다.
도 9는 완충재(201)의 배치 후에 제2 개편화 공정(301)을 수행하는 것을 도시하고 있다. 일 실시형태에 있어서, 제2 개편화 공정(301)은 도 3과 관련하여 전술한 바와 같이 수행될 수도 있다. 예를 들어, 소 블레이드 공정, 레이저 어블레이션 공정, 하나 이상의 습식 에칭 등이 웨이퍼(100)를 분리하고 제1 반도체 다이(101)를 제2 반도체 다이(103)로부터 분리하는데 사용될 수 있다. 그러나, 웨이퍼(100)를 개편화하는 데에 임의의 적절한 공정이 사용될 수도 있다.
또한, 완충재(201)는 제1 반도체 다이(101)의 상단 표면과 평행한 바닥면을 가지기 때문에, 제2 개편화 공정(301)에 의해 형성되는 완충재(201)의 측벽(제2 반도체 다이(103)를 향하는 측벽)은 제1 반도체 다이(101)의 측벽과 정렬될 뿐만 아니라, 일부 실시형태에서는, 완충재(201)의 바닥면과 수직일 것이다. 완충재(201)의 바닥면의 형상을 이렇게 조정함으로써 공정 가변성을 크게 할 수 있고 공정 통합을 위한 추가적인 옵션을 제공할 수 있다.
도 10은 제1 반도체 다이(101)를 제2 기판(401)에 본딩, 제1 반도체 다이(101)와 제2 기판(401) 사이에 언더필 재료(501)를 배치, 및 제3 기판(601)에 제2 기판(401)을 본딩하는 것을 도시하고 있다. 일 실시형태에 있어서, 이들 공정 단계는 도 4 내지 도 6과 관련하여 전술한 바와 같이 수행될 수도 있다. 그러나, 임의의 적절한 공정 단계가 사용될 수도 있다.
도 11은 완충재(201)가 상측 코너에서 직각형이 되는 것이 아니라 만곡된 형상을 갖는 다른 실시형태를 도시하고 있다. 이 실시형태에 있어서, 완충재(201)의 코너는 도 3과 관련하여 전술한 바와 같이 제2 개편화 공정(301) 중에 만곡될 수 있다. 그러나, 이 실시형태에서는, 직선형 측면을 갖는 소 블레이드를 사용하는 대신에, 각진 측면을 갖는 소 블레이드가 사용될 수 있다. 이와 같이, 이 소우 블레이드는 소 블레이드의 형상으로 완충재(201)의 재료를 제거함으로써 완충재(201)의 상측 코너를 라운딩할 것이다.
일 실시형태에 있어서, 완충재(201)의 코너가 직각형이 아니라 만곡될 수 있어 완충재(201)의 코너는 제1 곡률을 갖는다. 이 경우에, 완충재(201)의 코너는 약 90도와 약 10도의 사이, 예컨대 약 30도의 제1 곡률을 가질 수 있다. 그러나, 임의의 적절한 형상이 사용될 수도 있다.
도 12는 완충재(201)의 라운딩된 코너를 형성하는 다른 실시형태를 도시하고 있으며, 이 실시형태에서는 제2 개편화 공정(301)을 사용하여 라운딩된 코너를 형성하는 것 대신에, 라운딩된 코너를 형성하기 위해 별도의 라운딩 공정(도 12에서 도면 부호 1201이 붙여진 점선 박스로 표시)을 사용한다. 일 실시형태에서, 라운딩 공정(1201)은 완충재(201)의 재료를 제거하고 라운딩된 코너를 형성하기 위해 성형된 소 블레이드를 사용하는 제2 개편화 공정(301) 이후에 수행되는 제3 개편화 공정일 수 있다. 다른 실시형태에서는, 레이저 그루빙 공정을 사용하여 라운딩된 코너가 형성될 수 있으며, 이에 의해 레이저는 완충재(201)의 라운딩된 코너를 형성하기 위해 제거되는 것이 바람직한 완충재(201)의 부분을 지향하게 된다. 코너를 라운딩하는 임의의 적절한 방법이 완충재(201)를 재성형하는 데에 사용될 수도 있다.
도 13a 내지 도 13b는 완충재(201)의 형상이 (도 2a와 관련하여 전술한 바와 같이) 평면형의 상단 표면을 갖는 것이 아니라 보다 둥근 상단 표면을 가질 수 있는 또 다른 실시형태를 도시하고 있다. 이 실시형태에 있어서, 도 13a에 도시하는 바와 같이, 완충재(201)의 재료로는 분배된 후에 완충재(201)의 형상을 조정할 수 있는 것이 선택될 수 있다. 예를 들어, 일 실시형태에서는 완충재(201)의 재료로서 소수성이 높은 것이 선택될 수도 있지만, 다른 실시형태에서는 완충재(201)의 재료로서 소수성이 낮은 것이 선택될 수도 있는데, 소수성은 완충재(201)의 형상을 변형한다. 적절한 재료를 선택하여 소수성을 조정함으로써, 완충재(201)는 더 평평하거나 더 둥근 상단 표면을 갖도록 조정될 수 있다.
특정 실시형태에 있어서, 완충재(201)는 SiN의 소수성 또는 친수성을 지닌, 아크릴 등의 폴리머가 선택된다. 이 선택된 재료 및 그 특성이 주어지면, 완충재(201)가 분배될 때 완충재(201)는 평면성(planarity)으로부터 만곡된 형상으로 당겨진다. 이와 같이, 완충재(201)는 완충재(201)의 엣지에서 약 10 ㎛와 약 70 ㎛의 사이, 예컨대 약 40 ㎛의 제5 높이(H5)를 가질 수 있으며, 또한 스크라이브 영역(105)의 엣지 위의 한점에서 약 10 ㎛와 약 100 ㎛의 사이, 예컨대 약 50 ㎛의 제6 높이(H6)를 가질 수도 있다. 또한, 완충재(201)는 완충재(201)의 중간점에서 약 10 ㎛와 약 150 ㎛의 사이, 예컨대 약 60 ㎛의 제7 높이(H7)도 가질 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 13b는, 완충재(201)의 재료로서, 보다 둥근 상단 표면을 갖도록 완충재(201)의 형상을 조정할 수 있는 것이 선택된 후에, 웨이퍼(100)가 개편화될 수 있고, 제1 반도체 다이(101)가 제2 기판(401)에 본딩될 수 있으며, 언더필 재료(501)가 제1 반도체 다이(101)와 제2 기판(401) 사이에 배치될 수 있고, 제2 기판(401)이 제3 기판(601)에 본딩될 수 있음을 도시하고 있다. 일 실시형태에 있어서, 이들 공정 단계는 도 4 내지 도 6과 관련하여 전술한 바와 같이 수행될 수도 있다. 그러나, 임의의 적절한 공정 단계가 사용될 수도 있다.
도 14는 완충재(201)가, 제1 반도체 다이(101) 및 제2 반도체 다이(103)의 전체 외측 엣지를 따라 분배되는 대신에, 제1 반도체 다이(101)의 코너에 그리고 제2 반도체 다이(103)의 코너에만 분배되는 또 다른 실시형태를 도시하고 있다. 이 실시형태에 있어서, 완충재(201)는 제1 반도체 다이(101) 위에서 약 100 ㎛와 약 500 ㎛의 사이, 예컨대 약 200 ㎛의 제7 폭(W7)을 갖도록 분배될 수 있다. 또한, 완충재(201)는 약 100 ㎛와 약 500 ㎛의 사이, 예컨대 약 200 ㎛의 제1 길이(L1)를 갖도록 분배될 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
제1 반도체 다이(101)와 제2 반도체 다이(103)의 코너를 따라 완충재(201)를 사용함으로써, 완충재(201)는 코너를 따라 균열을 방지하는데 도움이 되는 바람직한 완충을 제공할 수 있지만, 더 적은 양의 완충재(201)가 이용된다. 이러한 재료의 감축은 비용의 전반적인 감소로 이어지고 처리량을 향상시키는데 도움이 된다.
도 15는 여기에 설명하는 공정 단계 중 적어도 일부를 나타내는 단순화된 흐름도를 도시하고 있다. 일 실시형태에 있어서, 제1 단계(1501)는 제1 개편화 공정을 수행하는 단계를 포함하고, 제2 단계(1503)는 제1 개편화 공정에 의해 형성되는 개구부 내에 완충재를 분배하는 단계를 포함한다. 완충재가 분배되어 경화되면, 제2 개편화 공정이 제3 단계(1505)에서 수행되고, 제4 단계(1507)에서, 개편화된 반도체 다이가 기판에 본딩된다. 본딩되면, 제5 단계(1509)에서, 개편화된 반도체 다이와 기판 사이에 언더필 재료가 분배되고, 개편화된 조합체가 제6 단계(1511)에서 다른 기판에 본딩된다.
일 실시형태에 있어서, 디바이스를 제조하는 방법은, 반도체 다이의 외측 엣지를 따라 개구부를 형성하는 단계와, 개구부의 적어도 일부를 완충재로 과충전하는 단계와, 완충재에 인접하여 언더필 재료를 배치하는 단계를 포함한다. 일 실시형태에 있어서, 상기 방법은 개구부를 과충전한 후에 그리고 언더필 재료를 배치하기 전에, 반도체 웨이퍼로부터 반도체 다이를 개편화하는 단계를 더 포함한다. 일 실시형태에 있어서, 반도체 다이를 개편화하는 단계는 소(saw)로 완충재와 반도체 웨이퍼를 슬라이싱함으로써 행해진다. 일 실시형태에 있어서, 상기 방법은 완충재에 인접하여 언더필 재료를 배치하기 전에 반도체 다이를 제1 기판에 본딩하는 단계를 더 포함한다. 일 실시형태에 있어서, 언더필 재료는 언더필 재료를 배치하는 동안에 제1 기판과 완충재 사이에 흐른다. 일 실시형태에 있어서, 상기 방법은 제1 기판을 제2 기판에 본딩하는 단계를 더 포함한다. 일 실시형태에 있어서, 개구부의 적어도 일부를 완충재로 과충전하는 단계는 반도체 다이의 전체 주변을 따라 완충재를 남긴다.
다른 실시형태에 있어서, 디바이스를 제조하는 방법은, 제1 웨이퍼를 부분적으로 개편화하여 제1 웨이퍼 내에 제1 개구부를 형성하는 단계로서, 제1 웨이퍼는 제1 값을 갖는 제1 특성을 지닌 제1 재료의 반도체 기판을 포함하고, 제1 개구부는 제1 반도체 디바이스와 제2 반도체 디바이스 양쪽으로 적어도 부분적으로 연장되는 것인, 제1 개구부 형성 단계와, 제1 값과는 상이한 제2 값을 갖는 상기 제1 특성을 지닌 완충재로 제1 개구부의 적어도 일부를 충전하는 단계와, 제1 개구부를 충전한 후에 제1 웨이퍼를 완전히 개편화하는 단계로서, 제1 웨이퍼를 완전히 개편화한 후에 완충재는 제1 반도체 디바이스 위의 제1 개구부 내에 남아 있는 것인, 상기 제1 웨이퍼를 완전히 개편화하는 단계와, 제1 반도체 디바이스를 기판에 본딩하는 단계와, 제1 반도체 디바이스와 기판 사이에 언더필 재료를 분배하는 단계를 포함하고, 언더필 재료는 제3 값을 갖는 제1 특성을 지니고, 제2 값은 제1 값과 제3 값 사이에 있다. 일 실시형태에 있어서, 제1 웨이퍼를 부분적으로 개편화하는 것은 경사진 엣지를 갖도록 제1 개구부를 형성한다. 일 실시형태에 있어서, 제1 웨이퍼를 부분적으로 개편화하는 것은 수직 측면을 갖도록 제1 개구부를 형성하는 단계를 포함한다. 일 실시형태에 있어서, 제1 특성은 영률(Young's modulus)이다. 일 실시형태에 있어서, 제1 특성은 열팽창계수이다. 일 실시형태에 있어서, 제1 개구부의 적어도 일부를 충전하는 단계는 완충재를 제1 반도체 디바이스의 코너 영역에 배치하고, 완충재는 제1 반도체 디바이스의 코너 영역을 지나 연장되지 않는다. 일 실시형태에 있어서, 방법은 제1 개구부의 적어도 일부를 충전한 후에 완충재를 라운딩하는 단계를 더 포함한다.
또 다른 실시형태에 있어서, 디바이스는, 제1 외부 접속부를 포함하는 제1 반도체 디바이스와, 제1 반도체 디바이스의 외측 엣지를 따라 위치한 완충재와, 제1 반도체 디바이스의 측벽으로부터, 완충재 둘레로 그리고 완충재와 제1 외부 접속부 사이의 점까지 연장되는 언더필 재료를 포함한다. 일 실시형태에 있어서, 언더필 재료는 연속적인 제1 재료이다. 일 실시형태에 있어서, 완충재는 제1 반도체 디바이스로 적어도 부분적으로 연장된다. 일 실시형태에 있어서, 완충재는 제1 반도체 디바이스 내에 경사진 엣지를 갖는다. 일 실시형태에 있어서, 제1 반도체 디바이스 내의 완충재는 제1 반도체 디바이스의 상단 표면과 평행한 제1 면과, 제1 면과 일정한 각도를 가진 제2 면을 갖는다. 일 실시형태에 있어서, 제1 반도체 디바이스 내의 완충재는 제1 반도체 디바이스의 측벽에 연결되는 측벽을 갖는다.
또 다른 실시형태에 있어서, 디바이스를 제조하는 방법은, 제1 반도체 디바이스와 제2 반도체 디바이스를 가진 반도체 웨이퍼를 제공하는 단계와, 제1 반도체 디바이스와 제2 반도체 디바이스 사이에서 스크라이브 영역 위에 제1 개구부를 형성하는 단계와, 제1 재료를 제1 개구부에 분배하는 단계와, 개편화 공정에서 제1 재료의 일부를 제거하는 단계를 포함하고, 개편화 공정은 제2 반도체 디바이스로부터 제1 반도체 디바이스를 분리하고, 개편화 공정은 제1 반도체 디바이스 위에 제1 재료의 제1 부분을 남기며, 제1 부분은 200 ㎛ 미만의 폭을 갖는다. 일 실시형태에 있어서, 제1 재료의 부분을 제거하는 것은 수직 코너부를 남긴다. 일 실시형태에 있어서, 제1 재료의 부분을 제거하는 것은 라운딩된 코너부를 남긴다. 일 실시형태에 있어서, 제1 개구부를 형성하는 것은 경사진 엣지를 형성한다.
또 다른 실시형태에 있어서, 디바이스는, 상단 표면 및 측벽을 포함하는 제1 반도체 디바이스로서, 상단 표면 및 측벽은 이 상단 표면 및 측벽과 오정렬되는 제1 표면에 의해 연결되는 것인, 상기 제1 반도체 디바이스와, 상단 표면과 물리적으로 접촉하고 제1 표면을 덮는 완충재로서, 완충재의 제2 표면은 측벽과 정렬되는 것인 상기 완충재와, 상단 표면 및 완충재와 물리적으로 접촉하는 언더필 재료를 포함한다. 일 실시형태에 있어서, 완충재는 계단 형상을 갖는다. 일 실시형태에 있어서, 제1 표면은 경사진 표면이다.
또 다른 실시형태에 있어서, 디바이스는, 반도체 디바이스의 코너에 위치한 개구부를 가진 반도체 디바이스와, 개구부 내에 적어도 부분적으로 위치한 완충재로서, 완충재는 반도체 디바이스 전체로 연장되지 않는 것인 상기 완충재와, 반도체 디바이스에 본딩되는 기판과, 반도체 디바이스와 기판 사이에 위치한 언더필 재료를 포함하고, 완충재는 반도체 디바이스의 값과 언더필 재료의 값 사이에 있는 값을 갖는 제1 특성을 지닌다. 일 실시형태에 있어서, 완충재는 반도체 디바이스의 제2 측벽과 정렬되는 제1 측벽을 갖는다. 일 실시형태에 있어서, 완충재는 제1 반도체 디바이스와 반대쪽으로 향하는 라운딩된 표면을 갖는다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 디바이스를 제조하는 방법에 있어서,
반도체 다이의 외측 엣지를 따라 개구부를 형성하는 단계와,
상기 개구부의 적어도 일부를 완충재로 과충전하는 단계와,
상기 완충재에 인접하여 언더필 재료를 배치하는 단계를 포함하는 디바이스 제조 방법.
2. 제1항에 있어서, 상기 개구부를 과충전한 후에 그리고 상기 언더필 재료를 배치하기 전에, 반도체 웨이퍼로부터 반도체 다이를 개편화(singulating)하는 단계를 더 포함하는 디바이스 제조 방법.
3. 제2항에 있어서, 상기 반도체 다이를 개편화하는 단계는, 소(saw)로 상기 완충재와 상기 반도체 웨이퍼를 슬라이싱함으로써 행해지는 것인 디바이스 제조 방법.
4. 제1항에 있어서, 상기 완충재에 인접하여 언더필 재료를 배치하기 전에 상기 반도체 다이를 제1 기판에 본딩하는 단계를 더 포함하는 디바이스 제조 방법.
5. 제4항에 있어서, 상기 언더필 재료는 상기 언더필 재료를 배치하는 동안에 상기 제1 기판과 상기 완충재 사이에 흐르는 것인 디바이스 제조 방법.
6. 제5항에 있어서, 상기 제1 기판을 제2 기판에 본딩하는 단계를 더 포함하는 디바이스 제조 방법.
7. 제1항에 있어서, 상기 개구부의 적어도 일부를 완충재로 과충전하는 단계는 상기 반도체 다이의 전체 주변을 따라 상기 완충재를 남기는 것인 디바이스 제조 방법.
8. 디바이스를 제조하는 방법에 있어서,
제1 웨이퍼를 부분적으로 개편화하여 상기 제1 웨이퍼 내에 제1 개구부를 형성하는 단계로서, 상기 제1 웨이퍼는 제1 값을 갖는 제1 특성을 지닌 제1 재료의 반도체 기판을 포함하고, 상기 제1 개구부는 제1 반도체 디바이스와 제2 반도체 디바이스 양쪽으로 적어도 부분적으로 연장되는 것인, 상기 제1 개구부 형성 단계와,
상기 제1 값과는 상이한 제2 값을 갖는 제1 특성을 지닌 완충재로 상기 제1 개구부의 적어도 일부를 충전하는 단계와,
상기 제1 개구부를 충전한 후에 상기 제1 웨이퍼를 완전히 개편화하는 단계로서, 상기 제1 웨이퍼를 완전히 개편화한 후에 상기 완충재는 상기 제1 반도체 디바이스 위의 제1 개구부 내에 남아 있는 것인, 상기 제1 웨이퍼를 완전히 개편화하는 단계와,
상기 제1 반도체 디바이스를 기판에 본딩하는 단계와,
상기 제1 반도체 디바이스와 상기 기판 사이에 언더필 재료를 분배하는 단계를 포함하고, 상기 언더필 재료는 제3 값을 갖는 상기 제1 특성을 지니고, 상기 제2 값은 상기 제1 값과 상기 제3 값 사이에 있는 것인 디바이스 제조 방법.
9. 제8항에 있어서, 상기 제1 웨이퍼를 부분적으로 개편화하는 것은, 경사진 엣지(beveled edge)를 갖도록 상기 제1 개구부를 형성하는 것인 디바이스 제조 방법.
10. 제8항에 있어서, 상기 제1 웨이퍼를 부분적으로 개편화하는 것은, 수직 측면을 갖도록 상기 제1 개구부를 형성하는 것인 디바이스 제조 방법.
11. 제8항에 있어서, 상기 제1 특성은 영률(Young's modulus)인 것인 디바이스 제조 방법.
12. 제8항에 있어서, 상기 제1 특성은 열팽창계수인 것인 디바이스 제조 방법.
13. 제8항에 있어서, 상기 제1 개구부의 적어도 일부를 충전하는 단계는 상기 완충재를 상기 제1 반도체 디바이스의 코너 영역에 배치하고, 상기 완충재는 상기 제1 반도체 디바이스의 코너 영역을 지나 연장되지 않는 것인 디바이스 제조 방법.
14. 제8항에 있어서, 상기 제1 개구부의 적어도 일부를 충전한 후에 상기 완충재를 라운딩하는 단계를 더 포함하는 디바이스 제조 방법.
15. 디바이스에 있어서,
제1 외부 접속부를 포함하는 제1 반도체 디바이스와,
상기 제1 반도체 디바이스의 외측 엣지를 따라 위치한 완충재와,
상기 제1 반도체 디바이스의 측벽으로부터, 상기 완충재 둘레로 그리고 상기 완충재와 상기 제1 외부 접속부 사이의 점까지 연장되는 언더필 재료를 포함하는 디바이스.
16. 제15항에 있어서, 상기 언더필 재료는 연속적인 제1 재료인 것인 디바이스.
17. 제15항에 있어서, 상기 완충재는 상기 제1 반도체 디바이스로 적어도 부분적으로 연장되는 것인 디바이스.
18. 제17항에 있어서, 상기 완충재는 상기 제1 반도체 디바이스 내에 경사진 엣지를 갖는 것인 디바이스.
19. 제17항에 있어서, 상기 제1 반도체 디바이스 내의 완충재는, 상기 제1 반도체 디바이스의 상단 표면과 평행한 제1 면과, 상기 제1 면과 일정한 각도를 가진 제2 면을 갖는 것인 디바이스.
20. 제17항에 있어서, 상기 제1 반도체 디바이스 내의 완충재는 상기 제1 반도체 디바이스의 측벽에 연결되는 측벽을 갖는 것인 디바이스.

Claims (10)

  1. 디바이스를 제조하는 방법에 있어서,
    반도체 다이의 외측 엣지를 따라 개구부를 형성하는 단계와,
    상기 개구부의 적어도 일부를 완충재로 과충전(overfilling)하는 단계와,
    상기 개구부의 적어도 일부를 과충전한 후에 상기 완충재를 라운딩하는 단계와,
    반도체 웨이퍼로부터 상기 반도체 다이를 개편화(singulating)하는 단계와,
    상기 완충재에 인접하여 언더필 재료를 배치하는 단계
    를 포함하고,
    상기 완충재를 라운딩하는 단계 및 상기 반도체 다이를 개편화하는 단계는 단일 공정(single process)에 의해 수행되는 것인 디바이스 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 다이를 개편화하는 단계는, 소(saw)로 상기 완충재와 상기 반도체 웨이퍼를 슬라이싱함으로써 행해지는 것인 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 완충재에 인접하여 언더필 재료를 배치하기 전에 상기 반도체 다이를 제1 기판에 본딩하는 단계를 더 포함하는 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 언더필 재료는 상기 언더필 재료를 배치하는 동안에 상기 제1 기판과 상기 완충재 사이에 흐르는 것인 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 개구부의 적어도 일부를 완충재로 과충전하는 단계는 상기 반도체 다이의 전체 주변을 따라 상기 완충재를 남기는 것인 디바이스 제조 방법.
  7. 디바이스를 제조하는 방법에 있어서,
    제1 웨이퍼를 부분적으로 개편화하여 상기 제1 웨이퍼 내에 제1 개구부를 형성하는 단계로서, 상기 제1 웨이퍼는 제1 값을 갖는 제1 특성을 지닌 제1 재료의 반도체 기판을 포함하고, 상기 제1 개구부는 제1 반도체 디바이스와 제2 반도체 디바이스 양쪽으로 적어도 부분적으로 연장되는 것인, 상기 제1 개구부를 형성하는 단계와,
    상기 제1 값과는 상이한 제2 값을 갖는 상기 제1 특성을 지닌 완충재로 상기 제1 개구부의 적어도 일부를 충전하는 단계와,
    상기 제1 개구부의 적어도 일부를 충전한 후에 상기 완충재를 라운딩하는 단계와,
    상기 완충재를 라운딩한 후에 상기 제1 웨이퍼를 완전히 개편화하는 단계로서, 상기 제1 웨이퍼를 완전히 개편화한 후에, 상기 완충재는 상기 제1 반도체 디바이스 위의 상기 제1 개구부 내에 남아 있고, 상기 완충재를 라운딩하는 단계 및 상기 제1 웨이퍼를 완전히 개편화하는 단계는 단일 공정에 의해 수행되는 것인, 상기 제1 웨이퍼를 완전히 개편화하는 단계와,
    상기 제1 반도체 디바이스를 기판에 본딩하는 단계와,
    상기 제1 반도체 디바이스와 상기 기판 사이에 언더필 재료를 분배하는 단계
    를 포함하고, 상기 언더필 재료는 제3 값을 갖는 상기 제1 특성을 지니고, 상기 제2 값은 상기 제1 값과 상기 제3 값 사이에 있는 것인 디바이스 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
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