JP5081037B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置、及びその製造方法に関するものである。特に、ウエハレベルチップサイズパッケージ（Ｗ−ＣＳＰ）である小型の半導体装置、及びその製造方法に関する。
半導体素子をパッケージングした半導体装置において、小型化及び薄型化の要求は高まっている。特に薄型を要求される分野で半導体素子の表面側に球状の端子を格子状に配置したＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が提唱されている。また、ウエハ状態でＣＳＰに組み立ててしまうウエハレベルチップサイズパッケージ（Ｗ−ＣＳＰ）が提唱されている。
このＷ−ＣＳＰは、ウエハ上に形成された個々の半導体装置をダイシングソー等で個片し分割するものであるが、個片された半導体装置の側面は削り面が露出し、細かいクラックやカケが発生してしまう。
そこで、このようなカケやクラックの発生を防ぐため、ダイシングされる領域に予め比較的幅の広い溝を形成した後に樹脂でモールドした半導体装置が提案されている（例えば、特許文献１〜３参照）。
特開平１０−７９３６２公報 特開２０００−２６０９１０公報 特開２００６−１００５３５公報
しかしながら、前述した半導体装置は、いずれも溝を含めた半導体ウエハ上のすべてを同一の樹脂でモールドしているため、半導体ウエハとの密着性と電気的絶縁性とを兼ね備えた樹脂を選択しなければならない。すなわち、溝に充填された樹脂はダイシング後においても半導体基板としっかりと密着しなければならない。一方、リーク電流を抑制するために十分な絶縁性を有する樹脂を選定する必要がある。従って、それぞれの箇所に最も相応しい樹脂を選定することが必要とされてきている。
このような半導体装置及びその製造方法を図を用いて具体的に説明する。
図５（Ａ）は、モールド形成を行う前の半導体ウエハの断面図である。図５（Ｂ）のように、半導体ウエハ１３１のダイシング領域に溝１３２を形成する。この溝１３２をウエハ表面のダイシング領域の全域に形成する。次いで、図５（Ｃ）のように、溝１３２にモールド樹脂１３３を充填する。当然溝１３２内にもモールド樹脂層１３３が形成されている。その後、図５（Ｄ）のように、モールド樹脂層１３３を研削して所望の膜厚のモールド樹脂層１３４を形成する。最後に、図５（Ｅ）に示すように、溝１３２の幅よりも狭い幅にて溝１３２にフルカット部１３５を形成する。フルカット部１３５を施すことで溝１３２内のモールド樹脂層１３４も分離され、グリップ部として残される。
従って、従来の半導体装置は、グリップ部とその他の部分の組成が同一の樹脂部で構成されてしまうため、前述のような問題があった。
また、前述したグリップ構造を有する半導体装置の製造方法では、以下のような問題点が存在し、実際の製造工程に適用させるためには、何らかの対策を講じる必要があった。
まず、従来の製造方法では溝１３２を形成してからモールド樹脂層１３３を形成しているため、モールド樹脂を充填するに際して必要となる加圧処理などにより溝１３２を起点として半導体ウエハ１３１のクラックが生じてしまう。また、モールド樹脂層１３３を形成する前に半導体素子領域が露出していることから、溝１３２の処理により発生する削りカスやパーティクルが半導体素子領域に付着してしまい品質面の問題を起こす可能性があった。さらには、モールド樹脂層１３３を形成してしまうとモールド樹脂層１３３の下部の状態を確認することができないため、モールド樹脂層１３３を形成する前に必要とされる検査や測定を行う工程が必要となってしまう。この検査の際、溝１３２の出来栄え確認やモールド処理前のクリーンアップが再度必要となり、その搬送処理やウエハハンドリングに伴うウエハ割れのリスクも高くなってしまう。他にも、モールド樹脂処理の前後の処理環境は通常異なり、モールド樹脂処理前はクリーン度の高い環境での処理が必須となる。他方、モールド樹脂処理後に施されるダイシング処理は通常クリーン度の高い環境下で処理をしていない。このため、クリーン度の異なる環境や装置で各々の処理を行う必要があり、クリーン度の維持や管理という品質面でも問題となっていた。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、樹脂の選択の幅が広く基板と樹脂との密着性に優れた半導体装置を提供することにある。
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置は、第１の領域と、該第１の領域の外側に隣接して位置する第２の領域とを備え、主表面と側面とを備え、前記主表面が前記第１の領域に位置し、かつ、前記側面が前記第１の領域と前記第２の領域との境界に位置するように配置された半導体基板と、前記半導体基板の前記主表面上に形成された、複数のパッドと前記複数のパッドと電気的に接続された複数の外部接続端子と、前記複数のパッドを覆うように前記半導体基板の前記主表面上に形成され、かつ、主表面と側面とを備え、前記主表面から前記複数の外部接続端子を露出し、前記側面が前記境界に位置するように形成された第１の樹脂部と、前記第２の領域に位置し、前記半導体基板の前記側面と前記第１の樹脂部の前記側面とを覆うように形成された、前記第１の樹脂部とは組成が異なる第２の樹脂部と、を有し、前記半導体基板は、第１の側面と、前記第１の側面よりも前記外側に位置する第２の側面とを備え、前記第１の側面は、前記半導体基板の前記側面に相当し、前記第２の側面は、前記第２の領域の前記外側の端に位置し、前記第２の樹脂部の膜厚が、前記半導体基板の膜厚と前記第１の樹脂部の膜厚との和より小さく、且つ前記第１の樹脂部の膜厚より大きく、前記第２の樹脂部の膜厚が５０μｍ以上２００μｍ以下であり、前記外部接続端子は、前記半導体基板上の端子から再配線及び柱状電極を介して前記主表面から露出し、前記第１の樹脂部には第１のフィラーが含有されており、前記第２の樹脂部には第２のフィラーが含有されており、前記第２の樹脂部に対する前記第２のフィラーの含有量は、前記第１の樹脂部に対する前記第１のフィラーの含有量よりも少なく、前記第２のフィラーの平均粒子径は、前記第１のフィラーの平均粒子径よりも小さく、前記第２の樹脂部は、乳酸エチル又はＮ-メチルピロリドを、硬化前の樹脂の質量に対して１０質量％以上６０質量％以下含有することを特徴とする。
本発明によれば、樹脂の選択の幅が広く基板と樹脂との密着性に優れた半導体装置を提供することができる。
また、本発明によれば、樹脂でモールドする際の半導体ウエハのクラックを防止することができる半導体装置の製造方法を提供することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この
発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されている
にすぎず、これによりこの発明が特に限定されるものではない。
以下に、本発明の半導体装置及びその製造方法について詳述する。
＜半導体装置＞
図１（Ａ）は、半導体装置１０の上方から見た、構成要素の配置関係を説明するための透過的な平面図である。形成されている配線構造の説明を容易にするために、その上面側に実際には形成されている封止部を透過するように示してある。図１（Ｂ）は、図１（Ａ）のＩ−Ｉで示した一点破線で切断した切り口を示す模式的な断面図である。
半導体装置１０は、ＷＣＳＰ構造を有している。半導体基板１２には、ウェハプロセスにより、回路素子、すなわち所要の回路素子の構成領域が形成されている。なお、図１（Ａ）及び（Ｂ）において、回路素子の構成領域が形成されている基板領域を１４で示してあり、また、以下の説明において、この基板領域を単に素子領域１４と称する。素子領域１４は、一般に、ＬＳＩなどの集積回路を有する複数の能動素子によって構成される。以下の説明では、半導体基板１２上にこのような素子領域１４が形成され、後述する回路素子接続用パッド１８、回路素子接続用パッド１８の一部を露出するように素子領域１４上に形成されたパッシベーション膜２０、回路素子接続用パッド１８の一部を露出するように形成された絶縁膜２２からなる構造体を半導体本体１３と称する。この半導体本体１３において、絶縁膜２２の表面１４ａが、半導体本体１３の表面とされている。
この半導体本体１３は、主面と側面とを備える。この主面は、図１（Ｂ）において、第１の領域４０に位置する。また、当該側面は、図１（Ｂ）において、第１の領域４０と第２の領域５０との境界に位置する側面４２を表す。
図１（Ｂ）において、半導体本体１３上には、配線構造３０が設けられている。この配線構造３０は、外部接続端子３２と電気的に接続される電極ポスト２８（電極ポストは突起電極とも称される）及び電極ポスト２８と回路素子接続用パッド１８を電気的に接続する再配線層２４とを含んでいてもよい。また、再配線２４及び電極ポスト２８が備わっていない配線構造、すなわち接続用ポスト１８上に絶縁膜２２を介して外部接続端子３２が載置されている構造であってもよい。この場合、後述する第１の樹脂部３４（封止部）は、絶縁膜２２上に外部接続端子３２が露出するような薄い膜となる。これらの中でも、再配線層２４と電極ポスト２８を含む構造であることが好ましい。この構造では、再配線層２４の一部分を電極ポスト用パッド２６としてあり、電極ポスト２８をこの電極ポスト用パッド２６と電気的に接続してある。従って、外部接続端子３２が第１の領域４０に形成されている第１の樹脂３４から露出していることになり、外部接続端子３２の位置を再配線２４や電極ポスト２８の高さにより適宜選択することができるため、半導体装置の設計における自由度が向上する場合がある。
また、本発明の半導体装置１０は、再配線層２４、電極ポスト用パッド２６及び電極ポスト２８を封止するように、第１の領域４０に第１の樹脂部３４が設けられており、第１の樹脂部３４は、主表面と側面とを備えている。この主表面から複数の外部接続端子３２が露出し、側面４４が半導体本体１３の側面４２と同様に第１の領域４０と第２の領域５０との境界に位置している。
さらに、第２の領域５０に位置し、半導体本体１３の側面４２と第１の樹脂部３４の側面４４を覆うように、第２の樹脂部４６が形成されている。
図１（Ａ）において、素子領域１４には、一般に、多層の配線構造（図示せず。以下、内部配線とも称する。）が形成されていて、これら複数の能動素子が協働して所定の機能を発揮できるように形成されている。素子領域１４上には、複数の電極パッド１８、パッシベーション膜（図１（Ａ）では不図示）、絶縁膜（図１（Ａ）では不図示）、が設けられている。また、図１（Ａ）に示す構成によれば、複数の電極パッド１８は、隣接する電極パッド１８同士のピッチが同一となるように、半導体装置１０の領域中の外周側領域に沿って設けられている。
回路素子用接続パッド１８に囲まれる、半導体装置１０の中心側領域には複数の外部接続端子３２が配置されている。
複数の外部接続端子３２は、隣接する外部接続端子３２同士のピッチが同一となるように設けられている。さらに、複数の電極パッド１８と、再配線層２４、電極ポスト用パッド２６及び電極ポスト２８からなる配線構造３０によって、電気的に接続されている。
また、本発明の半導体装置１０は、第１の領域４０の外周部に第２の領域５０が備わっており、前述のように、第１の領域４０には第１の樹脂（図１（Ａ）では不図示）が形成され、第２の領域５０には第２の樹脂（図１（Ａ）では不図示）が形成されている。
この第１の樹脂部３４と第２の樹脂部４６とは組成が異なるものであり、特に第２の樹脂部４６は半導体本体１３及び第１の樹脂部３４との密着性に優れているものであることが好ましい。これについては後述する。
このような構成である本発明の半導体装置は、第１の樹脂部には絶縁性が主に求められ、第２の樹脂部には第１の樹脂及び半導体基板との密着性が主に求められるので、適材適所となるように樹脂やフィラーを選定することができる。また、第２の樹脂部は第１の樹脂の側面と半導体本体との側面を覆うように形成されている。従って、第２の樹脂部と半導体基板との接触面積が増加し、アンカー効果により基板との密着性に優れる。さらに、半導体装置の側部を保護する構成となっていることにより、外部環境の影響を直接受けることを抑制することができる。この他にも、ハンドリング装置により半導体装置の側部を把持する際、当該ハンドリング装置により半導体基板に傷がつくことを防止することができる。
また、本発明において、第１の樹脂部３４、第２の樹脂部４６、及び半導体本体１３との接合部近傍をグリップ部６０と称する場合がある。
本発明の半導体装置における好ましい態様としては、図１（Ｂ）のように、半導体基板１２は第１の側面と第２の側面４９を備え、第１の側面が半導体本体１３の側面４２の一部を構成し、第２の側面４９が第２の領域５０の外側の端に位置していることが好ましい。このような構造の場合、第１の領域４０及び第２の領域５０がいずれも半導体基板１２上に形成されることになる。さらに、このような構造の場合、図１（Ｂ）において、第２の樹脂部４６の膜厚ｙが第１の樹脂部３４の膜厚ｘと半導体本体１３の膜厚との和より小さく、第１の樹脂部３４の膜厚ｘより大きいことにもなる。
このような構造からなる半導体装置は、第２の樹脂部４６と半導体基板１２との接触面積が増加するため、アンカー効果により半導体基板１２、第１の樹脂部３４、及び第２の樹脂部４６との密着性が向上し、半導体基板１２と第１の樹脂部３４との剥離を抑制することができる。また、外部接続端子３２を形成した後の最後の工程で１回のダイシングにより個片化が可能となる。
以下に、第１の樹脂部、第２の樹脂部、グリップ部について詳述する。
〔第１の樹脂部、第２の樹脂部〕
本発明における第１の樹脂部３４、及び第２の樹脂部４６は、樹脂にフィラーが含有されているものである。フィラーを含有させることにより樹脂の流動性を調整し、尚且つ樹脂部の難燃性も向上する。また、第２の樹脂部４６は、前記第１の樹脂部とは組成が異なる。この異なる組成としては、第１の樹脂部３４及び第２の樹脂部４６が樹脂とフィラーから構成されている場合、樹脂が異なりフィラーが同一である態様、樹脂が同一でありフィラーが異なる態様、樹脂及びフィラーが異なる態様のいずれをも含むことを表す。
［樹脂］
第１の樹脂部３４に用いられる樹脂としては、例えば、エポキシ樹脂、ポリイミド樹脂、ポリベンズオキサドール樹脂（ＰＢＯ）、ノボラック樹脂、フェノール樹脂、アクリル樹脂、ウレタン樹脂、シリコーン樹脂、ＰＰＳ（ポリフェニルサルファイド）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、又はノボラック樹脂とフェノール樹脂とを主成分とする混合樹脂（ＷＰＲ）等が挙げられる。また、再配線間を絶縁する必要があるため、絶縁性を有することが必要とされる。
本発明の半導体装置は、端子を形成する際にリフロー工程を経るため、リフロー工程に耐えられる程度の耐熱性を有することが好ましく、すなわち、ガラス遷移温度（Ｔｇ）がリフロー温度より高い樹脂であることが好ましい。具体的には、前述した樹脂の中でも、エポキシ樹脂、ポリイミド樹脂、ポリベンズオキサドール樹脂（ＰＢＯ）、ノボラック樹脂とフェノール樹脂とを主成分とする混合樹脂（ＷＰＲ）等が挙げられる。なお、ＷＰＲにおいて、ノボラック樹脂とフェノール樹脂との混合比（質量％）は、１：３０〜１：２０であることが好ましい。
第２の樹脂部４６に用いられる樹脂としては、半導体本体１３との密着性、絶縁性、Ｔｇ等に加え、半導体本体１３と第１の樹脂部３４との密着性や、ダイシング時におけるカケ等の防止をも考慮しなければならない。半導体装置を個片に分割する際、半導体基板と硬度が近いほどダイシングしやすくクラック等の発生を抑制することができる。すなわち、第２の樹脂部４６に用いる樹脂としては、エポキシ樹脂、ポリイミド樹脂、ポリベンズオキサドール樹脂（ＰＢＯ）、ノボラック樹脂とフェノール樹脂とを主成分とする混合樹脂（ＷＰＲ）が挙げられる。なお、第１の樹脂部３４との密着性を考慮すると、第１の樹脂部３４で用いた樹脂と同一の樹脂であることが好ましい。
本発明における第２の樹脂部４６は、後述するように、幅の狭い溝を設け、樹脂の粘性を下げることにより充填性を向上させ、空隙の発生を抑制する必要がある。そこで、樹脂の粘性を調整するために、乳酸エチル、もしくはＮ-メチルピロリドの溶剤を含有させる。含有量としては、硬化前の樹脂の質量に対して、１０質量％以上６０質量％以下である。
［フィラー］
本発明における第１の樹脂部３４及び第２の樹脂部４６にはフィラーが含有されていることが好ましい。本発明におけるフィラーとしては、再配線間を絶縁する必要があるため、絶縁性のフィラーであることが好ましい。例えば、アルミナ、シリカ、シリコーンゴム、ＢＮまたはダイアモンド等が挙げられ、粒子形状は通常球状のものを用いるが、粒状、破砕状、りん片状、樹枝状等を用いてもよい。これらの中でも、フロー式粒子像測定装置にて測定した平均円形度が０．９７５以上１．０００以下である粒子であることが好ましい。この範囲にあると、粒子形状が略球形状や球形状であるため、フィラーの流動性が良好で、尚且つ充填性も向上する。従って、第２の樹脂部４６中の空隙の発生率を低下させ、尚且つダイシング時におけるカケ等を抑制することができる。当該円形度はフィラーの凹凸の度合いを示す指標であり、フィラーが完全な球形の場合に１．０００を示し、表面形状が複雑になる程、円形度は小さな値となる。
前記平均円形度は、フロー式粒子像測定装置「ＦＰＩＡ−２１００型」（シスメックス社製）を用いて測定を行い、下式を用いて算出した。
Figure 0005081037
ここで、「粒子投影面積」とは二値化されたフィラー粒子像の面積であり、「粒子投影像の周囲長」とは該フィラー粒子像のエッジ点を結んで得られる輪郭線の長さと定義する。測定は、５１２×５１２の画像処理解像度（０．３μｍ×０．３μｍの画素）で画像処理した時の粒子像の周囲長を用いる。
また、円形度頻度分布の平均値を意味する平均円形度Ｃは、粒度分布の分割点ｉでの円形度（中心値）をｃｉ、測定粒子数をｍとすると、次式から算出される。
Figure 0005081037
なお、本発明で用いている測定装置である「ＦＰＩＡ−２１００」は、各粒子の円形度を算出後、平均円形度及び円形度標準偏差の算出に当たって、得られた円形度によって、粒子を円形度０．４〜１．０を０．０１ごとに等分割したクラスに分け、その分割点の中心値と測定粒子数を用いて平均円形度及び円形度標準偏差の算出を行う。
具体的な測定方法としては、容器中に予め不純固形物などを除去したイオン交換水１０ｍｌを用意し、その中に分散剤として界面活性剤、好ましくはアルキルベンゼンスルホン酸塩を加えた後、更に測定試料を０．０２ｇ加え、均一に分散させる。分散させる手段としては、超音波分散機「Ｔｅｔｏｒａ１５０型」（日科機バイオス社製）を用い、２分間分散処理を行い、測定用の分散液とする。その際、該分散液の温度が４ ０ ℃ 以上とならない様に適宜冷却する。また、円形度のバラツキを抑えるため、フロー式粒子像分析装置ＦＰＩＡ−２１００の機内温度が２６〜２７℃になるよう装置の設置環境を２３℃±０．５℃にコントロールし、一定時間おきに、好ましくは２時間おきに２μｍラテックス粒子を用いて自動焦点調整を行う。
フィラーの円形度測定には、前記フロー式粒子像測定装置を用い、測定時のフィラー粒子濃度が３０００〜１万個／μｌとなる様に該分散液濃度を再調整し、フィラー粒子を１０００個以上計測する。計測後、このデータを用いて、円相当径０．６μｍ以上３μｍ未満、円相当径３μｍ以上６μｍ未満、円相当径６μｍ以上４００μｍ未満にそれぞれ分割して、各円相当径の範囲におけるフィラー粒子の平均円形度を求める。
一方、第２の樹脂部４６を設けるため、樹脂の粘性を調整する必要があるが、樹脂の種類、溶剤、フィラーの円形度により調整する他、フィラーの平均粒子径又は含有量で調整することができる。
本発明におけるフィラーの平均粒子径は、第２の樹脂部４６にフィラーが含有されており、前記フィラーの平均粒子径が０．２μｍ以上４０μｍ以下であることが好ましい。この範囲にあると、第２の樹脂部中のフィラーが小さいことから第２の樹脂部を形成する樹脂の粘性が低下し、樹脂の充填性が向上することにより溝の幅が狭くても空隙が発生することなく充填することができる場合がある。ここで、平均粒子径とは、各粒子の円相当径の平均値を表す。この円相当径は、フロー式粒子像測定装置で計測される円相当径であり、前述の式により得られる。
本発明では、円相当径が０．２μｍ以上４０μｍ以下であることが好ましい。この範囲にあると樹脂の流動性が良好であり、第２の樹脂部を形成するための後述する溝が狭くても空隙を発生することなく充填することができる。円相当径が０．２μｍ未満以下であると、樹脂中でフィラー同士が凝集して均一にフィラーが分散された第２の樹脂部を形成することができない場合がある。また、ダイシング時に半導体装置の側面付近のフィラーが脱粒してしまい、表面の平坦性を損なってしまう場合がある。一方、円相当径が４０μｍより大きいと、後述する溝にフィラーが侵入することができず、充填性が劣る場合がある。
本発明におけるフィラーの含有量は、第２の樹脂部４６に対して４０質量％以上９０質量％以下であることが好ましい。この質量比は、樹脂層を形成して樹脂が硬化した後における第２の樹脂部４６の質量に対する比を表す。４０質量％以下であると、印刷前の樹脂の粘性が低すぎ、柱状電極の端子搭載箇所まで広がってしまう場合がある。また、フィラーが少ないので耐熱性等の問題も発生する。一方、９０質量％以上であると、印刷前の樹脂の粘性が高すぎ、充填性が劣化する場合がある。
本発明における第２の樹脂部４６の好ましい態様は、樹脂がエポキシ樹脂、ポリイミド樹脂、ポリベンズオキサドール樹脂（ＰＢＯ樹脂）、又はノボラック系樹脂とフェノール系樹脂を主成分とする混合の樹脂（ＷＰＲ樹脂）であり、フィラーがアルミナ、シリカであり、フィラーの円相当径が０．２μｍ以上４０μｍ以下であり、フィラーの平均粒子径が０．２μｍ以上４０μｍ以下であり、フィラーの含有量が４０質量％以上９０質量％以下であることが挙げられる。なお、樹脂の種類については、第１の樹脂部１０と半導体基板１２との密着性を考慮して適宜選択することができる。
第１の樹脂部３４については、通常のモールド樹脂と同様の形態を表し、例えば、エポキシ樹脂を用い、フィラーの平均粒子径は５０μｍ以上６０μｍ以下程度であり、フィラーの含有量は第１の樹脂部に対して７０質量％以上８０質量％以下程度である。この質量比は前述と同様に、樹脂が硬化した後における第１の樹脂部の全質量に対する比である。
このように、前述の第２の樹脂部４６に含有されるフィラーの平均粒子径は、第１の樹脂部３４に含有されるフィラーの平均粒子径より小さいことが好ましい。また、前述の第２の樹脂部４６に含有されるフィラーの含有量は、第１の樹脂部３４に含有されるフィラーの含有量より少ないことが好ましい。すなわち、第１のフィラーの含有量が第１の樹脂部３４の全質量に対して８０質量％である場合、第２のフィラーの含有量が第２の樹脂部４６の全質量に対して８０質量％未満であることを表す。このような範囲とすることで、第２の樹脂部４６のアンカー効果をより一層奏することになる。
また、第１の樹脂部３４の膜厚ｘは、図１（Ｂ）に示すように、半導体本体１３の表面、すなわち絶縁膜２２の表面から電極ポスト２８の表面までの高さであり、例えば３０μｍ〜１２０μｍ程度である。
第２の樹脂部４６の膜厚ｙは、後述するグリップ部６０の底面から電極ポスト２８の表面までの高さであり、また、幅ｚは、グリップ部６０の幅に対応するものであり、この詳細ついては後述する。
〔グリップ部〕
本発明における半導体装置は、図１に示すように、半導体基板の断面形状において、側部にグリップ部６０を有することが好ましい。
このグリップ部６０は、前述の第２の樹脂部４６が設けられる箇所に該当し、グリップ部６０がない場合と比べて、第２の樹脂部４６と半導体本体１３との接触面積が増加するため、これらの剥離を抑制することができる。また、仮に、図１（Ｂ）における第１の樹脂部３４の底部と半導体本体１３との間に空隙が発生してしまったとしても、第１の樹脂部３４の側壁４４と半導体本体１３の側壁４２が、アンカー効果により第２の樹脂部４６と密着しているので、水分等が再配線層２４にまで達することはない。
本発明におけるグリップ部６０の高さ、すなわち第２の樹脂部４６の膜厚ｙは、５０μｍ以上２００μｍ以下であることが好ましい。この範囲にあると、アンカー効果がより一層強くなるため、第２の樹脂部４６と半導体基板１２、更には第２の樹脂部４６と半導体本体１３とが剥離しにくくなる。さらに、剥離し難いことから耐環境性にも優れることになる。
また、本発明におけるグリップ部の幅ｚは、５μｍ以上３０μｍ以下であることが好ましい。５μｍ以上の幅を有することにより第２の樹脂部表面に水分等が進入しても、十分な幅を有するため再配線部にまで水分等が到達することがない。また、３０μｍ以下であると、半導体装置自体の寸法が大きすぎることがなく、小型化の要求に対応することができる。
＜半導体装置の製造方法＞
本発明の半導体装置の製造方法は、半導体基板上に複数の半導体素子を形成した後に個片し分割して形成する半導体装置の製造方法であって、個片前の前記半導体基板上に第１の樹脂部を形成する工程と、前記半導体基板のダイシングする領域に溝を形成する工程と、前記溝に第２の樹脂部を形成する工程と、前記溝より狭い幅で前記第２の樹脂部に前記基板をダイシングして前記半導体装置を個片し分割する工程と、を有する。
これらの工程を有すると、モールドされた第１の樹脂部を形成した後に溝を形成するため、溝を形成した後でも基板の強度の低下を抑え、溝を起点とした半導体基板のクラックを抑制することができる。また、溝形成時には、すでに再配線や柱状基板が第１の樹脂部で覆われているため、溝を形成する際に発生する削りカスやパーティクルが付着することがない。また、削りカスやパーティクルを除去するための洗浄処理を行う必要もなく、洗浄装置や洗浄環境等を考慮する必要もない。
以下に、本発明の半導体装置１００の製造方法を一例として、その各工程を図２及び図３に沿って詳述する。
〔個片前の前記半導体基板上に第１の樹脂部を形成する工程〕
本発明では、図２（Ａ）に示すように、半導体本体１３を形成する。まず、半導体基板１２上に、素子領域１４、及び回路素子接続用パッド１８を順次形成し、回路素子接続用パッド１８が露出するようにパッシベーション膜２０を素子領域１４上に形成する。そして、回路素子接続用パッド１８が露出するように、絶縁膜２２をパッシベーション膜２０上に形成する。
次いで、配線構造３０を形成する。まず、回路素子接続用パッド１８から再配線層２４を引き出す。そして、めっき工程により、外部接続端子と電気的に接続される電極ポスト２８と設ける。なお、再配線層２４の一部分が電極ポスト用パッド２６としてあり、電極ポスト２８がこの電極ポスト用パッド２６と電気的に接続している。
その後、図２（Ｂ）に示すように、再配線層２４と電極ポスト２８とを覆うように、スピンコート法等の周知の技術により半導体基板１２上に第１の樹脂部３４を形成する。この第１の樹脂部３４は、電極ポスト２８が覆われるような膜厚ｔ１であり、例えば、ｔ１が１２０μｍ程度となるように設ける。この第１の樹脂部３４は、前述に記載の樹脂、及び樹脂中にフィラーを含有されている。
〔前記半導体基板のダイシングする領域に溝を形成する工程〕
図２（Ｃ）に示すように、高速回転させた刃（不図示）により、半導体基板１２の表面にも所定の深さｔ２が形成されるように溝７０を設ける。本発明では、第１の樹脂部３４が形成されているので、当該工程にてダイシングしても削りカス等が半導体素子領域に再付着して再配線層２４や電極ポスト２８への悪影響を低減することができる。
溝７０は、半導体素子の周辺部となる部分に形成される。溝７０の深さ（ｔ１＋ｔ２）は、５０μｍ以上２００μｍ以下であることが好ましい。深さが５０μｍ以上であれば、半導体装置を個片する際のダイシング時に半導体基板に加わる応力を低減することができる。また、刃の形状に依存することなく安定した幅を形成することができる。一方、２００μｍ以下であれば、溝７０の底面に位置する半導体基板が薄くなり過ぎない。例えば、溝７０の深さを１８０μｍ程度とすると、図２（Ｂ）のｔ１が１２０μｍで図２（Ｃ）のｔ２が６０μｍとなる。
溝７０の幅ｗは、４０μｍ以上１８０μｍ以下であることが好ましい。この幅ｗは、後述する個片して分割する際に行う刃の刃厚より少なくとも大きいことが必要となる。刃厚より溝７０の幅が狭いとグリップ部６０が形成されず、半導体基板１２と第１の樹脂部３４とを直接ダイシングすることになる。すなわち、従来のグリップ部を有さない構成の半導体基板をダイシングすると、半導体基板や第１の樹脂部に発生するクラックの原因となる。また、溝７０の幅を形成するに際し、例えば、溝７０に形成する際に用いる刃厚が３５μｍ以上１５０μｍ以下とすると、それよりも１μｍ〜５μｍ程度大きく形成される。従って、所望の幅を得るためには１μｍ〜５μｍ程度薄い刃厚の刃を用いることが好ましい。
〔前記溝に第２の樹脂部を形成する工程〕
次いで、図２（Ｄ）に示すように、溝７０を埋めるように第２の樹脂部４６を形成する。
第２の樹脂部４６を形成する方法は、印刷方式やディスペンス方式であることが好ましい。
印刷方式とは、例えば、図４（Ａ）のように、溝７０が形成された半導体基板１２をマスク９０の下部に配置し、図４（Ｃ）のように、マスク９０上に前述したフィラーが含有された樹脂５０ａを載せる。次いで、図４（Ｅ）のように、刷毛（不図示）等で樹脂をのばし、マスク９０から押し出された第２の樹脂部４６が半導体基板１２の溝７０を埋めるように形成される。この際、樹脂５０ａが溝７０に均一に充填されるように、刷毛（不図示）にて２、３回往復させることが好ましい。更には、刷毛（不図示）が左右にのみ動く場合、刷毛（不図示）の動きと直角方向の溝にも均一に充填させるため、半導体基板１２、又はマスク９０を９０°回転させた後に刷毛（不図示）で均一に充填することが特に好ましい。また、刷毛（不図示）の動きを上下方向に移動させることも特に好ましい。このような方法にて、半導体基板１２上に第２の樹脂部４６を容易に形成することができる。
このように、本発明では、樹脂を押し出す際にマスク９０を加圧するが、マスク９０と半導体基板１２との距離は非常に狭いため、半導体基板１２にも圧力が加えられてしまう。しかしながら、本発明では従来の製造方法とは異なり、樹脂５０ａを充填する時には既に第１の樹脂部３４が形成されているので、溝７０を形成することによる半導体基板１２の強度を補強されていることになる。従って、多少の圧力が加えられても溝７０を起点とする半導体基板１２のクラックを防止することができる。
また、ディスペンス方式とは、細長いペン状のディスペンサーの中に樹脂を注入し、ディスペンサーの先端部より溝７０の内部をめがけて樹脂を注入する方法である。この方法では、注入の際半導体基板１２は加圧されないので、前述した溝７０を起点としたクラックは更に抑制される。すなわち、ディスペンサー方式により樹脂を充填すると溝７０をより深くすることができるため、第２の樹脂部４６が厚くなる。この結果、ダイシングにより半導体素子を個片し分割する際に半導体基板１２に加わる応力や衝撃を低減することができる。更には、前述のように、第２の樹脂部によるアンカー効果がより一層強くなるため、第２の樹脂部４６と半導体基板１２とが剥離しにくくなる。
前述のように第２の樹脂部４６を形成した後、図３（Ｅ）に示すように、第２の樹脂部４６の一部と第１の樹脂部３４の余分な箇所を研削し、電極ポスト２８の表面を露出させる。研削後、グリップ部６０に形成された第２の樹脂部４６が残ることになる。その後、図３（Ｆ）に示すように、電極ポスト２８の露出面に外部接続端子３２を載せ、リフロー工程により外部接続端子３２を電極ポスト２８と電気的に接続させる。
〔前記溝より狭い幅で前記第２の樹脂部の中央部に前記基板をダイシングして前記半導体装置を個片し分割する工程〕
最後に、図３（Ｇ）に示すように、溝７０の幅より狭い刃厚の刃で第２の樹脂部４６の中央から個片し、分割して半導体装置を得ることができる。この際、刃厚は、第２の樹脂部４６の幅ｚが前述の範囲に入るようなものを選択する。また、当該工程でダイシングする位置は、第２の樹脂部４６の中央部であることがこのましい。「中央部」とは、分割後の半導体装置において、第２の樹脂部４６が少なくとも前述した範囲の幅ｚを有するような位置を表す。このような位置の中でも、半導体装置の寸法精度等を考慮して、いずれの半導体装置の幅ｚが同一となるような位置をダイシングすることが好ましい。
（Ａ）は本発明の実施形態における半導体装置の上面図であり、（Ｂ）は本発明の実施形態における半導体装置の断面図である。 本発明の実施形態における半導体装置の製造方法の工程断面図である。 本発明の実施形態における半導体装置の製造方法の工程断面図である。 （Ａ）、（Ｃ）、（Ｅ）、及び（Ｇ）は、本発明の実施形態における半導体装置の製造方法の印刷方式により樹脂を充填する工程上面図であり、（Ｂ）、（Ｄ）、（Ｆ）、及び（Ｈ）は、本発明の実施形態における半導体装置の製造方法の印刷方式により樹脂を充填する工程断面図である。 従来の半導体装置の製造方法における工程断面図である。
符号の説明
１０：半導体装置（半導体チップ）
１１ａ：第１の主表面
１１ｂ：第２の主表面
１１ｃ：周辺領域
１１ｄ：半導体チップ形成領域
１２：半導体基板
１３：半導体本体
１４：素子領域
１４ａ：絶縁膜の表面
１８：回路素子接続用パッド
２０：パッシベーション膜
２２：絶縁膜
２３：開口部
２４：再配線層
２６：電極ポスト用パッド
２８：電極ポスト
３０：配線構造
３２：外部接続端子
３４：第１の樹脂部
４０：第１の領域
４２：半導体本体の側面（第１の側面）
４４：第１の樹脂部の側面
４６：第２の樹脂部
４９：第２の側面
５０：第２の領域
５０ａ：樹脂
６０：グリップ部
７０：溝
８０：スリット
９０：マスク

Claims (6)

  1. 第１の領域と、該第１の領域の外側に隣接して位置する第２の領域とを備え、
    主表面と側面とを備え、前記主表面が前記第１の領域に位置し、かつ、前記側面が前記第１の領域と前記第２の領域との境界に位置するように配置された半導体基板と、
    前記半導体基板の前記主表面上に形成された、複数のパッドと前記複数のパッドと電気的に接続された複数の外部接続端子と、
    前記複数のパッドを覆うように前記半導体基板の前記主表面上に形成され、かつ、主表面と側面とを備え、前記主表面から前記複数の外部接続端子を露出し、前記側面が前記境界に位置するように形成された第１の樹脂部と、
    前記第２の領域に位置し、前記半導体基板の前記側面と前記第１の樹脂部の前記側面とを覆うように形成された、前記第１の樹脂部とは組成が異なる第２の樹脂部と、
    を有し、
    前記半導体基板は、第１の側面と、前記第１の側面よりも前記外側に位置する第２の側面とを備え、
    前記第１の側面は、前記半導体基板の前記側面に相当し、
    前記第２の側面は、前記第２の領域の前記外側の端に位置し、
    前記第２の樹脂部の膜厚が、前記半導体基板の膜厚と前記第１の樹脂部の膜厚との和より小さく、且つ前記第１の樹脂部の膜厚より大きく、
    前記第２の樹脂部の膜厚が５０μｍ以上２００μｍ以下であり、
    前記外部接続端子は、前記半導体基板上の端子から再配線及び柱状電極を介して前記主表面から露出し、
    前記第１の樹脂部には第１のフィラーが含有されており、
    前記第２の樹脂部には第２のフィラーが含有されており、
    前記第２の樹脂部に対する前記第２のフィラーの含有量は、前記第１の樹脂部に対する前記第１のフィラーの含有量よりも少なく、
    前記第２のフィラーの平均粒子径は、前記第１のフィラーの平均粒子径よりも小さく、
    前記第２の樹脂部は、乳酸エチル又はＮ-メチルピロリドを、硬化前の樹脂の質量に対して１０質量％以上６０質量％以下含有することを特徴とする半導体装置。
  2. 前記第２の樹脂部は、印刷方式により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の樹脂部は、ディスペンス方式により形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２のフィラーの平均粒子径が０．２μｍ以上４０μｍ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第２のフィラーの含有量が前記第２の樹脂部に対して４０質量％以上９０質量％以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第２の樹脂部の幅が５μｍ以上３０μｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040782A (ja) * 2008-08-05 2010-02-18 Toshiba Corp 半導体装置及びその製造方法
JP5532870B2 (ja) * 2009-12-01 2014-06-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012023259A (ja) * 2010-07-16 2012-02-02 Casio Comput Co Ltd 半導体装置及びその製造方法
US8426947B2 (en) * 2010-08-02 2013-04-23 Headway Technologies, Inc. Laminated semiconductor wafer, laminated chip package and method of manufacturing the same
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
CN106486458B (zh) * 2015-08-31 2019-03-15 台达电子企业管理（上海）有限公司 多功率芯片的功率封装模块及功率芯片单元的制造方法
JP2017112269A (ja) * 2015-12-17 2017-06-22 株式会社ディスコ ウエーハの加工方法
JP6608694B2 (ja) * 2015-12-25 2019-11-20 株式会社ディスコ ウエーハの加工方法
DE102018106434B4 (de) 2017-06-30 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US11121050B2 (en) 2017-06-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a semiconductor device
CN107611091A (zh) * 2017-10-13 2018-01-19 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及其制备方法
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
CN115362130A (zh) * 2020-03-31 2022-11-18 电化株式会社 氧化铝粉末、填料组合物、树脂组合物、密封材料以及指纹识别传感器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP2000243754A (ja) * 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP3128548B2 (ja) 1999-03-11 2001-01-29 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP4856328B2 (ja) * 2001-07-13 2012-01-18 ローム株式会社 半導体装置の製造方法
JP2003160713A (ja) * 2001-11-28 2003-06-06 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
JP2005171199A (ja) * 2003-12-15 2005-06-30 Toyota Motor Corp 微塩基性アルミナ粉体、その製造方法及び樹脂組成物
JP4607531B2 (ja) 2004-09-29 2011-01-05 カシオマイクロニクス株式会社 半導体装置の製造方法
JP2006196701A (ja) * 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100738730B1 (ko) * 2005-03-16 2007-07-12 야마하 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
US7374971B2 (en) * 2005-04-20 2008-05-20 Freescale Semiconductor, Inc. Semiconductor die edge reconditioning
JP5272285B2 (ja) * 2005-09-26 2013-08-28 住友ベークライト株式会社 プリアプライド用封止樹脂組成物及びそれを用いた半導体装置の製造方法
JP4812525B2 (ja) * 2006-06-12 2011-11-09 パナソニック株式会社 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法

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