JP3128548B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特にそのパッケージ
に関わるものである。
【０００２】
【従来技術の説明】近年、半導体装置の高密度実装が進
み、チップサイズパッケージ等の半導体素子が注目を集
めている。
【０００３】従来、こういったチップサイズパッケージ
では図6に示すようなものがあった。図6の半導体素子は
半導体基板1に電極パッド2が形成され、電極パッド2に
電気的に接続するCu等による配線3が形成されている。
半導体基板表面および配線3は樹脂4によって封止されて
いる。樹脂表面に露出した配線3の上に半田などによる
バンプ5が形成されている。
【０００４】以下、図7を利用して従来の半導体素子の
製造方法について説明する。まず半導体基板であるウェ
ハ70上にCu等の配線71が形成される（図7-A）。この状
態でウェハ全体に対して樹脂72を充填する（図7-B）。
その後、表面全体を研磨して配線71を表面に露出させる
（図7-C）。配線72の表面に半田などによるバンプ電極7
3を形成する（図7-D）。ウェハを個々の半導体素子に切
断し、分割することによって、半導体素子の形成を終了
する（図7-E ）。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
構造、および製造方法では、個々の半導体素子に分割す
る際に、半導体素子表面と樹脂との界面でストレスによ
って半導体素子が欠けてしまったり、半導体素子を実装
する際の熱ストレスによって、樹脂と半導体素子の剥離
が生じる等の問題があった。
【０００６】
【課題を解決するための手段】上記のような課題を解決
するために、本発明の半導体素子は第1の厚さを有する
中央部および第1の厚さよりも薄い第2の厚さを有する周
辺部を有する半導体基板と、半導体基板上に形成された
電極パッドと、半導体基板を封止する封止樹脂と、封止
樹脂上に形成された突起電極と、電極パッドと突起電極
とを電気的に接続する配線とを有することを特徴とす
る。
【０００７】また本発明の半導体素子の製造方法は、半
導体ウェハ上に電極パッドを形成する工程と、電極パッ
ドと接続される配線を形成する工程と、半導体ウェハの
所定領域に第1の幅を有する溝を形成する工程と、半導
体ウェハおよび前記配線を樹脂封止する工程と、樹脂上
に前記配線と電気的に接続された突起電極を形成する工
程と、所定領域を第1の幅よりも小さい刃厚の刃を用い
て切断し、個々の半導体素子を分割する工程とを有する
ことを特徴とする。
【０００８】
【発明の実施の形態】（第１の実施の形態）図１は本発
明の第1の実施の形態における半導体素子の構造を示す
図である。
【０００９】図1-Aは本発明の半導体装置を裏面から見
た図であり、図1-Bは図1-Aにおける線AB部分の断面図で
ある。以下図１を用いて本発明の第1の実施の形態につ
いて説明する。なお図6と共通する部分に関しては共通
の符号を用いて説明する。
【００１０】半導体基板1はその中央部11では所定の厚
さを有している。半導体素子の周辺部12での半導体基板
1の厚さはその中央部11よりも薄くなっており、段差部6
を形成している（図1中で丸で囲んで示す）。この段差
部6は半導体基板が樹脂封止される側の面に形成され
る。この段差部6の深さ、つまり中央部表面から周辺部1
2の上部までの距離は10μm以上が望ましい（図1-BにYと
して示す）。半導体素子の端部から中央部までの距離、
つまりこの段差部6の幅は3μm以上が望ましい（図1-Bに
Xとして示す）。半導体基板1の表面部分には所定箇所に
アルミ電極パッド2が形成されている。半導体基板上に
はCuによる配線3が形成されている。配線3はアルミ電極
パッド2に電気的に接続している。半導体基板1の表面お
よび配線3は樹脂4によって封止されている。樹脂4の上
には突起電極5が形成されている。本実施の形態では樹
脂4の表面に露出した配線3の上に半田などによるバンプ
電極5が形成されている。
【００１１】本発明における半導体素子では、半導体基
板1の周辺部12が中央部11よりも薄くなり段差部6を形成
している。この段差部6は、半導体素子の中央部11を囲
むように4辺それぞれに形成されている。（図1-A） この段差部がある事で、半導体素子の周辺部12では樹脂
4と半導体基板1の接触する部分が増え、アンカー効果が
強くなる。
【００１２】アンカー効果が強くなることで、半導体基
板1と樹脂4が剥離しにくくなる。
【００１３】よって本発明の半導体素子は、素子を実装
する際の熱ストレスによって、樹脂と半導体基板の剥離
が生じるといった問題が低減された、安定した半導体素
子となる。
【００１４】図2は本発明第1の実施の形態の半導体素子
の製造方法を示す図である。
【００１５】次に図2を用いて本発明第1の実施の形態の
半導体素子の製造方法について説明する。
【００１６】まず半導体ウェハ20上に電気メッキ等によ
り、Cuの配線21を形成する（図2-A）。この配線は図示
しないウェハ上に形成された電極パッドに電気的に接続
されている。
【００１７】その後、高速回転させた外周刃22によって
半導体ウェハ20の表面に溝23を形成する。この溝23は個
々の半導体素子の周辺部となる部分に形成される。この
溝形成に用いられる刃22の刃厚は35〜150μmである。溝
23の幅はこの刃厚よりも1〜5μm大きく形成され、その
深さは10μm以上とする（図2-B）。10μm以上の深さと
することにより、刃の先端の形状にあまり依存せずに、
安定した幅で溝を形成することが可能となる。
【００１８】その後、半導体ウェハ20の表面に対して樹
脂24を充填する。この時充填した樹脂24は溝23にも入り
込む（図2-C）。
【００１９】樹脂に埋もれてしまっている配線が露出す
るまで、研磨刃25によって樹脂24の表面を研磨する（図
2-D）。その後、露出した配線21上に半田ボール等によ
るバンプ電極26を形成する（図2-E）。
【００２０】その後、高速回転する外周刃27によって、
前述の工程で溝23を形成した部分を切断する。この切断
によって、半導体ウェハ20が個々の半導体素子に分割さ
れる。この切断時に用いられる刃27の刃厚は前述の溝23
を形成する時に用いた刃22に比べて薄く、出来れば6μm
以上薄くすることが望ましい（図2-F）。
【００２１】本発明の製造方法によれば、半導体ウェハ
20の表面に溝23を形成し、樹脂封止後に溝23の部分を切
断することによって個々の素子に分割する。
【００２２】半導体ウェハ20の表面部にストレスがかか
るのは、表面部に直接刃が当たるときである。分割に用
いられる刃27は半導体ウェハ20の表面部には直接当たら
ずに、その前に形成された溝23の底部に当たる。半導体
ウェハ20の表面部にストレスがかかるのは、切断時では
なく、溝23を形成する時となる。
【００２３】溝23の形成時は切断する深さが浅いので、
分割切断時に比べ、刃22が半導体ウェハ20の表面に当た
る時間が短い。したがって半導体ウェハ20の表面に与え
るストレスも小さく、個々の半導体素子表面に欠けが生
じるといったことが少なくなる。また溝23形成時に表面
部分に欠けが生じたとしても、樹脂封止によって欠けた
部分に樹脂24が充填される。したがって欠けた部分から
の腐食等も防止できる。
【００２４】以上、詳細に説明したように本発明第1の
実施の形態の半導体素子およびその製造方法により、樹
脂部分と半導体基板部分の剥離の恐れも無く、半導体素
子の表面の欠けなども低減した半導体素子が供給出来
る。
【００２５】（第2の実施の形態）図3は本発明の第2の
実施の形態における半導体素子の構造を示す図である。
【００２６】図3-Aは本発明の半導体素子を裏面から見
た図であり、図3-Bは図3-Aにおける線A-Ｏ-B部分の断面
図である。以下図3を用いて本発明の第2の実施の形態に
ついて説明する。なお図1と共通する部分に関しては共
通の符号を用いて説明する。
【００２７】半導体基板1上に段差部6が形成されている
点は第1の実施の形態と同様である。
【００２８】第2の実施の形態における段差部6は図3-A
に点線で示す通り、その幅（図中Ｘで示す）がパルス波
形のように周期的に変化している。このような形状とす
ることでアンカー効果はさらに強くなる。また半導体素
子の一辺に沿って形成されている段差の部分が一方向で
はない。半導体素子の辺に平行な方向の段差部31と垂直
な方向の段差部32とが存在する。
【００２９】よってせん断応力や熱ストレスによって与
えられる力がどちらから加えられても十分に基板と樹脂
の剥離を防ぐ事が出来る。
【００３０】よって第2の実施の形態では第1の実施の形
態よりもさらにアンカー効果の優れた半導体素子とな
る。
【００３１】図4及び図5は本発明第2の実施の形態の半
導体素子の製造方法を示す図である。
【００３２】次に図4を用いて本発明第2の実施の形態の
半導体素子の製造方法について説明する。なお図2と共
通する部分に関しては共通の符号を用いて説明する。
【００３３】まず半導体ウェハ20上に電気メッキ等によ
り、Cuの配線21を形成する（図4-A）。
【００３４】レーザー照射によって半導体ウェハ20の表
面に溝23を形成する。この溝23は個々の半導体素子の周
辺部となる部分に形成される。溝23の幅は下限値として
の幅X1μｍと上限値としての幅X2μｍの間で周期的に変
化している。なお、溝23の深さは10μmとする（図4-
B）。この溝23の形状を上部から見た場合の拡大図を図5
に示す。その後、半導体ウェハ20の表面に対して樹脂24
を充填する。この時充填した樹脂24は溝23にも入り込む
（図4-C）。
【００３５】樹脂24に埋もれてしまっている配線21が露
出するまで、研磨刃25によって樹脂表面を研磨する（図
4-D）。その後、露出した配線20上に半田ボール等によ
るバンプ電極26を形成する（図4-E）。
【００３６】その後、高速回転する外周刃27によって、
個々の半導体素子に分割切断する。この切断時に用いら
れる刃27の刃厚は前述の溝を最小幅X1より薄く、出来れ
ば6μm以上薄くすることが望ましい（図4-F）。
【００３７】半導体ウェハの表面部にかかるストレスが
低減出来るのは第1の実施の形態と同様である。本実施
例ではさらにパルス波形のような形状の段差部とするこ
とで、樹脂24が硬化して収縮する時のストレスを、段差
部で吸収することも可能となる。以上、詳細に説明した
ように本発明第2の実施の形態の半導体装置およびその
製造方法により、樹脂部分と半導体基板部分の剥離の恐
れも無い安定した半導体装置が供給出来る。
【００３８】半発明の実施の形態においては封止樹脂を
研磨して配線を露出させたが、必ずしも研磨する必要は
なく、樹脂封止時に配線が露出する程度に樹脂量を制御
してもよい。
【００３９】なお、本発明第2の実施の形態において、
段差部の形状は必ずしもパルス波形のような形状にしな
くてもよく、その幅が所定の上限値と下限値の範囲内で
変化し、その下限値の幅よりも小さい刃厚の刃を用いて
個々の素子に分割すれば、効果が得られる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態の半導体素子の構造
を示す図。
【図２】本発明の第1の実施の形態の半導体素子の製造
方法の工程を示す工程図。
【図３】本発明の第2の実施の形態の半導体素子の構造
を示す図。
【図４】本発明の第2の実施の形態の半導体素子の製造
方法の工程を示す工程図。
【図５】本発明の第2の実施の形態の半導体素子の製造
方法における溝の形状を示す図
【図６】従来の半導体素子の構造を示す図。
【図７】従来の半導体素子の製造方法の工程を示す工程
図。
【符号の説明】
1・・・・・・半導体基板 2・・・・・・電極PAD 3、21、71・・・・・・配線 4、24、72・・・・・・封止樹脂 5・・・・・・バンプ電極 20、70・・・・・・半導体ウェハ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の厚さを有する中央部および第1の
    厚さよりも薄い第2の厚さを有する周辺部を有する半導
    体基板と、 前記半導体基板の中央部の表面に形成された電極パッド
    と、 前記半導体基板の中央部の表面及び周辺部の表面を封止
    する封止樹脂と、先端面と側面とを有し、前記半導体基板の中央部に形成
    され、前記電極パッドと接続し、前記封止樹脂によって
    該先端面とほぼ同一の高さまで該側面が封止される配線
    と、 前記配線の先端面 に形成された突起電極とを有すること
    を特徴とする半導体素子。
  2. 【請求項２】 半導体ウエハ上に電極パッドを形成する
    工程と、 前記半導体ウエハの所定領域に、底面を有する溝を形成
    する工程と、 前記溝を含む前記半導体ウエハの表面と、前記電極パッ
    ドに接続される該半導体ウエハ上に形成された配線の側
    面とを封止樹脂で封止する工程と、 前記露出した配線の一端に、突起電極を形成する工程
    と、 前記溝の底面の一部を削ることにより複数の半導体素子
    に分割する工程とを有することを特徴とする半導体素子
    の製造方法。
  3. 【請求項３】 半導体ウエハ上に電極パッドを形成する
    工程と、 前記半導体ウエハの所定領域に、上限値としての第1の
    値および下限値としての第2の値の範囲内でその幅が変
    化し、底面を有する溝を形成する工程と、 前記溝を含む前記半導体ウエハの表面と、前記電極パッ
    ドに接続される該半導体ウエハ上に形成された配線の側
    面とを樹脂封止する工程と、 前記露出した配線の一端に、突起電極を形成する工程
    と、 前記溝の底面の一部を削ることにより複数の半導体素子
    に分割する工程とを有することを特徴とする半導体素子
    の製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP4691787B2 (ja) * 2001-01-15 2011-06-01 パナソニック株式会社 Ｓａｗデバイス
JP4856328B2 (ja) * 2001-07-13 2012-01-18 ローム株式会社 半導体装置の製造方法
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP4439151B2 (ja) 2001-10-31 2010-03-24 株式会社リコー Ｉｃソケット
JP3775499B2 (ja) 2002-01-08 2006-05-17 株式会社リコー 半導体装置及びその製造方法、並びにｄｃ−ｄｃコンバータ
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US20040023439A1 (en) 2002-07-03 2004-02-05 Kazunari Kimino Apparatus and method for manufacturing semiconductor device
JP3639272B2 (ja) * 2002-08-30 2005-04-20 株式会社東芝 半導体装置、半導体装置の製造方法
US7042065B2 (en) 2003-03-05 2006-05-09 Ricoh Company, Ltd. Semiconductor device and method of manufacturing the same
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP4537702B2 (ja) * 2003-12-26 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4290088B2 (ja) 2004-07-14 2009-07-01 株式会社リコー Ｉｃソケット
JP4653447B2 (ja) * 2004-09-09 2011-03-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2006196701A (ja) 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
US20060258051A1 (en) * 2005-05-10 2006-11-16 Texas Instruments Incorporated Method and system for solder die attach
CN101278394B (zh) * 2005-10-03 2010-05-19 罗姆股份有限公司 半导体装置
JP5116250B2 (ja) * 2006-04-11 2013-01-09 キヤノン株式会社 積層圧電素子及びその製造方法、並びに振動波駆動装置
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
DE102006060629A1 (de) * 2006-12-21 2008-06-26 Robert Bosch Gmbh Elektrisches Bauelement
JP5081037B2 (ja) 2008-03-31 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置
US7517726B1 (en) * 2008-04-25 2009-04-14 Shanghai Kaihong Technology Co., Ltd Wire bonded chip scale package fabrication methods
US8421201B2 (en) 2009-06-22 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with underfill and methods of manufacture thereof
JP5475363B2 (ja) * 2009-08-07 2014-04-16 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
JP5003802B2 (ja) * 2010-07-22 2012-08-15 パナソニック株式会社 Ｓａｗデバイスとその製造方法
KR20130128227A (ko) * 2012-05-16 2013-11-26 삼성전자주식회사 전자소자 탑재용 기판의 제조방법
US9358580B1 (en) 2013-03-12 2016-06-07 BTD Wood Powder Coating, Inc. Method for preparing and top coating a powder coated wood substrate
TWI581676B (zh) * 2016-04-27 2017-05-01 矽品精密工業股份有限公司 電子封裝件及基板結構
JP7433020B2 (ja) 2019-11-07 2024-02-19 ローム株式会社 チップ部品およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51137378A (en) 1975-05-22 1976-11-27 Mitsubishi Electric Corp Semi conductor wafer
DE4133820A1 (de) * 1991-10-12 1993-04-15 Bosch Gmbh Robert Verfahren zur herstellung von halbleiterelementen
US5379187A (en) * 1993-03-25 1995-01-03 Vlsi Technology, Inc. Design for encapsulation of thermally enhanced integrated circuits
EP0678904A1 (en) * 1994-04-12 1995-10-25 Lsi Logic Corporation Multicut wafer saw process
US5701034A (en) * 1994-05-03 1997-12-23 Amkor Electronics, Inc. Packaged semiconductor die including heat sink with locking feature
JPH0868705A (ja) * 1994-08-30 1996-03-12 Mitsubishi Electric Corp 半導体圧力検出装置及びその樹脂封止に用いる樹脂封止金型
JP3542677B2 (ja) * 1995-02-27 2004-07-14 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
US5786631A (en) * 1995-10-04 1998-07-28 Lsi Logic Corporation Configurable ball grid array package
KR0178255B1 (ko) * 1995-11-17 1999-03-20 황인길 Bga 반도체 패키지의 pcb캐리어 프레임 및 그 제조방법
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
CA2180807C (en) * 1996-07-09 2002-11-05 Lynda Boutin Integrated circuit chip package and encapsulation process
JP3137322B2 (ja) * 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
WO1998002919A1 (fr) 1996-07-12 1998-01-22 Fujitsu Limited Procede et moule de fabrication d'un dispositif a semiconducteur, dispositif a semiconducteur, et procede de montage du dispositif
JP3143081B2 (ja) * 1996-07-31 2001-03-07 シャープ株式会社 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法
JP3577848B2 (ja) * 1996-09-30 2004-10-20 ソニー株式会社 半導体装置の外形カット方法及びそれに用いる半導体製造装置
JP3351706B2 (ja) 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
JP3152180B2 (ja) 1997-10-03 2001-04-03 日本電気株式会社 半導体装置及びその製造方法
JP3526731B2 (ja) 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
JPH11224890A (ja) 1997-12-01 1999-08-17 Mitsui High Tec Inc 半導体装置およびその製造方法

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