CN108364865A - 半导体器件制造方法和半导体晶片 - Google Patents

半导体器件制造方法和半导体晶片 Download PDF

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Abstract

本发明涉及半导体器件制造方法和半导体晶片。制备在产品芯片与图案禁止区域之间提供有伪芯片的半导体晶片。在半导体晶片的边缘部分被保留的情况下，对内部半导体衬底的底表面进行磨削，并且此后，将半导体晶片以环形切割以去除边缘部分。在这里，在伪芯片中，在半导体衬底的顶表面上形成了覆盖导电图案的保护膜并且面向图案禁止区域的保护膜的端表面位于导电图案上。此外，在平面图中，边缘部分的内周端位于图案禁止区域中并且将边缘部分的内周端与伪芯片之间的图案禁止区域以环形切割。

Description

半导体器件制造方法和半导体晶片
相关申请的交叉引用
于2017年1月10日提交的包括说明书、附图、以及摘要的日本专利申请No.2017-001999的公开通过引用被整体并入本文。
技术领域
本发明涉及一种制造半导体器件的方法以及一种半导体晶片，并且可特别地适用于利用下述技术来制造半导体器件，所述技术用于当磨削半导体晶片的后表面时通过除半导体晶片的外周边之外而仅磨削半导体晶片的内部部分来使半导体晶片变薄(以下称为TAIKO处理)。
背景技术
日本未审查专利申请公开No.2007-036129公开了这样一种技术，其中在距晶片的外周边几毫米的区域中保留钝化膜，移除刻划线上的钝化膜，之后对晶片的后表面进行磨削，并且沿着刻划线切割晶片以切出单个芯片。
此外，日本未审查专利申请公开No.2015-147231公开了一种晶片，该晶片的顶表面具有包括多个器件的器件区域以及围绕器件区域的外周边过度区域，并且该晶片的后表面在与外周边过度区域相对应的位置处具有环形加强部分。
此外，日本未审查专利申请公开No.2015-177170公开了这样一种技术，其中利用贴附到晶片的顶表面的保护带在环形的凸起部分和凹陷部分的边界中形成分割槽，使划割带贴附到晶片的后表面，从顶表面去除保护带和环形的凸起部分，从而将形成晶片的区域的器件划分割成单独器件。
TAIKO处理在减小半导体晶片的翘曲并避免晶片的强度降低方面是有效的，即使在将晶片变薄至约60μm至120μm时也是如此。然而，当将半导体晶片的外周边部分以环形切割时，在剩余半导体晶片的外周边会发生三角形碎裂，并且这种三角形碎裂不利地触发了剩余半导体晶片的裂缝。
从对说明书和附图的描述其它问题和新颖特征将是显而易见的。
发明内容
在根据实施例的制造半导体器件的方法中，首先，制备半导体晶片，该半导体晶片包括器件区域、布置在器件区域外部以围绕器件区域的虚设区域、以及布置在虚设区域外部以围绕虚设区域的图案禁止区域。在保留半导体晶片的边缘部分的情况下，从半导体晶片的后表面对形成半导体晶片的半导体衬底进行磨削以使半导体衬底比边缘部分更薄，并且此后，将半导体晶片以环形切割以去除边缘部分。在这里，在虚设区域中，在半导体衬底的顶表面上形成了覆盖导电图案的保护膜，面向图案禁止区域的保护膜的端表面位于导电图案上，并且从半导体晶片的外周边至保护膜的距离大于同一外周边至导电图案的距离。此外，在平面图中，边缘部分的内周端位于图案禁止区域中，并且将边缘部分的内周端与虚设区域之间的图案禁止区域以环形切割。
根据一个实施例，可以提高半导体器件的制造良率。
附图说明
图1是根据一个实施例的用于描述制造半导体器件的方法的流程图。
图2是示出了根据实施例的具有形成于半导体晶片中的多个半导体器件(半导体芯片)的半导体晶片的顶表面的平面图。
图3是示出了根据实施例的半导体器件(半导体芯片)的平面图。
图4是示出了根据实施例的半导体器件的一部分的横截面图。
图5A(a)是以放大的方式示出了图2所示的AP区域的平面图，并且图5A(b)是示出了沿着图5A(a)的线A-A'所截取的横截面的示意图。
图5B是以放大的方式示出了图2所示的AP区域的另一示例的平面图。
图6是根据实施例用于描述TAIKO磨削(半导体晶片的背面磨削)处理的透视图。
图7是示出了根据实施例的在TAIKO磨削之后沿着图5A(a)的线A-A'所截取的横截面的示意图，。
图8是根据实施例的用于描述带去除处理的透视图。
图9是根据实施例的用于描述旋转蚀刻处理的透视图。
图10是根据实施例的用于描述晶片背表面离子注入处理的透视图。
图11是根据实施例的用于描述激光加工处理的透视图。
图12是根据实施例的用于描述晶片背电极形成处理的透视图。
图13是根据实施例的用于描述特性测试处理的透视图。
图14是根据实施例的用于描述带贴附处理的透视图。
图15是根据实施例的用于描述环切割处理的透视图。
图16是根据实施例的用于描述带切割处理的透视图。
图17是示出了根据实施例的在带切割之后沿着图5A(a)中的线A-A'所截取的横截面的示意图。
图18是根据实施例的用于描述封装处理的透视图。
图19是根据实施例的用于描述后处理接受处理的透视图。
图20是根据实施例的用于描述带贴附处理的透视图。
图21是根据实施例的用于描述划割处理的透视图。
图22是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据比较示例1的半导体晶片的图案禁止区域以及与图案禁止区域相邻的伪芯片的一部分的横截面图。
图23是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据比较示例2的半导体晶片的图案禁止区域以及与图案禁止区域相邻的伪芯片的横截面图。
图24是示出了根据比较示例1和2在半导体晶片受到环切割之后其外周边状态的平面图。
图25是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据实施例的半导体晶片的图案禁止区域以及与图案禁止区域相邻的伪芯片的横截面图。
图26A是示意性地示出了根据比较示例2的环切割状态的横截面图，并且图26B是示意性地示出了根据本实施例的环切割状态的横截面图。
图27是用于描述根据实施例的形成于与半导体晶片的图案禁止区域相邻的伪芯片之上的导电图案和绝缘图案(保护膜)的布局的横截面图。
图28是用于描述根据实施例的修改示例的半导体晶片的环切割的半导体晶片的平面图。
具体实施方式
在以下实施例中，为了方便起见将在必要时通过分成多个部分或实施例进行描述，除非另有明确说明，否则这些相互之间不是无关的而是彼此相关的，以使得一个覆盖另一个的修改示例、应用、细节、补充解释等等的一部分或全部。另外，在以下实施例中，当涉及要素的数量(包括单元的数量、数值、量、范围等等)时，不局限于特定数量，而是可以是多于或不多于特定数量，除非另外明确规定并且除非另外原则上明确限于特定数量。
另外，在以下实施例中，构成要素(包括要素步骤)不一定是必不可少的，除非另外明确指出并且除非另外明确认为原则上明显是必不可少的。类似地，在以下实施例中，当涉及构成要素的形状及其位置关系时，将包括基本上近似或类似于这些形状的那些，除非另外明确规定并且除非另外明确认为原则上不是这样。这同样也适用于上述数量(包括单元的数量、数值、量、范围等等)。
在下面，根据附图对本发明的实施例进行详细说明。在为了描述实施例所描绘的所有附图中，向具有相同功能的构件分配相同或相关代码并且省略对其的重复描述。此外，当存在多个类似构件(部分)时，向通用代码添加符号以示出单个或特定部分。在下面的实施例中，原则上不重复对相同或相似部分的描述，除了必要时。
在实施例中所使用的附图中，即使在横截面图中也可以省略阴影来使视图容易理解。相反，即使在平面图中，也可以添加阴影以使视图容易理解。
此外，在横截面图和平面图中，每个部分不一定以实际尺寸被示出，但是有时特定部分可以以相对较大尺寸被示出以使视图容易理解。此外，还当横截面图和平面图之间存在对应关系时，可以以相对放大的方式示出特定部分以使视图易于理解。
实施例
<半导体器件的制造方法>
在下文中将以被划分成图1所示的每个处理的方法来描述根据实施例的制造半导体器件的方法。图1是根据实施例的用于描述半导体器件的制造方法的流程图。在实施例中，采用包括注入增强(IE)沟槽栅极绝缘栅极双极晶体管(IGBT)的半导体器件作为半导体器件的示例；然而，不用说，不局限于此。
<处理P01：半导体晶片的制备>
首先，制备具有形成于其顶表面上的多个半导体器件(半导体芯片)的半导体晶片(处理P01)
图2是示出了根据实施例的具有形成于半导体晶片中的多个半导体器件(半导体芯片)的半导体晶片的顶表面的状态的平面图。
如图2所示，在半导体晶片SW的表面(第一主表面，顶表面)上形成了由格状刻划区域(刻划线和间隔)ARS所划分的多个半导体芯片SC。刻划区域ARS的宽度例如约为90μm至110μm。在半导体晶片SW的外周边部分周围提供了不具有导电膜的任何图案(在下文中称为导电图案)以及不具有覆盖导电图案的绝缘膜的任何图案(在下文中称为绝缘图案)的图案禁止区域PNR。
在随后所述的磨削半导体晶片SW的后表面(第二主表面，底表面)的处理(TAIKO磨削处理P02)中，将表面保护带贴附到半导体晶片SW的顶表面。还在半导体晶片SW的外周边部分中形成了刻划区域ARS；因此，担心所提供的用于磨削半导体晶片SW的后表面的水可能通过刻划区域ARS而侵入到半导体晶片SW的顶表面。为了避免磨削水的侵入，在半导体晶片SW的周边部分周围提供不具有导电图案和绝缘图案的图案禁止区域PNR，从而使表面保护带不易剥落。
几乎所有的图案禁止区域PNR是在TAIKO处理中磨削了半导体晶片SW的后表面之后所去除的区域。上述导电图案包括随后所述的IE型沟槽栅极IGBT中的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE(参见图3和图4)，并且例如它是由主要包括铝的金属膜制成的。上述绝缘图案是随后所述的IE型沟槽栅极IGBT中的保护膜RF(参见图4)并且例如它是由主要包括聚酰亚胺的有机树脂膜制成的。
半导体芯片SC具有形成有半导体集成电路器件的产品芯片SC1以及不是产品芯片SC1的不完美的伪芯片SC2。在排列成矩阵形状多个产品芯片SC1(器件区域)的外部布置多个伪芯片SC2(虚设区域，外周边过度区域)以围绕多个产品芯片SC1，并且将图案禁止区域PNR布置在多个伪芯片SC2的外部以围绕多个伪芯片SC2。
图3是示出了根据实施例的半导体器件(半导体芯片)的平面图。在图3中，保护膜RF(参见图4)被示出为透明的以易于理解结构。
如图3所示，半导体芯片SC包括半导体衬底SS，并且半导体衬底SS具有作为一个主表面的顶表面Sa(参见图4)以及作为另一主表面的与顶表面Sa相反的底表面Sb(参见图4)。
外周边部分中的半导体芯片SC的顶表面具有环形的保护环电极GRE以及在上述电极内部的单个或多个环形的场板FPE。保护环电极GRE和场板FPE例如是由主要包括铝的金属膜制成的。图3通过示例的方式示出了三个环形的场板FPE；但是，它并不局限于这个数目。
单元形成区域CR具有在环形的场板FPE内部的半导体芯片SC的有源部分的主要部分。单元形成区域CR具有发射极电极EE。发射极电极EE的中心部分成为用于使接合引线耦合的发射极焊盘EP。发射极焊盘EP是通过使发射极电极EE从形成在覆盖发射极电极EE的保护膜RF(参见图4)中的开口部分OP1裸露出而形成的。发射极电极EE例如是由主要包括铝的金属膜制成的。
在单元形成区域CR与环形的场板FPE之间提供了栅极布线GL和栅极电极GE。栅极极线GL与栅极极电极GE相耦合并且它们被提供为例如在半导体芯片SC的外周边从发射极电极EE向外。栅极电极GE的中心部分是用于使接合引线相耦合的栅极焊盘GP。栅极焊盘GP是通过使栅极电极GE从形成于用于在覆盖栅极电极GE的保护膜RF(参见图4)中的开口部分OP2裸露出而形成的。栅极极线GL和栅极电极GE例如是由主要包括铝的金属膜制成的。
图4是示出了根据实施例的半导体器件的一部分的横截面图。
首先，将描述半导体芯片SC的有源部分。
在根据实施例的半导体器件的单元形成区域CR中形成了包括线性有源单元区域LCa和线性空穴集电极单元区域LCc以及其之间的线性无源单元区域LCi的IE型沟槽栅极IGBT。线性有源单元区域LCa或线性空穴集电极单元区域LCc与线性无源单元区域LCi交替地排列以形成线性单位单元区域LC，并且根据实施例的IE型沟槽栅极IGBT也就是所谓的“交替排列系统”。在这里，例如在日本未审查专利申请公开No.2013-140885中公开了IE型沟槽栅极IGBT的结构并且省略对详细结构和效果的描述。
如图4所示，半导体衬底SS的主要部分被n-型漂移区ND占据。在顶表面Sa一侧上的半导体衬底SS的整个表面(整个单元形成区域CR)上提供了p型主体区域PB。半导体衬底SS的厚度例如约为450μm至1000μm并且典型的厚度约为550μm。
第一沟槽T1和第二沟槽T2位于半导体衬底SS的顶表面Sa一侧上的线性有源单元区域LCa和线性无源单元区域LCi的边界上，并且在每个沟槽之内，通过栅极绝缘膜GI提供第一线性沟槽栅极电极TG1和第二线性沟槽栅极电极TG。第一线性沟槽栅极电极TG1和第二线性沟槽栅极电极TG2与栅极电极GE电耦合。
此外，第三沟槽T3和第四沟槽T4位于半导体衬底SS的顶表面Sa一侧上的线性空穴集电极单元区域LCc和线性无源单元区域LCi的边界中，并且在每个沟槽之内，通过栅极绝缘膜GI提供第三线性沟槽栅极电极TG3和第四线性沟槽栅极电极TG4。第三线性沟槽栅极电极TG3和第四线性沟槽栅极电极TG4与发射极电极EE电耦合。在图4中，省略形成有第四沟槽T4的边界中的一个线性无源单元区域LCi。
栅极绝缘膜GI例如是由氧化硅制成的并且其厚度例如约为0.1μm至0.2μm。
在顶表面Sa一侧上的半导体衬底SS的整个表面上形成层间绝缘膜IL。层间绝缘膜IL例如是由磷硅玻璃(PSG)膜、硼磷硅酸盐玻璃(BPSG)膜、非掺杂硅酸盐玻璃(NSG)膜、旋涂玻璃(SOG)膜、或这些组合膜制成的,并且其厚度例如约为0.6μm。
在线性有源单元区域LCa中的半导体衬底SS的顶表面Sa一侧上的第一沟槽T1与第二沟槽T2之间的中心部分中形成了穿过层间绝缘膜IL并到达p型主体区域PB的接触层CT。
在线性空穴集电极单元区域LCc中的半导体衬底SS的顶表面Sa一侧上的第三沟槽T3与第四沟槽T4之间的中心部分中形成了穿过层间绝缘膜IL并到达p型主体区域PB的接触层CT。
在半导体衬底SS的顶表面Sa一侧上的线性有源单元区域LCa中提供了n+型发射极区域NE，并且在接触槽CT的下端中的p型主体区域PB之内提供了p+型主体接触区域PBC以及围绕p+型主体接触区域PBC的p+型防闭锁区域PLP。此外，在p型主体区域PB下方提供了n型空穴势垒区域。除了没有提供n+型发射极区域N之外，线性空穴集电极单元区域LCc中的掺杂物的掺杂结构与线性有源单元区域LC中的掺杂物的掺杂结构几乎相同。
在线性无源单元区域LCi中，在半导体衬底SS的顶表面Sa一侧的p型主体区域PB下方提供了例如比第一沟槽T1、第二沟槽T2、第三沟槽T3、以及第四沟槽T4更深的p型浮动区域PF。
在实施例中，与线性有源单元区域LCa相似，在线性空穴集电极单元区域CLc中还提供了p+型主体接触区域PBC、p+型防闭锁区域PLP、以及n型空穴势垒区域NHB；然而，这些并不是必不可少的。通过提供这些，总体上可以保持在空穴流方面的平衡。
发射极电极EE提供于层间绝缘膜IL上并且通过接触槽CT与n+型发射极区域NE和p+型主体接触区域PBC相耦合。虽然未说明，但是发射极电极EE与第三线性沟槽栅极电极TG3和第四线性沟槽栅极电极TG4电耦合。此外，虽然未说明，但栅极极电极GE和栅极布线GL(参见图3)提供于层间绝缘膜IL上，并且栅极电极GE与第一线性沟槽栅极电极TG1和第二线性沟槽栅极电极TG2电耦合。发射极电极EE、栅极电极GE、以及栅极布线GL(参见图3)例如是由主要包括铝的金属膜制成的并且其厚度例如约为3.5μm。
保护膜RF形成为覆盖发射极电极EE、栅极电极GE、以及栅极布线GL(参见图3)。保护膜RF例如是由主要包括聚酰亚胺的有机树脂膜制成的，并且其厚度例如为10μm。主要包括聚酰亚胺的有机树脂膜例如是通过涂敷形成的，并且可以是光敏的或非光敏的。保护膜RF是沉积在半导体晶片SW的顶表面一侧上的膜的最上层，并且用于保护IE型沟槽IGBT和相应电极(发射极电极EE、栅极电极GE、以及栅极布线GL(参见图3))。
接下来，将描述半导体芯片的外周边部分。
在半导体芯片SC的外周边部分中形成了单个或多个环形的p型场限环FP以围绕有源部分，并且进一步，形成了环形的p型保护环(沟道截断环)GR以围绕环形的p型场限环或环FP。
按照与有源部分中的p型浮动区域PF的处理相同的处理，例如在n-型漂移区域ND内形成了p型场限环FP。还在半导体芯片SC的外周边部分中形成了层间绝缘膜IL，并且环形的场板FPE通过形成于层间绝缘膜IL中的开口部分OP3与环形的p型限场环FP电耦合。在开口部分OP3下端处的p型场限环FP中形成了p+型区域PL，并且该p+型区域PL例如是按照与有源部分中的p+型防闭锁区域PLP的处理相同的处理而形成的。
通过场板FPE来固定p型场限环FP的电压。图4示出了形成有三个p型场限环FP的示例；然而，并不局限于该数目。通过形成多个p型场限环FP，在多个p型场限环FP之间共用电场，这可使击穿电压在根据实施例的IE型沟槽栅极IGBT中更高。
在n-型漂移区域ND之内形成了p型保护环GR并且用于在将半导体晶片SW划分为单独的半导体芯片SC之后保护IE型沟槽栅极IGBT。环形的保护环电极GRE通过形成于层间绝缘膜IL中的开口部分OP4与环形的p型保护环GR电耦合。通过保护环电极GRE来固定p型保护环GR的电压。
场板FPE和保护环电极GRE例如是由主要包括铝的金属膜制成的，并且其厚度例如约为3.5μm。
与有源部分类似，保护膜RF形成为覆盖场板FPE和p型保护环GR。该保护膜RF是沉积在半导体晶片SW的顶表面上的用于保护相应电极(场板FPE和保护环电极GRE)的最上膜。
图5A(a)是以放大的方式示出了图2所示的AP区域的平面图。图5A(b)是示出了沿着图5A(a)的线A-A'所截取的横截面的示意图。
如图5A(a)和(b)所示，半导体晶片SW具有半导体衬底SS并且半导体衬底SS具有作为一个主表面的顶表面Sa以及作为另一主表面的与顶表面Sa相反的底表面Sb。
排列成矩阵形状的多个半导体芯片SC中的每个产品芯片SC1例如具有在有源部分中的IE型沟槽栅极IGBT，以及在半导体衬底SS的顶表面Sa一侧上的外周边部分(参见图4)中的多个p型场限环和p型保护环，并且这些被层间绝缘膜IL覆盖。
在半导体芯片SC的有源部分中，形成于半导体衬底SS的顶表面Sa一侧上的层间绝缘膜IL上的发射极电极EE与形成IE型沟槽栅极IGBT的n+型发射极区域、第三线性沟槽栅极电极、以及第四线性沟槽栅极电极电耦合(参见图4)。发射极电极EE将发射极电压施加到n+型发射极区域、第三线性沟槽栅极电极、以及第四线性沟槽栅极电极上。形成于半导体衬底SS的顶表面Sa一侧的层间绝缘膜IL上的栅极电极GE通过栅极布线GL与形成IE型沟槽栅极IGBT的第一线性沟槽栅极电极和第二线性沟槽栅极电极电耦合(参见图4)。栅极电极GE向第一线性沟槽栅极电极和第二线性沟槽栅极电极施加电压。如上所述，发射极电极EE、栅极电极极电极GE、栅极布线GL例如是由主要包括铝的金属膜制成的。
在半导体芯片SC的外周边部分中，形成于半导体衬底SS的顶表面Sa一侧的层间绝缘膜IL上的场板FPE与p型场限环电耦合(参见图4)，并且场板FPE向p型场限环施加电压。形成于半导体衬底SS的顶表面Sa一侧的层间绝缘膜IL上的保护环电极GRE与P型保护环电耦合(参见图4)，并且保护环电极GRE向P型保护环施加电压。如上所述，场板FPE和保护环电极GRE例如是由主要包括铝的金属膜制成的。
此外，在半导体芯片SC的有源部分和外周边部分中，为每个半导体芯片SC形成保护膜RF以覆盖发射极电极EE、栅极电极GE、栅极布线GL、场板FPE。以及保护环电极GRE。如上所述，保护膜RF例如是由主要包括聚酰亚胺的有机绝缘膜制成的。
另一方面，在半导体晶片SW的图案禁止区域PNR中，在半导体衬底SS的顶表面Sa上形成层间绝缘膜IL；然而，在那里没有形成发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE，并且也没有形成覆盖这些电极的保护膜RF。在图5A(b)中，在图案禁止区域PNR中的半导体衬底SS的顶表面Sa上仅形成层间绝缘膜IL，但存在在层间绝缘膜IL下方形成了与层间绝缘膜IL不同层的绝缘膜的情况。
保护膜RF的布局在产品芯片SC1与位于产品芯片SC1与图案禁止区域PNR之间的伪芯片SC2之间不同。
对于产品芯片SC1，保护膜RF覆盖包括产品芯片SC1的外周边的半导体衬底SS的整个顶表面Sa。换句话说，形成于半导体衬底SS的顶表面Sa上的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE被保护膜RF覆盖，除了裸露出发射极电极EE的发射极焊盘的开口部分OP1以及裸露出栅极电极GE的栅极焊盘的开口部分OP2之外。
相反，对于伪芯片SC2，保护膜RF不覆盖包括伪芯片SC2的外周边的半导体衬底SS的整个顶表面Sa。换句话说，除了裸露出发射极电极EE的发射极焊盘的开口部分OP1以及裸露出栅极电极GE的栅极焊盘的开口部分OP2之外，位于伪芯片SC2的外周边部分中的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE中的每个部分没有被保护膜RF覆盖而是裸露出的。
换句话说，在图5A(a)和(b)所示的伪芯片SC2的情况下，就与图案禁止区域PNR相邻的一侧S1(图案禁止区域PNR与伪芯片SC2之间的边界)而言，保护膜RF的端表面在与侧S1相反的方向上向内地位于距侧S1(图案禁止区域PNR)一定距离L1a的位置上。此外，就与图案禁止区域PNR不相邻的其它侧S2、S3、以及S4而言，保护膜RF的端表面在与侧S2、S3、以及S4相反的方向上向内地位于距伪芯片SC2的外周边一定距离L1b的位置上。在这里，距离L1a可以与距离L1b相同。距离L1b可以在侧S2、S3、以及S4之间不同。
具体地说，在图5A(a)和(b)所示的伪芯片SC2的情况下，就与图案禁止区域PNR相邻的侧S1而言，发射极电极EE、栅极布线GL、场板FPE、以及保护环电极GRE形成为伪芯片SC2的S1侧。然而，对于侧S1而言，保护膜RF的端表面(面向图案禁止区域PNR的端表面)位于发射极电极EE、栅极布线GL、场板FPE、以及保护环电极GRE的相应电极上，并且图案禁止区域PNR一侧上的相应电极的端部从保护膜RF裸露出来。
在图5A(a)和(b)所示的伪芯片SC2的情况下，就与图案禁止区域PNR不相邻的侧S2、S3、以及S4而言，沿着伪芯片SC2的侧S2、S3、以及S4形成保护环电极GRE。然而，对于与图案禁止区域PNR不相邻的侧S2、S3、以及S4而言，保护膜RF的端表面位于保护环电极GRE上并且保护环电极GRE的一部分从保护膜RF裸露出来。
因此，从半导体晶片SW的外周边到形成于面向图案禁止区域PNR的伪芯片SC2之中的保护膜RF的端表面的距离L1大于从半导体晶片SW的外周边到形成于面向图案禁止区域PNR的伪芯片SC2中的每个电极的端表面的距离L2。距离L1与距离L2之差例如为0.4mm及更大；例如，距离L1可以被限定为4.0mm并且距离L2可以被限定为3.6mm。
图5B示出了形成于伪芯片SC2之上的保护膜的另一种布局。图5B是图2中的以放大方式所示出的AP区域的另一示例的平面图。
在图5B所示的伪芯片SC2的情况下，就与图案禁止区域PNR相邻的侧S1而言，发射极电极EE、栅极布线GL、场板FPE、以及保护环电极GRE形成为伪芯片SC2的侧S1。与图5A(a)和(b)相类似，对于与图案禁止区域PNR相邻的侧S1，保护膜RF的端表面(面向图案禁止区域PNR的端表面)位于发射极电极EE、栅极布线GL、场板FPE、以及保护环电极GRE的相应电极上，并且图案禁止区域PNR一侧上的相应电极的端部部分从保护膜RF裸露出来。
另一方面，就与图案禁止区域PNR不相邻的侧S2、S3、以及S4而言，沿着伪芯片SC2的侧S2、S3、以及S4形成保护环电极GRE，保护膜RF形成为覆盖保护环电极GRE，并且保护环电极GRE不从保护膜RF裸露出来。
如上所述，在伪芯片SC2的外周边部分中，就仅与图案禁止区域PNR1相邻的侧S1而言，保护膜RF的端表面(面向图案禁止区域PNR的端表面)位于相应电极上以使得相应电极的端表面可以从图案禁止区域PNR一侧上的保护膜RF裸露出来。
在图5A(a)和(b)以及图5B中，虽然发射极电极EE、栅极布线GL、场板FPE、以及保护环电极GRE是与图案禁止区域PNR相邻的电极，但是与图案禁止区域PNR相邻的电极并不局限于这些，而是它可以根据半导体晶片SW中的伪芯片SC2的位置而不同。
将在<比较示例中的对半导体晶片进行环切割的问题>以及<根据实施例的半导体晶片的结构、特征、以及效果>中详细描述提供于伪芯片SC2之中的保护膜RF的布局。
<处理P02-处理P04：半导体晶片的背面磨削>
将利用图6至图9来描述半导体晶片的背面磨削处理。图6是根据实施例的用于描述TAIKO磨削(半导体晶片背面磨削)处理的透视图。图7是示出了根据实施例的在TAIKO磨削之后的沿着图5A(a)的线A-A'所截取的横截面的示意图。图8是根据实施例的用于描述带剥离处理的透视图。图9是根据实施例的用于描述旋转蚀刻处理的透视图。
如图6所示，将表面保护带SPT贴附在半导体晶片SW的表面上。可使用例如由聚对苯二甲酸乙二醇酯(PET)制成的高刚性带以作为表面保护带SPT。表面保护带SPT的厚度例如约为100μm至200μm。
接下来，放下由表面保护带SPT所保护的顶表面Sa(参见图4)并且从底表面Sb磨削半导体衬底SS以使半导体衬底SS变薄至例如约60um(在这里示出了约600V的击穿电压的示例)(处理P02)。因为表面保护带SPT贴附到半导体晶片SW的顶表面，因此IE型沟槽栅极IGBT和相应电极不会断裂。半导体衬底SS的厚度取决于所需的击穿电压。因此，在击穿电压为1200V的情况下，半导体衬底SS的厚度例如约为120μm并且，在击穿电压为400V的情况下，半导体衬底SS的厚度例如约为40μm。
TAIKO处理用于对半导体衬底SS进行上述磨削。具体地说，如图7所示，保留半导体晶片SW的最外周边中的边缘部分EGP(加强部分、环形的加强部分、用于加强的环形的凸起)，并且仅对半导体衬底SS的内底表面Sb进行磨削以使其变薄。未磨削的边缘部分EGP的宽度例如约为2.5mm至3mm。
接下来，如图8所示，将表面保护带SPT从半导体晶片SW上剥离下来(处理P03)。表面保护带SPT的顶表面有异物，例如当磨削半导体衬底SS的底表面Sb时所产生的硅屑；然而，当表面保护带SPT被剥离掉时，异物被同时去除，从而防止异物进入后面的处理。
将半导体晶片SW固定在载台ST1上，例如载台ST1在其中心部分具有凸起部分并且进一步具有旋转机构，并且此后，通过升高载台ST1的温度，热发泡表面保护带SPT通过自身剥离。或者，还可以通过用紫外线照射相同带而使表面保护带SPT剥离掉。
如图9所示，利用包含氢氟酸的蚀刻液对半导体衬底SS的底表面Sb进行清洗(旋转蚀刻)，并且去除磨削时所产生的半导体衬底SS的底表面Sb上的翘曲和异物(处理P04)
例如，在按照真空吸吮方式或机械方式将半导体晶片SW固定在包括旋转机构的旋转头之后，在旋转半导体晶片SW的同时，通过使蚀刻液从提供于半导体晶片SW之上的喷嘴NZ流向半导体衬底SS的底表面Sb来冲洗半导体衬底SS的底表面Sb。
<处理P05-处理P07：形成半导体器件的背表面电极>
将利用图10至12对半导体器件的背表面电极的形成处理进行描述。图10是根据实施例的用于描述晶片背表面离子注入处理的透视图。图11是根据实施例的用于描述激光加工处理的透视图。图12是根据实施例的用于描述晶片背电极形成过程的透视图。
如图10所示，将具有n型导电性的掺杂剂(例如磷)离子注入到半导体衬底SS的底表面Sb中以形成具有距半导体衬底SS的底表面第一深度的n型场终止区域Ns。磷离子注入的能量例如约为350KeV并且剂量例如为7×1012cm-2。此后，将具有p型导电性的掺杂剂(例如硼)离子注入到半导体衬底SS的底表面Sb，以形成具有距半导体衬底SS的底表面Sb的比第一深度浅的第二深度的p+型集电极区域PC。硼离子注入的能量例如为40KeV并且剂量例如为5×1014cm-2。根据此，从n-型漂移区域ND的较近侧在半导体衬底SS的底表面Sb一侧上形成了n型场终止区域Ns和p+型集电极区域PC(处理P05)。
如图11所示，从半导体衬底SS的底表面Sb的一侧用激光束照射半导体衬底SS，以激活注入到半导体衬底SS中的掺杂剂离子(处理P06)。
如图12所示，在用包括氢氟酸的清洗液冲洗半导体衬底SS之后，例如根据溅射或真空气相沉积在半导体衬底SS的底表面Sb上依次形成作为导电膜的第一镍膜、钛膜、第二镍膜、以及金膜，以形成这些的膜堆叠(处理P07)。第一镍膜的厚度例如约为100nm、钛膜的厚度例如约为100nm、第二钛膜的厚度例如约为600nm、并且金膜的厚度例如约为100nm。膜堆叠变成与p+型集电极区域PC电耦合的集电极电极CE。可以使用铝膜以代替第一镍膜和钛膜。
<处理P08：半导体器件的特性测试>
将利用图13对形成于半导体晶片上的半导体器件的特性测试处理进行描述。图13是根据实施例的用于描述半导体器件的特性测试处理的透视图。
如图13所示，例如，在将半导体晶片SW固定到其中心部分具有凸起部分的载台ST2之后，在形成于半导体晶片SW之上的多个半导体器件上分别执行特性测试(处理P08)。
<处理P09-处理P11：环切割和带切割>
将利用图14至图17对半导体晶片的环切割(ring cutting)处理和带切割(tapecutting)处理进行描述。图14是根据实施例的用于描述划割带贴附处理的透视图。图15是根据实施例的用于描述环切割处理的透视图。图16是根据实施例的用于描述带切割处理的透视图。图17是示出了根据实施例的在带切割之后沿着5A的线A-A'所截取的横截面的示意图。
如在图14中所示，制备具有预先贴附在那里的划割带DT1的环形的划割框DF1，并且将半导体晶片SW贴附到划割带DT1的顶表面，以便半导体衬底SS的顶表面Sa(参见图4)可以面向划割带DT1的顶表面(处理P09)。
接下来，如图15所示，例如，使用贴附有金刚石细颗粒的极薄划割刀片(圆形刀片)DB1来沿着半导体衬底SS和边缘部分EGP的已磨削且已变薄的区域的边界以环形切割半导体衬底SS的已磨削且已变薄的区域(环切割)，从而去除边缘部分EGP(处理P10)。根据此，可获得如半导体衬底SS变薄的半导体晶片SW。形成了半导体晶片SW的半导体衬底SS的厚度例如约为60μm。
接下来，如图16所示，沿着半导体晶片SW的外周边切割划割带DT1(带切割)。在环切割中，去除半导体晶片SW的切口，并且因此在带切割中，在划割带DT1中形成了切口(处理P11)。根据此，如图17所示，利用贴附到此的划割带DT1，可获得半导体衬底SS变薄的半导体晶片SW。
<处理P12：半导体晶片的封装>
将利用图18对半导体晶片的封装处理进行描述。图18是根据实施例的用于描述封装处理的透视图。
如图18所示，将多个半导体晶片SW封装在晶片承载壳WC之内(处理P12)。通过提供于晶片承载壳WC周围的壁WA来固定多个半导体晶片SW。形成半导体晶片SW的半导体衬底SS的厚度例如约为60μm；然而，因为将划割带DT1贴附到半导体晶片SW的后表面，因此可防止在上述承载期间半导体晶片SW裂开和碎裂。
<处理P13至处理P15：半导体晶片的划割>
下面将利用图19至图21对半导体晶片的承载处理和划割处理进行描述。图19是根据实施例的用于描述后处理收纳处理的透视图。图20是根据实施例的用于描述带贴附处理的透视图。。图21是根据实施例的用于描述划割处理的透视图。
如图19所示，将多个半导体晶片SW承载容纳在晶片承载壳WC中并在后处理中被收纳，并且此后，从晶片承载壳WC取出必要的半导体晶片SW(处理P13)。
接下来，如图20所示，制备具有预先贴附在那里的划割带DT2的环形的划割框DF2，并且将半导体晶片SW贴附到划割带DT2的顶表面，以便半导体衬底SS的顶表面Sb可以面向划割带DT2的顶表面((1)框移送)。接着，贴附在半导体晶片SW的顶表面的划割带DT1被剥离掉((2)划割带剥离)(处理P14)。
如图21所示，例如利用贴附有金刚石细颗粒的极薄划割刀片(圆形刀片)DB2来沿着刻划ARS(参见图2)垂直和水平地切割半导体晶片SW(处理P15)。将半导体晶片SW划分为单独的半导体芯片，并且在个体化之后，通过划割带DT2将半导体芯片固定在划割框DF2上并保持有序。
接下来，从划割带DT2的底表面一侧照射紫外线以使划割带DT2的粘合剂层的粘合力下降，其结果是，半导体芯片(半导体器件)容易从划割带DT2上剥离掉。此后，将半导体芯片(半导体器件)组装成单独的半导体产品。
<根据比较例的半导体晶片的环切割问题>
将利用图22至24对本发明人等人所研究的比较示例1和2进行描述以使得根据实施例的半导体晶片的特征更清楚。图22是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据比较示例1的半导体晶片的图案禁止区域以及与该图案禁止区域相邻的伪芯片的一部分的横截面图。图23是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据比较示例2的半导体晶片的图案禁止区域以及与图案禁止区域相邻的伪芯片的一部分的横截面图。图24是示出了根据比较示例1和2的在半导体晶片受到环切割之后的其外周边状态的平面图。
<根据比较示例1的半导体晶片的结构>
如图22所示，根据比较例1的在半导体晶片SW受到TAIKO磨削之后，半导体晶片SW在其图案禁止区域PNR中具有半导体衬底SS未被磨削的PER1以及半导体衬底SS被磨削的PER2。半导体衬底SS未被研磨的区域PER1中的半导体衬底SS的第一厚度H1例如约为550μm。
区域PER2中的半导体衬底SS包括具有比第一厚度H1薄的第二厚度H2的第一部分P1以及具有比第二厚度H2薄的第三厚度H3的第二部分P2。第一部分P1位于半导体晶片SW外部，第二部分P2位于半导体晶片SW内部，并且第二部分P2中的半导体衬底SS的第三厚度H3例如约为60m并且等于形成产品芯片的半导体衬底SS的厚度。
在比较示例1中，在伪芯片SC2的图案禁止区域PNR一侧的导电图案ME上形成保护膜RF，并且在平面图中同一侧上的导电图案ME的端表面与同一侧上的保护膜RF的端表面相重叠。
换句话说，从半导体晶片SW的外周边到伪芯片SC2的图案禁止区域PNR一侧上保护膜RF的端表面的距离L1等于同一侧上从半导体晶片SW的外周边到导电图案ME的端表面的距离L2。距离L1和距离L2例如约为3.6mm。
在这里，绝缘膜ILT例如是指上述IE型沟槽栅极IGBT中的层间绝缘膜IL，或者层间绝缘膜IL和形成于层间绝缘膜IL之下的绝缘膜的膜堆叠。导电图案ME例如是指上述IE型沟槽栅极IGBT中的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE。导电图案ME例如是由主要包括铝的金属膜制成的，其厚度约为3.5μm。保护膜RF例如是由主要包括聚酰亚胺的有机树脂膜制成的，其厚度约为10μm。
在环切割中，使用例如具有约0.15mm的刀片宽度的切割刀片以在从其外周边例如3.05±0.25mm的位置处切割半导体晶片SW。
<根据比较示例2的半导体晶片的结构>
如图23所示，根据比较示例2的在半导体晶片SW受到AIKO磨削之后，与比较示例1相类似，半导体晶片SW在其图案禁止区域PNR中具有半导体衬底SS未被磨削的区域PER1以及半导体衬底SS被磨削的区域PER2。半导体衬底SS未被磨削的区域PER1中的半导体衬底SS的第一厚度H1例如约为550μm。
区域PER2中的半导体衬底SS包括具有比第一厚度H1薄的第二厚度H2的第一部分P1，以及具有比第二厚度H2薄的第三厚度H3的第二部分P2。第一部分P1位于半导体晶片SW外部，第二部分P2位于半导体晶片SW内部，并且第二部分P2中的半导体衬底SS的第三厚度H3例如约为60μm，并且等于形成产品芯片的半导体衬底SS的厚度。
在比较示例2中，在伪芯片SC2的图案禁止区域PNR一侧上的导电图案ME上形成保护膜RF以覆盖导电图案ME，并且同一侧上的导电图案ME的端表面位于半导体衬底SS的内顶表面Sa上而不是同一侧上的保护膜RF的端表面上。
从半导体晶片SW的外周边到伪芯片SC2的图案禁止区域PNR一侧上的保护膜RF的端表面的距离L1小于从半导体晶片SW的外周边到同一侧上的导电图案ME的端表面的距离L2。距离L1例如约为3.6mm。
在这里，绝缘膜ILT例如是指上述IE型沟槽栅极IGBT中的层间绝缘膜IL，或者层间绝缘膜IL和形成于层间绝缘膜IL之下的绝缘膜的膜堆叠。导电图案ME例如是指上述IE型沟槽栅极IGBT中的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE。导电图案ME例如是由主要包括铝的金属膜制成的，其厚度约为3.5μm。保护膜RF例如是由主要包括聚酰亚胺的有机树脂膜制成的，其厚度约为10μm。
在环切割中，使用例如具有约0.15mm的刀片宽度的切割刀片以在从其外周边例如3.05±0.25mm的位置处切割半导体晶片SW。
<比较示例1和比较示例2的问题>
如图24所示，在发明人等进行了检查后，比较示例1和比较示例2二者具有在环切割后在半导体晶片SW的外周边中发生三角形碎裂的缺点，这触发半导体晶片SW碎裂或裂开。
<根据实施例的半导体晶片的结构、特性、以及效果>
将利用图25至图27对半导体晶片的结构、特性、以及效果进行描述。图25是以放大的方式示出了在半导体晶片受到TAIKO磨削之后根据实施例的半导体晶片的图案禁止区域以及与图案禁止区域相邻的伪芯片的一部分的横截面图。图26A是示意性地示出了根据比较例2的环切割的状态的横截面图。图26B是示意性地示出了根据实施例的环切割的状态的横截面图。图27是用于描述根据实施例的形成于与半导体晶片的图案禁止区域相邻的伪芯片之上的导电图案和绝缘图案(保护膜)的布局的横截面图。
<半导体晶片的结构和特性>
如图25所示，在根据实施例的半导体晶片SW的TAIKO磨削之后，在半导体晶片SW的图案禁止区域PNR中形成了半导体衬底SS未被研磨的PER1以及半导体衬底SS被磨削的PER2。半导体衬底SS未被研磨的区域PER1中的半导体衬底SS的第一厚度H1例如约为550μm。
区域PER2中的半导体衬底SS包括具有比第一厚度H1薄的第二厚度H2的第一部分P1以及具有比第二厚度H2薄的第三厚度H3的第二部分P2。第一部分P1位于半导体晶片SW外部，第二部分P2位于半导体晶片SW内部，并且第二部分P2中的半导体衬底SS的第三厚度H3例如约为60μm，并且等于形成产品芯片的半导体衬底SS的厚度。
在TAIKO磨削中，通常执行粗切割磨削并且此后执行精磨；然而，为了加强半导体晶片SW的边缘部分EGP，在TAIKO处理中，存在有意地在半导体晶片SW的图案禁止区域PNR中提供两个步阶的情况。具体地说，图案禁止区域PNR包括具有第三厚度H3(例如约为60μm)的半导体衬底SS的第二部分P2，以及位于半导体晶片SW的比第二部分P2更靠外的周边中的具有第二厚度H2的半导体衬底SS的第一部分P1，第二厚度H2比第三厚度H3更厚。图案禁止区域PNR进一步包括区域PER1，该区域PER1是通过具有比第二厚度H2更厚的第一厚度H1——例如约为550μm——的半导体衬底SS形成的，并且提供于半导体晶片SW的比第一部分P1更靠外的周边中。第一部分P1和区域PER1与作为环形的加强部分的边缘部分EGP相对应。环切割区域位于伪芯片SC2和图案禁止区域PNR的边界与边缘部分EGP的内周端之间。
在实施例中，在伪芯片SC2的图案禁止区域PNR一侧的导电图案ME上形成保护膜RF，并且同一侧上的导电图案ME的端表面位于比同一侧上的保护膜RF的端表面更靠外的半导体衬底SS的顶表面Sa上。
换句话说，从半导体晶片SW的外周边到伪芯片SC2的图案禁止区域PNR一侧上的保护膜RF的端表面的距离L1大于从半导体晶片SW的外周边到同一侧上的导电图案ME的端表面的距离L2。距离L1与距离L2的差距优选为0.4mm及以上，并且举例来说，距离L1可例如约为4.0mm并且距离L2可例如约为3.6mm。
在这里，绝缘膜ILT例如是指上述IE型沟槽栅极IGBT中的层间绝缘膜IL，或者层间绝缘膜IL和形成于层间绝缘膜IL之下的绝缘膜的膜堆叠。导电图案ME例如是指上述IE型沟槽栅极IGBT中的发射极电极EE、栅极电极GE、栅极布线GL、场板FPE、以及保护环电极GRE。导电图案ME例如是由主要包括铝的金属膜制成的，其厚度约为3.5μm。保护膜RF例如是由主要包括聚酰亚胺的有机树脂膜制成的，其厚度约为10μm。
在环切割中，使用例如具有约0.15mm的刀片宽度的划割刀片以在从其外周边例如3.05±0.25mm的位置处切割半导体晶片SW。
<半导体晶片的效果>
在发明人等进行了检查之后，发现实施例既没有上述比较示例1和比较示例2中的在环切割之后发生在导体晶片SW的外周边中的三角形碎裂，也没有由于三角形碎裂所触发的半导体晶片SW的碎裂或裂开。
在下文中，将利用图26A和B对本发明人等人所检查的产生三角形碎裂的机制进行描述。图26A是示意性地示出了根据比较示例2的环切割状态的横截面图，并且图26B是示意性地示出了根据实施例的环切割状态的横截面图。
如图26A所示，在比较示例2中保护膜RF被形成为覆盖导电图案ME并且切割带DT1贴附到半导体晶片SW的顶表面。环切割区域位于伪芯片SC2和图案禁止区域PNR的边界与边缘部分EGP的内周端之间。导电图案ME的厚度例如约为3.5μm，保护膜RF的厚度例如约为10μm，并且切割带DT1的厚度例如约为80μm。
在比较示例2中，通过使导电图案ME和保护膜RF(例如约13.5μm)堆叠所导致的步阶在保护膜RF的端表面上在划割带DT1与半导体衬底SS之间产生了间隙GA。在环切割期间，通过切割半导体衬底SS所产生的硅屑SIW进入间隙GA并且进一步楔入划割刀片DB1之中以损坏划割刀片DB1；因此，可以认为在受到环切割的半导体晶片SW上导致了裂纹(参见图24)。
如图26B所示，根据实施例，在半导体晶片SW中，图案禁止区域PNR一侧的保护膜RF的端表面位于比同一侧上的导电图案ME的端表面更内的位置，并且划割带DT1贴附到半导体晶片SW的顶表面上。环切割区域位于伪芯片SC2与图案禁止区域PNR的边界与边缘部分EGP的内周端之间。导电图案ME的厚度例如约为3.5μm，保护膜RF的厚度例如约为10μm，并且划割带DT1的厚度例如约为80μm。
在该实施例中，存在导电图案ME的步阶(例如3.5μm)，其高度低于比较示例2(例如约13.5μm)的步阶，并且因此，导电图案ME的步阶几乎不会在划割带DT1与半导体衬底SS之间产生间隙GA。根据此，在环切割期间，通过切割半导体衬底SS所产生的硅屑SIW几乎不会楔入划割刀片DB1之中；因此，可减少对划割刀片DB1的损坏。
环切割区域与伪芯片SC2(面向图案禁止区域PNR的导电图案ME的端表面)之间的距离例如可约为0.25μm至0.35μm，并且环切割区域的位置还可以是由导电图案ME、保护膜RF、以及划割带DT1的每个厚度来限定的。
将利用图27来描述根据实施例的伪芯片中的图案禁止区域一侧上的导电图案的端表面以及同一侧上的保护膜的端表面的每个位置。图27是用于描述根据实施例的形成于与半导体晶片的图案禁止区域相邻的伪芯片中的导体图案和绝缘图案(保护膜)的布局。
根据实施例，在伪芯片SC2中的图案禁止区域PNR一侧的导电图案ME上形成了保护膜RF，并且图案禁止区域PNR一侧上的保护膜RF的端表面在半导体晶片SW中向内地位于比同一侧上的导电图案ME的端表面更内的位置。
如上所述(参见图25)，从半导体晶片SW的外周边到伪芯片SC2的图案禁止区域PNR一侧上的保护膜RF的端表面的距离L1大于从半导体晶片SW的外周边到同一侧上的导电图案ME的端表面的距离L2。此外，环切割区域位于伪芯片SC2与图案禁止区域PNR的边界与边缘部分EGP的内周端之间。因此，从环切割区域到图案禁止区域PNR一侧上的保护膜RF的端表面的距离X1大于从环切割区域到同一侧上的导电图案ME的端表面的距离X2。在这里，当将导电图案ME和保护膜RF的膜堆叠的厚度定义为H时，将每个测量(距离X1和X2以及厚度H)设置为满足关系H<X2<(X1-X2)。此外，当将保护膜RF上的划割带DT1的厚度定义为h时，将每个测量(距离X1和X2以及厚度H和h)设置为满足关系(H×h)<X2<(X1-X2)。如上所述，通过设置每个测量，在导电图案ME与保护膜RF的端表面和划割带DT1之间不产生间隙，从而避免了对划割刀片DB1的损坏。
作为一个示例，可将从环切割区域到图案禁止区域PNR一侧上的保护膜RF的端表面的距离X1设置为0.65μm，可将从环切区域到图案禁止区域PNR一侧上的导电图案ME的端表面的距离X2设置为0.25μm，可将导电图案ME和保护膜RF的膜堆叠的厚度H设置为13.5μm，并且可将划割带DT1的厚度h设置为80μm。
如上所述，根据实施例，在TAIKO处理中对半导体晶片SW进行环切割的过程中，在受到环切割的半导体晶片SW的外周边不会发生三角形碎裂；因此，可避免由于在环切割的半导体晶片SW中发生的三角形碎裂所触发的碎裂或裂纹。
<修改示例>
将利用图28对根据本实施例的变形示例的TAIKO处理中的半导体晶片的环切割进行描述。图28是用于描述根据本实施例的修改示例的半导体晶片的环切割的半导体晶片的平面图。
在经过发明人等的检查之后，发现在环切割的半导体晶片SW中沿着晶体取向(100)+45°的方向发生了在一点钟方向上的所有碎裂。
因此，如图28所示，半导体晶片SW的环切割开始于与表面(100)倾斜45°的角度处。换句话说，在环切割中，不是沿着晶体方向切割晶片。根据此，即使当在环切割的半导体晶片的外周边发生三角形碎裂时，也可抑制在环切割的半导体晶片中所产生的裂纹发展。
如上所述(参见图25)，图案禁止区域PNR一侧上的保护膜RF的端表面在半导体晶片SW中位于比同一侧上的导电图案ME的端表面更内的位置。根据此，可避免在环切割的半导体晶片的外周边发生三角形碎裂，并且通过向与表面(100)倾斜45°的角度处开始对半导体晶片SW的环切割，可抑制裂纹的产生。
如上所述，根据实施例已对发明人等人所作的发明进行了具体描述；然而，本发明并不限于上述实施例，并且不用说在不脱离本发明的精神的情况下可以进行各种修改。

Claims (16)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备具有顶表面以及与所述顶表面相反的后表面的半导体晶片，在平面图中，所述顶表面包括器件区域、被布置在所述器件区域的外部以围绕所述器件区域的虚设区域、以及被布置在所述虚设区域的外部以围绕所述虚设区域的图案禁止区域；
(b)在将第一保护带贴附所述到半导体晶片的所述顶表面之后，在保留所述半导体晶片的边缘部分的情况下，从所述半导体晶片的所述后表面对形成所述半导体晶片的半导体衬底进行磨削，以使比所述边缘部分更靠内的所述半导体衬底变薄；
(c)剥离掉所述第一保护带；以及
(d)在将第二保护带贴附到所述半导体晶片的所述后表面之后，在平面图中，从所述半导体晶片的所述顶表面以环形对所述半导体晶片进行切割以去除所述边缘部分，
其中，所述虚设区域包括所述半导体衬底、形成在所述半导体衬底上的第一导电图案、以及形成在所述导电图案上的第一绝缘图案，
其中，所述第一绝缘图案的面向所述图案禁止区域的端表面位于所述第一导电图案上，
其中，在所述步骤(b)中，在平面图中，所述边缘部分的内周端位于所述图案禁止区域中，
其中，在所述步骤(d)中，在平面图中，在所述边缘部分的所述内周端与所述虚设区域之间以环形对所述图案禁止区域进行切割。
2.根据权利要求1所述的方法，
其中，当将所述第一导电图案和所述第一绝缘图案的堆叠的厚度定义为H、将从以环形切割的区域到所述第一绝缘图案的面向所述图案禁止区域的端表面的距离定义为X1、并且将从以环形切割的所述区域到所述第一导电图案的面向所述图案禁止区域的端表面的距离定义为X2时，满足关系H<X2<(X1-X2)。
3.根据权利要求1所述的方法，
其中，当将所述第一导电图案和所述第一绝缘图案的堆叠的厚度定义为H1、将从以环形切割的区域到所述第一绝缘图案的面向所述图案禁止区域的端表面的距离定义为X1、将从以环形切割的所述区域到所述第一导电图案的面向所述图案禁止区域的端表面的距离定义为X2、并且将在所述第一绝缘图案上的所述第二保护带的厚度定义为H2时，满足关系(H1+H2)<X2<(X1-X2)。
4.根据权利要求1所述的方法，
其中，从所述半导体晶片的外周边到所述第一绝缘图案的面向所述图案禁止区域的端表面的第一距离大于从所述半导体晶片的所述外周边到所述第一导电图案的面向所述图案禁止区域的端表面的第二距离。
5.根据权利要求4所述的方法，
其中，在所述第一距离与所述第二距离之间的差是0.4μm及以上。
6.根据权利要求1所述的方法，
其中，所述第一绝缘图案是有机树脂膜。
7.根据权利要求1所述的方法，
其中，所述器件区域包括所述半导体衬底、形成在所述半导体衬底上的与所述第一导电图案为相同层的第二导电图案、以及形成在所述第二导电图案上的与所述第一绝缘图案为相同层的第二绝缘图案，以及
其中，所述第二导电图案的端表面被所述第二绝缘图案覆盖。
8.根据权利要求1所述的方法，
其中，在所述步骤(b)中已被磨削后的所述半导体衬底的厚度为60μm至120μm。
9.一种半导体晶片，所述半导体晶片具有顶表面以及与所述顶表面相反的后表面，
其中，在平面图中，所述顶表面包括器件区域、被布置在所述器件区域的外部以围绕所述器件区域的虚设区域、以及被布置在所述虚设区域的外部以围绕所述虚设区域的图案禁止区域，
其中，所述虚设区域包括半导体衬底、形成在所述半导体衬底上的第一导电图案、以及形成在所述第一导电图案上的第一绝缘图案，
其中，所述第一绝缘图案的面向所述图案禁止区域的端表面位于所述第一导电图案上，
其中，在平面图中，所述后表面包括第一区域以及被布置在所述第一区域的外部以围绕所述第一区域的第二区域，以及
其中，在横截面图中，在所述第二区域中的所述半导体衬底的厚度大于在所述第一区域中的所述半导体衬底的厚度，并且在平面图中，在所述第一区域与所述第二区域之间的边界位于所述图案禁止区域中。
10.根据权利要求9所述的半导体晶片，
其中，在平面图中，环切割区域位于在所述边界与所述虚设区域之间的所述图案禁止区域之中。
11.根据权利要求10所述的半导体晶片，
其中，当将所述第一导电图案和所述第一绝缘图案的堆叠的厚度定义为H、将从所述环切割区域到所述第一绝缘图案的面向所述图案禁止区域的端表面的距离定义为X1、并且将从所述环切割区域到所述第一导电图案的面向所述图案禁止区域的端表面的距离定义为X2时，满足关系H>X2>(X1-X2)。
12.根据权利要求9所述的半导体晶片，
其中，从所述半导体晶片的外周边到所述第一绝缘图案的面向所述图案禁止区域的端表面的第一距离大于从所述半导体晶片的所述外周边到所述第一导电图案的面向所述图案禁止区域的端表面的第二距离。
13.根据权利要求12所述的半导体晶片，
其中，在所述第一距离与所述第二距离之间的差为0.4μm及以上。
14.根据权利要求9所述的半导体晶片，
其中，所述第一绝缘图案是有机树脂膜。
15.根据权利要求9所述的半导体晶片，
其中，所述器件区域包括所述半导体衬底、形成在所述半导体衬底上的与所述第一导电图案为相同层的第二导电图案、以及形成在所述第二导电图案上的与所述第一绝缘图案为相同层的第二绝缘图案，以及
其中，所述第二导电图案的端表面被所述第二绝缘图案覆盖。
16.根据权利要求9所述的半导体晶片，
其中，在所述半导体晶片的厚度方向上，所述第一区域的厚度为60μm至120μm。
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