KR102481682B1 - 반도체 장치의 제조 방법 및 반도체 웨이퍼 - Google Patents

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Abstract

반도체 장치의 제조 수율을 향상시킨다. 제품 칩과 패턴 금지 영역 PNR 사이에 의사 칩 SC2가 형성된 반도체 웨이퍼 SW를 준비한다. 그리고, 반도체 웨이퍼 SW의 에지 부분 EGP를 남기고, 그 내측의 반도체 기판 SS의 하면 Sb를 연삭한 후, 반도체 웨이퍼 SW를 링 형상으로 절단하여, 에지 부분 EGP를 제거한다. 여기서, 의사 칩 SC2에서는, 반도체 기판 SS의 상면 Sa 상에 도전 패턴 ME를 덮는 보호막 RF가 형성되어 있고, 보호막 RF의 패턴 금지 영역 PNR에 대향하는 단부면이 도전 패턴 ME 상에 위치한다. 또한, 평면에서 보아, 에지 부분 EGP의 내주단은 패턴 금지 영역 PNR에 위치하고, 에지 부분 EGP의 내주단과 의사 칩 SC2 사이의 패턴 금지 영역 PNR이 링 형상으로 절단된다.

Description

반도체 장치의 제조 방법 및 반도체 웨이퍼{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR WAFER}
본 발명은 반도체 장치의 제조 방법 및 반도체 웨이퍼에 관한 것이며, 예를 들어 반도체 웨이퍼의 이면을 연삭할 때, 반도체 웨이퍼의 외주부를 남기고, 그 내측만을 연삭하여 반도체 웨이퍼를 박화하는 기술(이하, TAIKO 프로세스라 함)을 사용하는 반도체 장치의 제조에 적합하게 이용할 수 있는 것이다.
웨이퍼의 외주부로부터 수㎜의 영역에 패시베이션막을 남기면서, 스크라이브 라인 상의 패시베이션막을 제거한 후, 웨이퍼의 이면을 연삭하고, 또한, 스크라이브 라인을 절단하여, 개개의 칩을 잘라내는 기술이 일본 특허 공개 제2007-036129호 공보(특허문헌 1)에 기재되어 있다.
또한, 복수의 디바이스가 형성된 디바이스 영역과 디바이스 영역을 위요하는 외주 잉여 영역이 표면에 형성되고, 외주 잉여 영역에 대응하는 이면에 링 형상 보강부가 형성된 웨이퍼가 일본 특허 공개 제2015-147231호 공보(특허문헌 2)에 기재되어 있다.
또한, 웨이퍼의 표면에 보호 테이프를 접착시킨 상태에서 웨이퍼의 환 형상 볼록부와 오목부의 경계에 분할 홈을 형성하고, 웨이퍼의 이면측에 다이싱 테이프를 접착함과 함께 웨이퍼의 표면으로부터 보호 테이프 및 환 형상 볼록부를 제거하고, 웨이퍼의 디바이스 형성 영역을 개개의 디바이스로 분할하는 기술이 일본 특허 공개 제2015-177170호 공보(특허문헌 3)에 기재되어 있다.
일본 특허 공개 제2007-036129호 공보 일본 특허 공개 제2015-147231호 공보 일본 특허 공개 제2015-177170호 공보
TAIKO 프로세스는, 반도체 웨이퍼의 두께를 60㎛∼120㎛ 정도로 얇게 해도, 반도체 웨이퍼의 휨 및 강도의 저하를 저감할 수 있다는 특징을 갖고 있다. 그러나, 반도체 웨이퍼의 외주부를 링 형상으로 절단하였을 때, 남겨진 반도체 웨이퍼의 외주에 삼각 칩핑이 발생하고, 이 삼각 칩핑이 기점으로 되어, 남겨진 반도체 웨이퍼에 크랙이 발생한다는 과제가 있었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 의한 반도체 장치의 제조 방법은, 먼저, 디바이스 영역과, 디바이스 영역의 외측에 배치되며, 또한, 디바이스 영역을 둘러싸는 더미 영역과, 더미 영역의 외측에 배치되며, 또한, 더미 영역을 둘러싸는 패턴 금지 영역을 구비하는 반도체 웨이퍼를 준비한다. 그리고, 반도체 웨이퍼의 에지 부분을 남기고, 반도체 웨이퍼의 이면측으로부터 반도체 웨이퍼를 구성하는 반도체 기판을 연삭하여, 에지 부분보다도 내측의 반도체 기판의 두께를 얇게 한 후, 반도체 웨이퍼를 링 형상으로 절단하여, 에지 부분을 제거한다. 여기서, 더미 영역에서는, 반도체 기판의 상면 상에 도전 패턴을 덮는 보호막이 형성되어 있고, 보호막의 패턴 금지 영역에 대향하는 단부면이 도전 패턴 상에 위치하고, 반도체 웨이퍼의 외주로부터 보호막까지의 거리가 반도체 웨이퍼의 외주로부터 도전 패턴까지의 거리보다도 크다. 또한, 평면에서 보아, 에지 부분의 내주단은 패턴 금지 영역에 위치하고, 에지 부분의 내주단과 더미 영역 사이의 패턴 금지 영역이 링 형상으로 절단된다.
일 실시 형태에 따르면, 반도체 장치의 제조 수율을 향상시킬 수 있다.
도 1은 실시 형태에 의한 반도체 장치의 제조 방법을 설명하는 공정도.
도 2는 실시 형태에 의한 복수의 반도체 장치(반도체 칩)가 형성된 반도체 웨이퍼의 상면의 상태를 도시하는 평면도.
도 3은 실시 형태에 의한 반도체 장치(반도체 칩)를 도시하는 평면도.
도 4는 실시 형태에 의한 반도체 장치의 일부를 도시하는 단면도.
도 5a의 (a)는 도 2에 도시한 AP 영역을 확대한 평면도, (b)는 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도.
도 5b는 도 2에 도시한 AP 영역을 확대한 다른 예의 평면도.
도 6은 실시 형태에 의한 TAIKO 연삭(반도체 웨이퍼의 이면 연삭) 공정을 설명하는 사시도.
도 7은 실시 형태에 의한 TAIKO 연삭 후의 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도.
도 8은 실시 형태에 의한 테이프 박리 공정을 설명하는 사시도.
도 9는 실시 형태에 의한 스핀 에치 공정을 설명하는 사시도.
도 10은 실시 형태에 의한 웨이퍼 이면 이온 주입 공정을 설명하는 사시도.
도 11은 실시 형태에 의한 레이저 처리 공정을 설명하는 사시도.
도 12는 실시 형태에 의한 웨이퍼 이면 전극 형성 공정을 설명하는 사시도.
도 13은 실시 형태에 의한 반도체 장치의 특성 테스트 공정을 설명하는 사시도.
도 14는 실시 형태에 의한 테이프 접착 공정을 설명하는 사시도.
도 15는 실시 형태에 의한 링 커트 공정을 설명하는 사시도.
도 16은 실시 형태에 의한 테이프 커트 공정을 설명하는 사시도.
도 17은 실시 형태에 의한 테이프 커트 후의 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도.
도 18은 실시 형태에 의한 곤포 공정을 설명하는 사시도.
도 19는 실시 형태에 의한 후속 공정 수용 공정을 설명하는 사시도.
도 20은 실시 형태에 의한 테이프 부착 공정을 설명하는 사시도.
도 21은 실시 형태에 의한 다이싱 공정을 설명하는 사시도.
도 22는 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 비교예 1에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 패턴 금지 영역에 인접하는 의사 칩의 일부를 확대하여 도시하는 단면도.
도 23은 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 비교예 2에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 패턴 금지 영역에 인접하는 의사 칩의 일부를 확대하여 도시하는 단면도.
도 24는 반도체 웨이퍼의 링 커트 후에 있어서의, 비교예 1 및 비교예 2에 의한 반도체 웨이퍼의 외주 모습을 도시하는 평면도.
도 25는 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 실시 형태에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 패턴 금지 영역에 인접하는 의사 칩의 일부를 확대하여 도시하는 단면도.
도 26의 (a)는 비교예 2에 의한 링 커트의 모습을 모식적으로 도시한 단면도이고, (b)는 실시 형태에 의한 링 커트의 모습을 모식적으로 도시한 단면도.
도 27은 실시 형태에 의한 반도체 웨이퍼의 패턴 금지 영역에 인접하는 의사 칩에 형성된 도전 패턴 및 절연 패턴(보호막)의 레이아웃을 설명하는 단면도.
도 28은 실시 형태의 변형예에 의한 반도체 웨이퍼의 링 커트를 설명하는 반도체 웨이퍼의 평면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련되는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 알기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 알기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태)
<반도체 장치의 제조 방법>
본 실시 형태에 의한 반도체 장치의 제조 방법에 대하여, 도 1에 도시한 각 공정으로 나누어, 이하에 설명한다. 도 1은 본 실시 형태에 의한 반도체 장치의 제조 방법을 설명하는 공정도이다. 또한, 본 실시 형태에서는, 반도체 장치의 일례로서, IE(Injection Enhancement)형 트렌치 게이트 IGBT(Insulated Gate Bipolar Transistor)를 구비한 반도체 장치를 예로 들지만, 이것에 한정되지 않는 것은 물론이다.
≪공정 P01 : 반도체 웨이퍼의 준비≫
먼저, 복수의 반도체 장치(반도체 칩)가 그 상면에 형성된 반도체 웨이퍼를 준비한다(공정 P01).
도 2는 본 실시 형태에 의한 복수의 반도체 장치(반도체 칩)가 형성된 반도체 웨이퍼의 상면의 상태를 도시하는 평면도이다.
도 2에 도시한 바와 같이, 반도체 웨이퍼 SW의 표면(제1 주면, 상면)에는, 격자 형상의 스크라이브 영역(스크라이브 라인, 스페이싱) ARS에 의해 구획된 복수의 반도체 칩 SC가 형성되어 있다. 스크라이브 영역 ARS의 폭은, 예를 들어 90㎛∼110㎛ 정도이다. 그리고, 반도체 웨이퍼 SW의 외주부에는, 도전막을 포함하는 패턴(이하, 도전 패턴이라 함) 및 도전 패턴을 덮는 절연막을 포함하는 패턴(이하, 절연 패턴)이 형성되지 않는 패턴 금지 영역 PNR이 형성되어 있다.
후술하는 반도체 웨이퍼 SW의 이면(제2 주면, 하면)을 연삭하는 공정(TAIKO 연삭 공정 P02)에서는, 반도체 웨이퍼 SW의 표면 상에 표면 보호 테이프를 접착하고 있다. 그러나, 반도체 웨이퍼 SW의 외주부까지 스크라이브 영역 ARS를 형성하기 때문에, 반도체 웨이퍼 SW의 이면을 연삭할 때에 공급하는 연삭수가 스크라이브 영역 ARS를 통해 반도체 웨이퍼 SW의 표면 상에 침입할 우려가 있다. 따라서, 연삭수의 침입을 방지하기 위해, 반도체 웨이퍼 SW의 외주부에 도전 패턴 및 절연 패턴을 형성하지 않는 패턴 금지 영역 PNR을 형성하여, 표면 보호 테이프를 박리되기 어렵게 하고 있다.
패턴 금지 영역 PNR의 대부분은, TAIKO 프로세스에 있어서, 반도체 웨이퍼 SW의 이면을 연삭한 후에 제거되는 영역이다. 상기 도전 패턴은, 후술하는 IE형 트렌치 게이트 IGBT의 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE 등이며(도 3 및 도 4 참조), 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다. 또한, 상기 절연 패턴이란, 후술하는 IE형 트렌치 게이트 IGBT의 보호막 RF이며(도 4 참조), 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 수지막을 포함한다.
또한, 반도체 칩 SC에는, 반도체 집적 회로 장치가 형성된 제품 칩 SC1과, 제품 칩 SC1로는 되지 않는 불완전한 의사 칩 SC2가 있다. 행렬 형상(매트릭스 형상)으로 배치된 복수의 제품 칩 SC1(디바이스 영역)의 외측에, 복수의 제품 칩 SC1을 둘러싸도록 복수의 의사 칩 SC2(더미 영역, 외주 잉여 영역)가 배치되고, 또한, 복수의 의사 칩 SC2의 외측에, 복수의 의사 칩 SC2를 둘러싸도록 패턴 금지 영역 PNR이 배치되어 있다.
도 3은 본 실시 형태에 의한 반도체 장치(반도체 칩)를 도시하는 평면도이다. 또한, 도 3에서는, 이해를 간단하게 하기 위해, 보호막 RF(도 4 참조)를 투시한 상태를 도시하고 있다.
도 3에 도시한 바와 같이, 반도체 칩 SC는, 반도체 기판 SS를 갖고, 반도체 기판 SS는, 한쪽의 주면으로서의 상면 Sa(도 4 참조)와, 다른 쪽의 주면으로서의, 상면 Sa와 반대측의 하면 Sb(도 4 참조)를 갖는다.
반도체 칩 SC의 외주부의 상면에는, 환 형상의 가드 링 전극 GRE와, 그 내측에, 단수개 또는 복수개의 환 형상의 필드 플레이트 FPE가 형성되어 있다. 가드 링 전극 GRE 및 필드 플레이트 FPE는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다. 도 3에는, 3개의 환 형상의 필드 플레이트 FPE가 형성된 예를 도시하고 있지만, 개수는 이것에 한정되는 것은 아니다.
환 형상의 필드 플레이트 FPE의 내측으로서, 반도체 칩 SC의 활성부의 주요부에는, 셀 형성 영역 CR이 형성되어 있다. 셀 형성 영역 CR에는, 이미터 전극 EE가 형성되어 있다. 이미터 전극 EE의 중앙부는, 본딩 와이어 등을 접속하기 위한 이미터 패드 EP로 되어 있다. 이미터 패드 EP는, 이미터 전극 EE를 덮는 보호막 RF(도 4 참조)에 형성된 개구부 OP1로부터 노출된 부분의 이미터 전극 EE를 포함한다. 이미터 전극 EE는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다.
셀 형성 영역 CR과 환 형상의 필드 플레이트 FPE 사이에는, 게이트 배선 GL 및 게이트 전극 GE가 형성되어 있다. 게이트 배선 GL은, 게이트 전극 GE에 접속되어 있고, 이미터 전극 EE에 대하여 예를 들어 반도체 칩 SC의 외주측에 형성되어 있다. 게이트 전극 GE의 중앙부는, 본딩 와이어 등을 접속하기 위한 게이트 패드 GP로 되어 있다. 게이트 패드 GP는, 게이트 전극 GE를 덮는 보호막 RF(도 4 참조)에 형성된 개구부 OP2로부터 노출된 부분의 게이트 전극 GE를 포함한다. 게이트 배선 GL 및 게이트 전극 GE는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다.
도 4는 본 실시 형태에 의한 반도체 장치의 일부를 도시하는 단면도이다.
먼저, 반도체 칩 SC의 활성부에 대하여 설명한다.
본 실시 형태에 의한 반도체 장치의 셀 형성 영역 CR에는, 선 형상 액티브 셀 영역 LCa와, 선 형상 홀 콜렉터 셀 영역 LCc와, 이들 사이의 선 형상 인액티브 셀 영역 LCi를 포함한 IE형 트렌치 게이트 IGBT가 형성되어 있다. 그리고, 선 형상 액티브 셀 영역 LCa 또는 선 형상 홀 콜렉터 셀 영역 LCc와, 선 형상 인액티브 셀 영역 LCi를 교대로 배열하여, 선 형상 단위 셀 영역 LC를 구성하고 있고, 본 실시 형태에 의한 IE형 트렌치 게이트 IGBT는, 소위 「교대 배열 방식」이다. 또한, IE형 트렌치 게이트 IGBT의 구조에 관해서는, 예를 들어 일본 특허 공개 제2013-140885호 공보 등에 개시되어 있으므로, 그 상세한 구조 및 효과에 대한 설명은 생략한다.
도 4에 도시한 바와 같이, 반도체 기판 SS의 주요부는, n-형 드리프트 영역 ND가 차지하고 있다. 반도체 기판 SS의 상면 Sa측에는, 그 거의 전체면(셀 형성 영역 CR의 거의 전체면)에, p형 바디 영역 PB가 형성되어 있다. 또한, 반도체 기판 SS의 두께는, 예를 들어 450㎛∼1,000㎛ 정도이고, 대표적인 두께로서는 550㎛ 정도를 예시할 수 있다.
선 형상 액티브 셀 영역 LCa와 선 형상 인액티브 셀 영역 LCi의 경계부에 있어서의 반도체 기판 SS의 상면 Sa측에는, 제1 트렌치 T1 및 제2 트렌치 T2가 형성되어 있고, 각각의 내부에는, 게이트 절연막 GI를 개재하여, 제1 선 형상 트렌치 게이트 전극 TG1 및 제2 선 형상 트렌치 게이트 전극 TG2가 형성되어 있다. 제1 선 형상 트렌치 게이트 전극 TG1 및 제2 선 형상 트렌치 게이트 전극 TG2는, 게이트 전극 GE와 전기적으로 접속되어 있다.
또한, 선 형상 홀 콜렉터 셀 영역 LCc와 선 형상 인액티브 셀 영역 LCi의 경계부에 있어서의 반도체 기판 SS의 상면 Sa측에는, 제3 트렌치 T3 및 제4 트렌치 T4가 형성되어 있고, 각각의 내부에는, 게이트 절연막 GI를 개재하여, 제3 선 형상 트렌치 게이트 전극 TG3 및 제4 선 형상 트렌치 게이트 전극 TG4가 형성되어 있다. 제3 선 형상 트렌치 게이트 전극 TG3 및 제4 선 형상 트렌치 게이트 전극 TG4는, 이미터 전극 EE와 전기적으로 접속되어 있다. 또한, 도 4에서는, 제4 트렌치 T4가 형성된 경계부의 한쪽의 선 형상 인액티브 셀 영역 LCi를 생략하였다.
게이트 절연막 GI는, 예를 들어 산화실리콘을 포함하고, 그 두께는, 예를 들어 0.1㎛∼0.2㎛ 정도이다.
반도체 기판 SS의 상면 Sa 상의 거의 전체면에는, 층간 절연막 IL이 형성되어 있다. 층간 절연막 IL은, 예를 들어 PSG(Phosphsilicate Glass)막, BPSG(Borophosphsilicate Glass)막, NSG(Non-doped Silicate Glass)막, SOG(Spin-On-Glass)막 또는 이들의 복합막 등을 포함하고, 그 두께는, 예를 들어 0.6㎛ 정도이다.
선 형상 액티브 셀 영역 LCa에는, 반도체 기판 SS의 상면 Sa측의 제1 트렌치 T1과 제2 트렌치 T2 사이의 중앙부에, 층간 절연막 IL을 관통하여 p형 바디 영역 PB에 도달하는 콘택트 홈 CT가 형성되어 있다.
또한, 선 형상 홀 콜렉터 셀 영역 LCc에는, 반도체 기판 SS의 상면 Sa측의 제3 트렌치 T3과 제4 트렌치 T4 사이의 중앙부에, 층간 절연막 IL을 관통하여 p형 바디 영역 PB에 도달하는 콘택트 홈 CT가 형성되어 있다.
선 형상 액티브 셀 영역 LCa에 있어서, 반도체 기판 SS의 상면 Sa측에는, n+형 이미터 영역 NE이 형성되어 있고, 콘택트 홈 CT의 하단부의 p형 바디 영역 PB 내에는, p+형 바디 콘택트 영역 PBC와, p+형 바디 콘택트 영역 PBC를 둘러싸도록 p+형 래치 업 방지 영역 PLP가 형성되어 있다. 또한, p형 바디 영역 PB 아래에는, n형 홀 배리어 영역 NHB가 형성되어 있다. 또한, 선 형상 홀 콜렉터 셀 영역 LCc에 있어서의 불순물 도프 구조는, n+형 이미터 영역 NE가 형성되어 있지 않은 것 이외, 선 형상 액티브 셀 영역 LCa와 거의 동일하다.
선 형상 인액티브 셀 영역 LCi에 있어서, 반도체 기판 SS의 상면 Sa측에는, p형 바디 영역 PB 아래에, 예를 들어 제1 트렌치 T1, 제2 트렌치 T2, 제3 트렌치 T3 및 제4 트렌치 T4보다도 깊은 p형 플로팅 영역 PF가 형성되어 있다.
본 실시 형태에서는, 선 형상 홀 콜렉터 셀 영역 LCc에도, 선 형상 액티브 셀 영역 LCa와 마찬가지로, p+형 바디 콘택트 영역 PBC, p+형 래치 업 방지 영역 PLP 및 n형 홀 배리어 영역 NHB를 형성하고 있지만, 이들은 필수는 아니다. 그러나, 이들을 형성함으로써, 전체로서의 정공의 흐름의 밸런스를 유지할 수 있다.
층간 절연막 IL 상에는, 이미터 전극 EE가 형성되어 있고, 콘택트 홈 CT를 통해, n+형 이미터 영역 NE 및 p+형 바디 콘택트 영역 PBC와 접속되어 있다. 또한, 도시는 생략하지만, 이미터 전극 EE는 제3 선 형상 트렌치 게이트 전극 TG3 및 제4 선 형상 트렌치 게이트 전극 TG4와 전기적으로 접속되어 있다. 또한, 층간 절연막 IL 상에는, 게이트 전극 GE 및 게이트 배선 GL(도 3 참조)이 형성되어 있고, 도시는 생략하지만, 게이트 전극 GE는 제1 선 형상 트렌치 게이트 전극 TG1 및 제2 선 형상 트렌치 게이트 전극 TG2와 전기적으로 접속하고 있다. 이미터 전극 EE, 게이트 전극 GE 및 게이트 배선 GL(도 3 참조)은 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함하고, 그 두께는, 예를 들어 3.5㎛ 정도이다.
이미터 전극 EE, 게이트 전극 GE 및 게이트 배선 GL(도 3 참조)을 덮도록, 보호막 RF가 형성되어 있다. 보호막 RF는, 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 수지막을 포함하고, 그 두께는, 예를 들어 10㎛ 정도이다. 폴리이미드를 주요한 성분으로 하는 유기 수지막은, 예를 들어 도포법에 의해 형성되고, 감광성 또는 비감광성 중 어느 쪽이어도 된다. 이 보호막 RF는, 반도체 웨이퍼 SW의 표면측에 퇴적되는 막의 최상층의 막이며, IE형 트렌치 IGBT 및 각 전극(이미터 전극 EE, 게이트 전극 GE 및 게이트 배선 GL(도 3 참조)) 등을 보호하는 역할을 한다.
다음에, 반도체 칩의 외주부에 대하여 설명한다.
반도체 칩 SC의 외주부에는, 활성부를 둘러싸도록 단수개 또는 복수개의 환 형상의 p형 필드 리미팅 링(Field Limiting Ring) FP가 형성되고, 또한, 환 형상의 p형 필드 리미팅 링 FP를 둘러싸도록 환 형상의 p형 가드 링(채널 스토퍼) GR이 형성되어 있다.
p형 필드 리미팅 링 FP는, n-형 드리프트 영역 ND 내에 형성되고, 예를 들어 활성부의 p형 플로팅 영역 PF와 동일 공정에 있어서 형성된다. 또한, 반도체 칩 SC의 외주부에도 층간 절연막 IL이 형성되어 있고, 층간 절연막 IL에 형성된 개구부 OP3을 통해, 환 형상의 필드 플레이트 FPE가 환 형상의 p형 필드 리미팅 링 FP와 전기적으로 접속되어 있다. 개구부 OP3의 하단부의 p형 필드 리미팅 링 FP에는, p+형 영역 PL이 형성되어 있고, p+형 영역 PL은, 예를 들어 활성부의 p+형 래치 업 방지 영역 PLP와 동일 공정에 있어서 형성된다.
p형 필드 리미팅 링 FP의 전압은, 필드 플레이트 FPE에 의해 고정된다. 도 4에는, 3개의 p형 필드 리미팅 링 FP가 형성된 예를 도시하고 있지만, 개수는 이것에 한정되는 것은 아니다. 복수개의 p형 필드 리미팅 링 FP를 형성함으로써, 전계가 복수개의 p형 필드 리미팅 링 FP에 의해 분담되므로, 본 실시 형태에 의한 IE형 트렌치 게이트 IGBT를 고내압으로 하는 것이 가능해진다.
p형 가드 링 GR은, n-형 드리프트 영역 ND 내에 형성되며, 반도체 웨이퍼 SW로부터 반도체 칩 SC가 개편화된 후에, IE형 트렌치 게이트 IGBT를 보호하는 기능을 갖는다. 층간 절연막 IL에 형성된 개구부 OP4를 통해, 환 형상의 가드 링 전극 GRE가 환 형상의 p형 가드 링 GR과 전기적으로 접속되어 있다. p형 가드 링 GR의 전압은 가드 링 전극 GRE에 의해 고정된다.
필드 플레이트 FPE 및 가드 링 전극 GRE는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함하며, 그 두께는, 예를 들어 3.5㎛ 정도이다.
활성부와 마찬가지로, 필드 플레이트 FPE 및 p형 가드 링 GR을 덮도록, 보호막 RF가 형성되어 있다. 이 보호막 RF는, 반도체 웨이퍼 SW의 표면측에 퇴적되는 막의 최상층의 막이며, 각 전극(필드 플레이트 FPE 및 가드 링 전극 GRE) 등을 보호하는 역할을 한다.
도 5a의 (a)는 도 2에 도시한 AP 영역을 확대한 평면도이다. 도 5a의 (b)는 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도이다.
도 5a의 (a) 및 (b)에 도시한 바와 같이, 반도체 웨이퍼 SW는, 반도체 기판 SS를 갖고, 반도체 기판 SS는, 한쪽의 주면으로서의 상면 Sa와, 다른 쪽의 주면으로서의, 상면 Sa와 반대측의 하면 Sb를 갖는다.
반도체 기판 SS의 상면 Sa측에는, 행렬 형상(매트릭스 형상)으로 배치된 복수의 반도체 칩 SC 중, 제품 칩 SC1의 각각에 있어서, 예를 들어 활성부에는 IE형 트렌치 게이트 IGBT, 및 외주부에는 복수의 p형 필드 리미팅 링 및 p형 가드 링 등이 형성되어 있고(도 4 참조), 이들은 층간 절연막 IL에 의해 덮여 있다.
반도체 칩 SC의 활성부에서는, 반도체 기판 SS의 상면 Sa측의 층간 절연막 IL 상에 형성된 이미터 전극 EE는, IE형 트렌치 게이트 IGBT를 구성하는 n+형 이미터 영역, 제3 선 형상 트렌치 게이트 전극 및 제4 선 형상 트렌치 게이트 전극과 전기적으로 접속하고 있다(도 4 참조). 그리고, 이미터 전극 EE에 의해 n+형 이미터 영역, 제3 선 형상 트렌치 게이트 전극 및 제4 선 형상 트렌치 게이트 전극에 이미터 전압이 인가된다. 반도체 기판 SS의 상면 Sa측의 층간 절연막 IL 상에 형성된 게이트 전극 GE는, 게이트 배선 GL을 통해, IE형 트렌치 게이트 IGBT를 구성하는 제1 선 형상 트렌치 게이트 전극 및 제2 선 형상 트렌치 게이트 전극과 전기적으로 접속하고 있다(도 4 참조). 그리고, 게이트 전극 GE에 의해 제1 선 형상 트렌치 게이트 전극 및 제2 선 형상 트렌치 게이트 전극에 전압이 인가된다. 전술한 바와 같이, 이미터 전극 EE, 게이트 전극 GE 및 게이트 배선 GL은, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다.
반도체 칩 SC의 외주부에서는, 반도체 기판 SS의 상면 Sa측의 층간 절연막 IL 상에 형성된 필드 플레이트 FPE는, p형 필드 리미팅 링과 전기적으로 접속하고 있고(도 4 참조), 필드 플레이트 FPE에 의해 p형 필드 리미팅 링에 전압이 인가된다. 반도체 기판 SS의 상면 Sa측의 층간 절연막 IL 상에 형성된 가드 링 전극 GRE는, p형 가드 링과 전기적으로 접속하고 있고(도 4 참조), 가드 링 전극 GRE에 의해 p형 가드 링에 전압이 인가된다. 전술한 바와 같이, 필드 플레이트 FPE 및 가드 링 전극 GRE는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함한다.
또한, 반도체 칩 SC의 활성부 및 외주부에서는, 반도체 칩 SC마다, 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE 등을 덮도록 보호막 RF가 형성되어 있다. 전술한 바와 같이, 보호막 RF는, 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 절연막 등을 포함한다.
한편, 반도체 웨이퍼 SW의 패턴 금지 영역 PNR에서는, 반도체 기판 SS의 상면 Sa 상에 층간 절연막 IL은 형성되어 있지만, 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE는 형성되어 있지 않고, 이들 각 전극 등을 덮는 보호막 RF도 형성되어 있지 않다. 또한, 도 5a의 (b)에서는, 패턴 금지 영역 PNR의 반도체 기판 SS의 상면 Sa 상에 층간 절연막 IL만을 형성하고 있지만, 층간 절연막 IL 아래에, 예를 들어 층간 절연막 IL과는 상이한 층의 절연막이 형성되어 있는 경우도 있다.
또한, 제품 칩 SC1과, 제품 칩 SC1과 패턴 금지 영역 PNR 사이에 위치하는 의사 칩 SC2는, 보호막 RF의 레이아웃이 서로 상이하다.
제품 칩 SC1에서는, 제품 칩 SC1의 외주까지 반도체 기판 SS의 상면 Sa 상은 보호막 RF로 덮여 있다. 바꿔 말하면, 이미터 전극 EE의 이미터 패드를 노출하는 개구부 OP1 및 게이트 전극 GE의 게이트 패드를 노출하는 개구부 OP2를 제외하고, 반도체 기판 SS의 상면 Sa 상에 형성된 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE는, 보호막 RF에 의해 덮여 있다.
이에 반해, 의사 칩 SC2에서는, 의사 칩 SC2의 외주까지 반도체 기판 SS의 상면 Sa 상은 보호막 RF로 덮여 있지 않다. 바꿔 말하면, 이미터 전극 EE의 이미터 패드를 노출하는 개구부 OP1 및 게이트 전극 GE의 게이트 패드를 노출하는 개구부 OP2에 더하여, 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE 중, 의사 칩 SC2의 외주부에 위치하는 각각의 일부분은, 보호막 RF로 덮여 있지 않고 노출되어 있다.
즉, 도 5a의 (a) 및 (b)에 도시한 의사 칩 SC2의 경우, 패턴 금지 영역 PNR에 접하는 변 S1(패턴 금지 영역 PNR과 의사 칩 SC2의 경계)의 내측에서는, 보호막 RF의 단부면은, 패턴 금지 영역 PNR로부터 거리 L1a를 두고, 변 S1(패턴 금지 영역 PNR)로부터 변 S1과 반대 방향으로 이격되어 있다. 또한, 패턴 금지 영역 PNR에 접하지 않는 다른 변 S2, S3, S4의 내측에서는, 보호막 RF의 단부면은, 의사 칩 SC2의 외주로부터 거리 L1b를 두고, 변 S2, S3, S4로부터 변 S2, S3, S4와 반대 방향으로 각각 이격되어 있다. 또한, 거리 L1a와 거리 L1b는 동일해도 된다. 또한, 거리 L1b는 변 S2, 변 S3 및 변 S4에 대하여 각각 상이해도 된다.
구체적으로는, 도 5a의 (a) 및 (b)에 도시한 의사 칩 SC2의 경우, 패턴 금지 영역 PNR에 접하는 변 S1의 내측에서는, 이미터 전극 EE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE는, 의사 칩 SC2의 변 S1까지 형성되어 있다. 그러나, 패턴 금지 영역 PNR에 접하는 변 S1의 내측에서는, 보호막 RF의 단부면(패턴 금지 영역 PNR에 대향하는 단부면)은 이미터 전극 EE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE의 각 전극 상에 위치하고, 각 전극의 패턴 금지 영역 PNR측의 단부가 보호막 RF로부터 노출되어 있다.
또한, 도 5a의 (a) 및 (b)에 도시한 의사 칩 SC2의 경우, 패턴 금지 영역 PNR에 접하지 않는 변 S2, S3, S4의 내측에서는, 가드 링 전극 GRE는, 의사 칩 SC2의 변 S2, S3, S4를 따라서 형성되어 있다. 그러나, 패턴 금지 영역 PNR에 접하지 않는 변 S2, S3, S4의 내측에서는, 보호막 RF의 단부면은, 가드 링 전극 GRE 상에 위치하고, 가드 링 전극 GRE의 일부분이 보호막 RF로부터 노출되어 있다.
따라서, 반도체 웨이퍼 SW의 외주로부터, 패턴 금지 영역 PNR에 인접하는 의사 칩 SC2에 형성된 보호막 RF의 패턴 금지 영역 PNR에 대향하는 단부면까지의 거리 L1은, 반도체 웨이퍼 SW의 외주로부터, 패턴 금지 영역 PNR에 인접하는 의사 칩 SC2에 형성된 각 전극의 패턴 금지 영역 PNR에 대향하는 단부면까지의 거리 L2보다도 커진다. 거리 L1과 거리 L2의 차는, 예를 들어 0.4㎜ 이상이며, 거리 L1로서 4.0㎜, 거리 L2로서 3.6㎜를 예시할 수 있다.
도 5b에, 의사 칩 SC2에 형성되는 보호막의 다른 레이아웃을 도시한다. 도 5b는, 도 2에 도시한 AP 영역을 확대한 다른 예의 평면도이다.
도 5b에 도시한 의사 칩 SC2의 경우, 패턴 금지 영역 PNR에 접하는 변 S1의 내측에서는, 이미터 전극 EE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE는, 의사 칩 SC2의 변 S1까지 형성되어 있다. 그러나, 도 5a의 (a) 및 (b)와 마찬가지로, 패턴 금지 영역 PNR에 접하는 변 S1의 내측에서는, 보호막 RF의 단부면(패턴 금지 영역 PNR에 대향하는 단부면)은 이미터 전극 EE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE의 각 전극 상에 위치하고, 각 전극의 패턴 금지 영역 PNR측의 단부가 보호막 RF로부터 노출되어 있다.
한편, 패턴 금지 영역 PNR에 접하지 않는 변 S2, S3, S4의 내측에서는, 가드 링 전극 GRE는, 의사 칩 SC2의 변 S2, S3, S4를 따라서 형성되어 있지만, 그 가드 링 전극 GRE를 덮도록, 보호막 RF가 형성되어 있어, 가드 링 전극 GRE가 보호막 RF로부터 노출되어 있지 않다.
이와 같이, 의사 칩 SC2의 외주부 중, 패턴 금지 영역 PNR에 접하는 변 S1의 내측만, 보호막 RF의 단부면(패턴 금지 영역 PNR에 대향하는 단부면)이 각 전극 상에 위치하고, 각 전극의 패턴 금지 영역 PNR측의 단부면이, 보호막 RF로부터 노출되는 구성으로 해도 된다.
또한, 도 5a의 (a) 및 (b) 그리고 도 5b에서는, 이미터 전극 EE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE가, 패턴 금지 영역 PNR에 접하는 전극이지만, 패턴 금지 영역 PNR에 접하는 전극은 이들에 한정되는 것은 아니고, 반도체 웨이퍼 SW에 있어서의 의사 칩 SC2의 위치에 따라서 상이하다.
의사 칩 SC2에 형성된 보호막 RF의 레이아웃에 대해서는, 후술하는 <비교예에 의한 반도체 웨이퍼의 링 커트에 있어서의 과제> 및 <본 실시 형태에 의한 반도체 웨이퍼의 구성, 특징 및 효과>에 있어서, 상세하게 설명한다.
≪공정 P02-공정 P04 : 반도체 웨이퍼의 백 그라인딩≫
반도체 웨이퍼의 백 그라인딩 공정에 대하여, 도 6∼도 9를 사용하여 설명한다. 도 6은 본 실시 형태에 의한 TAIKO 연삭(반도체 웨이퍼의 이면 연삭) 공정을 설명하는 사시도이다. 도 7은 본 실시 형태에 의한 TAIKO 연삭 후의 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도이다. 도 8은 본 실시 형태에 의한 테이프 박리 공정을 설명하는 사시도이다. 도 9는 본 실시 형태에 의한 스핀 에치 공정을 설명하는 사시도이다.
도 6에 도시한 바와 같이, 반도체 웨이퍼 SW의 표면측에 표면 보호 테이프 SPT를 접착한다. 표면 보호 테이프 SPT는, 예를 들어 재질을 PET(폴리에틸렌테레프탈레이트)로 하는 고강성 테이프를 사용할 수 있다. 표면 보호 테이프 SPT의 두께는, 예를 들어 100㎛∼200㎛ 정도이다.
다음에, 표면 보호 테이프 SPT에 의해 보호된 상면 Sa(도 4 참조)를 하측으로 하고, 반도체 기판 SS를 하면 Sb로부터 연삭하여, 반도체 기판 SS의 두께를, 예를 들어 60㎛ 정도(여기에서는, 내압 600V 정도의 예를 나타냄)로까지 얇게 한다(공정 P02). 반도체 웨이퍼 SW의 표면측에 표면 보호 테이프 SPT가 접착되어 있으므로, IE형 트렌치 게이트 IGBT 및 각 전극 등이 파괴되는 일은 없다. 또한, 반도체 기판 SS의 두께는 요구되는 내압에 의존한다. 따라서, 반도체 기판 SS의 두께는, 내압 1,200V에서는, 예를 들어 120㎛ 정도이고, 내압 400V에서는, 예를 들어 40㎛ 정도이다.
반도체 기판 SS의 상기 연삭에는, TAIKO 프로세스를 사용한다. 즉, 도 7에 도시한 바와 같이, 반도체 웨이퍼 SW의 최외주의 에지 부분 EGP(보강부, 링 형상 보강부, 보강용의 환 형상 볼록부)를 남기고, 그 내측의 반도체 기판 SS의 하면 Sb만을 연삭하여 박화한다. 연삭하지 않는 에지 부분 EGP의 폭은, 예를 들어 2.5㎜∼3㎜ 정도이다.
다음에, 도 8에 도시한 바와 같이, 표면 보호 테이프 SPT를 반도체 웨이퍼 SW로부터 박리한다(공정 P03). 표면 보호 테이프 SPT의 표면에는 반도체 기판 SS의 하면 Sb를 연삭하였을 때에 발생한 이물, 예를 들어 실리콘 부스러기가 부착되어 있지만, 표면 보호 테이프 SPT를 박리함과 함께 이물이 제거되어, 후속의 공정에 이물이 반입되는 것을 방지할 수 있다.
예를 들어 중앙부에 볼록부를 구비하고, 또한 회전 기구를 구비한 스테이지 ST1에 반도체 웨이퍼 SW를 고정한 후, 스테이지 ST1의 온도를 올림으로써, 열 발포성을 갖는 표면 보호 테이프 SPT를 자기 박리한다. 또는, 표면 보호 테이프 SPT에 자외선을 조사함으로써, 박리해도 된다.
다음에, 도 9에 도시한 바와 같이, 불산을 포함하는 에칭액을 사용하여, 반도체 기판 SS의 하면 Sb를 세정하여(스핀 에치), 연마 시에 발생한 반도체 기판 SS의 하면 Sb의 왜곡 및 이물을 제거한다(공정 P04).
예를 들어 회전 기구를 구비한 스핀 헤드에 반도체 웨이퍼 SW를 진공 흡착 또는 기계적으로 고정한 후, 반도체 웨이퍼 SW를 회전시키면서, 반도체 웨이퍼 SW의 상방에 설치된 노즐 NZ로부터 반도체 기판 SS의 하면 Sb에 에칭액을 흘림으로써, 반도체 기판 SS의 하면 Sb를 세정한다.
≪공정 P05-공정 P07 : 반도체 장치의 이면 전극 등의 형성≫
반도체 장치의 이면 전극 등의 형성 공정에 대하여, 도 10∼도 12를 사용하여 설명한다. 도 10은 본 실시 형태에 의한 웨이퍼 이면 이온 주입 공정을 설명하는 사시도이다. 도 11은 본 실시 형태에 의한 레이저 처리 공정을 설명하는 사시도이다. 도 12는 본 실시 형태에 의한 웨이퍼 이면 전극 형성 공정을 설명하는 사시도이다.
도 10에 도시한 바와 같이, 반도체 기판 SS의 하면 Sb에, n형의 도전형을 갖는 불순물(예를 들어 인)을 이온 주입하여, 반도체 기판 SS의 하면 Sb로부터 제1 깊이의 n형 필드 스톱 영역 Ns를 형성한다. 인을 이온 주입할 때의 에너지는, 예를 들어 350KeV 정도, 도우즈량은, 예를 들어 7×1012㎝-2 정도이다. 계속해서, 반도체 기판 SS의 하면 Sb에, p형의 도전형을 갖는 불순물(예를 들어 붕소)을 이온 주입하여, 반도체 기판 SS의 하면 Sb로부터, 제1 깊이보다도 얕은 제2 깊이의 p+형 콜렉터 영역 PC를 형성한다. 붕소를 이온 주입할 때의 에너지는, 예를 들어 40KeV, 도우즈량은, 예를 들어 5×1014㎝-2 정도이다. 이에 의해, 반도체 기판 SS의 하면 Sb측에, n-형 드리프트 영역 ND에 가까운 측으로부터, n형 필드 스톱 영역 Ns 및 p+형 콜렉터 영역 PC가 형성된다(공정 P05).
다음에, 도 11에 도시한 바와 같이, 반도체 기판 SS의 하면 Sb측으로부터, 반도체 기판 SS에 레이저광을 조사하여, 반도체 기판 SS에 이온 주입된 불순물 이온을 활성화시킨다(공정 P06).
다음에, 도 12에 도시한 바와 같이, 불산을 포함하는 세정액을 사용하여 반도체 기판 SS를 세정한 후, 반도체 기판 SS의 하면 Sb 상에, 도전막으로서, 예를 들어 제1 니켈막, 티타늄막, 제2 니켈막 및 금막을 스퍼터링법 또는 진공 증착법에 의해 순차적으로 성막하여, 이들 적층막을 형성한다(공정 P07). 제1 니켈막의 두께는 예를 들어 100㎚ 정도, 티타늄막의 두께는 예를 들어 100㎚ 정도, 제2 티타늄막의 두께는 예를 들어 600㎚ 정도, 금막의 두께는 예를 들어 100㎚ 정도이다. 이 적층막은, p+형 콜렉터 영역 PC와 전기적으로 접속하는 콜렉터 전극 CE로 된다. 또한, 제1 니켈막 및 티타늄막 대신에, 알루미늄막을 사용해도 된다.
≪공정 08 : 반도체 장치의 특성 테스트≫
반도체 웨이퍼에 형성된 반도체 장치의 특성 테스트 공정에 대하여, 도 13을 사용하여 설명한다. 도 13은 본 실시 형태에 의한 반도체 장치의 특성 테스트 공정을 설명하는 사시도이다.
도 13에 도시한 바와 같이, 예를 들어 중앙부에 볼록부를 구비한 스테이지 ST2에 반도체 웨이퍼 SW를 고정한 후, 반도체 웨이퍼 SW에 형성된 복수의 반도체 장치의 각각에 대하여 특성 테스트를 행한다(공정 P08).
≪공정 09-공정 11 : 링 커트 및 테이프 커트≫
반도체 웨이퍼의 링 커트 공정 및 테이프 커트 공정에 대하여, 도 14∼도 17을 사용하여 설명한다. 도 14는 본 실시 형태에 의한 다이싱 테이프 접착 공정을 설명하는 사시도이다. 도 15는 본 실시 형태에 의한 링 커트 공정을 설명하는 사시도이다. 도 16은 본 실시 형태에 의한 테이프 커트 공정을 설명하는 사시도이다. 도 17은 본 실시 형태에 의한 테이프 커트 후의 도 5a의 (a)의 A-A'선을 따른 단면을 도시하는 개략도이다.
도 14에 도시한 바와 같이, 미리 다이싱 테이프 DT1을 접착한 환 형상의 다이싱 프레임 DF1을 준비해 두고, 이 다이싱 테이프 DT1의 상면에, 반도체 기판 SS의 상면 Sa(도 4 참조)와 다이싱 테이프 DT1의 상면이 대향하도록, 반도체 웨이퍼 SW를 접착한다(공정 P09).
다음에, 도 15에 도시한 바와 같이, 예를 들어 다이아몬드 미립을 접착한 극박의 다이싱 블레이드(원형 날) DB1을 사용하여, 반도체 기판 SS의 얇게 연삭한 영역과, 에지 부분 EGP의 경계를 따라서, 반도체 기판 SS의 얇게 연삭한 영역을 링 형상으로 절단하여(링 커트), 에지 부분 EGP를 제거한다(공정 P10). 이에 의해, 반도체 기판 SS를 박화한 반도체 웨이퍼 SWC를 얻을 수 있다. 반도체 웨이퍼 SWC를 구성하는 반도체 기판 SS의 두께는, 예를 들어 60㎛ 정도이다.
다음에, 도 16에 도시한 바와 같이, 다이싱 테이프 DT1을, 반도체 웨이퍼 SWC의 외주를 따라서 절단한다(테이프 커트). 또한, 링 커트 시, 반도체 웨이퍼 SW의 노치가 제거되므로, 테이프 커트 시, 다이싱 테이프 DT1에, 노치를 형성한다(공정 P11). 이에 의해, 도 17에 도시한 바와 같이, 다이싱 테이프 DT1에 접착된 상태에서, 반도체 기판 SS를 박화한 반도체 웨이퍼 SWC를 얻을 수 있다.
≪공정 12 : 반도체 웨이퍼의 곤포≫
반도체 웨이퍼의 곤포 공정에 대하여, 도 18을 사용하여 설명한다. 도 18은, 본 실시 형태에 의한 곤포 공정을 설명하는 사시도이다.
도 18에 도시한 바와 같이, 웨이퍼 반송 케이스 WC에, 복수의 반도체 웨이퍼 SWC를 곤포한다(공정 P12). 복수의 반도체 웨이퍼 SWC는, 웨이퍼 반송 케이스 WC의 주위에 설치된 벽 WA에 의해 고정된다. 또한, 반도체 웨이퍼 SWC를 구성하는 반도체 기판 SS의 두께는, 예를 들어 60㎛ 정도로 얇지만, 반도체 웨이퍼 SWC의 이면에는 다이싱 테이프 DT1이 접착되어 있으므로, 반송 시의 반도체 웨이퍼 SWC의 균열 및 절결을 방지할 수 있다.
≪공정 13-공정 15 : 반도체 웨이퍼의 다이싱≫
반도체 웨이퍼의 반송 공정 및 다이싱 공정에 대하여, 도 19∼도 21을 사용하여 설명한다. 도 19는 본 실시 형태에 의한 후속 공정 수용 공정을 설명하는 사시도이다. 도 20은 본 실시 형태에 의한 테이프 접착 공정을 설명하는 사시도이다. 도 21은 본 실시 형태에 의한 다이싱 공정을 설명하는 사시도이다.
도 19에 도시한 바와 같이, 복수의 반도체 웨이퍼 SWC는, 웨이퍼 반송 케이스 WC에 넣어진 상태에서 반송되고, 후속 공정에 수용된 후, 필요한 반도체 웨이퍼 SWC가 웨이퍼 반송 케이스 WC로부터 취출된다(공정 P13).
다음에, 도 20에 도시한 바와 같이, 미리 다이싱 테이프 DT2를 접착한 환 형상의 다이싱 프레임 DF2를 준비해 두고, 이 다이싱 테이프 DT2의 상면에, 반도체 기판 SS의 하면 Sb와 다이싱 테이프 DT2의 상면이 대향하도록, 반도체 웨이퍼 SWC를 접착한다((1) 프레임 전사). 계속해서, 반도체 웨이퍼 SW의 표면측에 접착되어 있던 다이싱 테이프 DT1을 박리한다((2) 다이싱 테이프 박리)(공정 P14).
다음에, 도 21에 도시한 바와 같이, 예를 들어 다이아몬드 미립을 접착한 극박의 다이싱 블레이드(원형 날) DB2를 사용하여, 반도체 웨이퍼 SWC를 스크라이브 ARS(도 2 참조)를 따라서 세로, 가로로 절단한다(공정 P15). 반도체 웨이퍼 SWC는 반도체 칩으로 개편화되지만, 개편화된 후에도, 반도체 칩은 다이싱 테이프 DT2를 통해 다이싱 프레임 DF2에 고정되어 있기 때문에, 정렬된 상태를 유지하고 있다.
다음에, 다이싱 테이프 DT2의 하면측으로부터 자외선을 조사하여, 다이싱 테이프 DT2의 접착층의 접착력을 저하시킴으로써, 반도체 칩(반도체 장치)을 다이싱 테이프 DT2로부터 떨어지기 쉽게 한다. 그 후, 반도체 칩(반도체 장치)은 개개의 반도체 제품에 조립된다.
<비교예에 의한 반도체 웨이퍼의 링 커트에 있어서의 과제>
본 실시 형태에 의한 반도체 웨이퍼의 특징을 보다 명확하게 하기 위해, 본 발명자에 의해 검토된 비교예 1 및 비교예 2에 대하여, 도 22∼도 24를 사용하여 설명한다. 도 22는 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 비교예 1에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 패턴 금지 영역에 인접하는 의사 웨이퍼의 일부를 확대하여 도시하는 단면도이다. 도 23은 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 비교예 2에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 패턴 금지 영역에 인접하는 의사 웨이퍼의 일부를 확대하여 도시하는 단면도이다. 도 24는 반도체 웨이퍼의 링 커트 후에 있어서의, 비교예 1 및 비교예 2에 의한 반도체 웨이퍼의 외주의 모습을 도시하는 평면도이다.
≪비교예 1에 의한 반도체 웨이퍼의 구성≫
도 22에 도시한 바와 같이, 비교예 1에 의한 반도체 웨이퍼 SW의 TAIKO 연삭 후에는 반도체 웨이퍼 SW의 패턴 금지 영역 PNR에, 반도체 기판 SS를 연삭하지 않은 영역 PER1과, 반도체 기판 SS를 연삭한 영역 PER2가 형성된다. 반도체 기판 SS를 연삭하지 않은 영역 PER1의 반도체 기판 SS의 제1 두께 H1은, 예를 들어 550㎛ 정도이다.
또한, 영역 PER2의 반도체 기판 SS는, 제1 두께 H1보다도 얇은 제2 두께 H2를 갖는 제1 부분 P1과, 제2 두께 H2보다도 얇은 제3 두께 H3을 갖는 제2 부분 P2를 포함한다. 제1 부분 P1은, 반도체 웨이퍼 SW의 외측에 위치하고, 제2 부분 P2는, 반도체 웨이퍼 SW의 내측에 위치하고, 제2 부분 P2의 반도체 기판 SS의 제3 두께 H3은, 예를 들어 60㎛ 정도이고, 제품 칩을 구성하는 반도체 기판 SS의 두께와 동일하다.
비교예 1에서는, 의사 칩 SC2의 패턴 금지 영역 PNR측에 있어서, 도전 패턴 ME 상에 보호막 RF가 형성되어 있고, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면과 보호막 RF의 패턴 금지 영역 PNR측의 단부면은, 평면에서 보아 겹쳐 있다.
즉, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 L1은, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 L2와는 동일하다. 거리 L1 및 거리 L2는 예를 들어 3.6㎜ 정도이다.
여기서, 절연막 ILT란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 층간 절연막 IL, 또는 층간 절연막 IL과 이 층간 절연막 IL 아래에 형성된 절연막의 적층막을 말한다. 또한, 도전 패턴 ME란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE를 말한다. 도전 패턴 ME는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함하며, 그 두께는 3.5㎛ 정도이다. 보호막 RF는, 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 수지막을 포함하고, 그 두께는, 예를 들어 10㎛ 정도이다.
링 커트에서는, 날폭이, 예를 들어 0.15㎜ 정도인 다이싱 블레이드가 사용되고, 반도체 웨이퍼 SW의 외주로부터, 예를 들어 3.05±0.25㎜의 위치가 절단된다.
≪비교예 2에 의한 반도체 웨이퍼의 구성≫
도 23에 도시한 바와 같이, 비교예 2에 의한 반도체 웨이퍼 SW의 TAIKO 연삭 후에는, 비교예 1과 마찬가지로, 반도체 웨이퍼 SW의 패턴 금지 영역 PNR에, 반도체 기판 SS를 연삭하지 않은 영역 PER1과, 반도체 기판 SS를 연삭한 영역 PER2가 형성된다. 반도체 기판 SS를 연삭하지 않은 영역 PER1의 반도체 기판 SS의 제1 두께 H1은, 예를 들어 550㎛ 정도이다.
또한, 영역 PER2의 반도체 기판 SS는, 제1 두께 H1보다도 얇은 제2 두께 H2를 갖는 제1 부분 P1과, 제2 두께 H2보다도 얇은 제3 두께 H3을 갖는 제2 부분 P2를 포함한다. 제1 부분 P1은, 반도체 웨이퍼 SW의 외측에 위치하고, 제2 부분 P2는, 반도체 웨이퍼 SW의 내측에 위치하고, 제2 부분 P2의 반도체 기판 SS의 제3 두께 H3은, 예를 들어 60㎛ 정도이고, 제품 칩을 구성하는 반도체 기판 SS의 두께와 동일하다.
비교예 2에서는, 의사 칩 SC2의 패턴 금지 영역 PNR측에 있어서, 도전 패턴 ME 상에 도전 패턴 ME를 덮도록, 보호막 RF가 형성되어 있고, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면이, 보호막 RF의 패턴 금지 영역 PNR측의 단부면보다도 반도체 웨이퍼 SW의 내측의 반도체 기판 SS의 상면 Sa 상에 위치하고 있다.
즉, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 L1은, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 L2보다 작다. 거리 L1은, 예를 들어 3.6㎜ 정도이다.
여기서, 절연막 ILT란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 층간 절연막 IL, 또는 층간 절연막 IL과 이 층간 절연막 IL 아래에 형성된 절연막의 적층막을 말한다. 또한, 도전 패턴 ME란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE를 말한다. 도전 패턴 ME는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함하고, 그 두께는, 3.5㎛ 정도이다. 보호막 RF는, 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 수지막을 포함하고, 그 두께는, 예를 들어 10㎛ 정도이다.
링 커트에서는, 날폭이, 예를 들어 0.15㎜ 정도인 다이싱 블레이드가 사용되고, 반도체 웨이퍼 SW의 외주로부터, 예를 들어 3.05±0.25㎜의 위치가 절단된다.
≪비교예 1 및 비교예 2의 문제점≫
그러나, 본 발명자가 검토한 바, 도 24에 도시한 바와 같이, 비교예 1 및 비교예 2 모두, 링 커트 후의 반도체 웨이퍼 SWC의 외주에, 삼각 칩핑이 다수 발생하고, 이 삼각 칩핑을 기점으로 반도체 웨이퍼 SWC가 균열되거나 또는 크랙이 발생하는 등의 불량이 발생하였다.
<본 실시 형태에 의한 반도체 웨이퍼의 구성, 특징 및 효과>
본 실시 형태에 의한 반도체 웨이퍼의 구성, 특징 및 효과에 대하여, 도 25∼도 27을 사용하여 설명한다. 도 25는 반도체 웨이퍼의 TAIKO 연삭 후에 있어서의, 본 실시 형태에 의한 반도체 웨이퍼의 패턴 금지 영역과, 이 금지 영역에 인접하는 의사 칩의 일부를 확대하여 도시하는 단면도이다. 도 26의 (a)는 비교예 2에 의한 링 커트의 모습을 모식적으로 도시한 단면도이다. 도 26의 (b)는 본 실시 형태에 의한 링 커트의 모습을 모식적으로 도시한 단면도이다. 도 27은 본 실시 형태에 의한 반도체 웨이퍼의 패턴 금지 영역에 인접하는 의사 칩에 형성된 도전 패턴 및 절연 패턴(보호막)의 레이아웃을 설명하는 단면도이다.
≪반도체 웨이퍼의 구성 및 특징≫
도 25에 도시한 바와 같이, 본 실시 형태에 의한 반도체 웨이퍼 SW의 TAIKO 연삭 후에는, 반도체 웨이퍼 SW의 패턴 금지 영역 PNR에, 반도체 기판 SS를 연삭하지 않은 영역 PER1과, 반도체 기판 SS를 연삭한 영역 PER2가 형성된다. 반도체 기판 SS를 연삭하지 않은 영역 PER1의 반도체 기판 SS의 제1 두께 H1은, 예를 들어 550㎛ 정도이다.
또한, 영역 PER2의 반도체 기판 SS는, 제1 두께 H1보다도 얇은 제2 두께 H2를 갖는 제1 부분 P1과, 제2 두께 H2보다도 얇은 제3 두께 H3을 갖는 제2 부분 P2를 포함한다. 제1 부분 P1은, 반도체 웨이퍼 SW의 외측에 위치하고, 제2 부분 P2는, 반도체 웨이퍼 SW의 내측에 위치하고, 제2 부분 P2의 반도체 기판 SS의 제3 두께 H3은, 예를 들어 60㎛ 정도이고, 제품 칩을 구성하는 반도체 기판 SS의 두께와 동일하다.
TAIKO 연삭은, 통상 거친 절삭 연마를 행하고, 그 후, 마무리 연마를 행하지만, 반도체 웨이퍼 SW의 에지 부분 EGP의 강도를 갖게 하기 위해, TAIKO 프로세스에서는, 의도적으로 반도체 웨이퍼 SW의 패턴 금지 영역 PNR에 2단의 단차를 형성하는 경우가 있다. 즉, 패턴 금지 영역 PNR은, 예를 들어 60㎛ 정도의 제3 두께 H3의 반도체 기판 SS를 포함하는 제2 부분 P2와, 제3 두께 H3보다도 두꺼운 제2 두께 H2의 반도체 기판 SS를 포함하고, 제2 부분 P2보다도 반도체 웨이퍼 SW의 외주측에 형성된 제1 부분 P1을 갖는다. 또한, 패턴 금지 영역 PNR은, 제2 두께 H2보다도 두꺼운, 예를 들어 550㎛ 정도의 제1 두께 H1의 반도체 기판 SS를 포함하고, 제1 부분 P1보다도 반도체 웨이퍼 SW의 외주측에 형성된 영역 PER1의 부분을 갖는다. 제1 부분 P1 및 영역 PER1의 부분이, 링 형상의 보강부로 되는 에지 부분 EGP이다. 그리고, 의사 칩 SC2와 패턴 금지 영역 PNR의 경계와, 에지 부분 EGP의 내주단 사이에, 링 커트 영역이 위치한다.
본 실시 형태에서는, 의사 칩 SC2의 패턴 금지 영역 PNR측에 있어서, 도전 패턴 ME 상에 보호막 RF가 형성되어 있고, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면이, 보호막 RF의 패턴 금지 영역 PNR측의 단부면보다도 반도체 웨이퍼 SW의 외측의 반도체 기판 SS의 상면 Sa 상에 위치하고 있다.
즉, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 L1은, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 L2보다 크다. 거리 L1과 거리 L2의 차는, 0.4㎜ 이상인 것이 바람직하고, 일례로서, 거리 L1은, 예를 들어 4.0㎜ 정도, 거리 L2는, 예를 들어 3.6㎜ 정도를 들 수 있다.
여기서, 절연막 ILT란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 층간 절연막 IL, 또는 층간 절연막 IL과 이 층간 절연막 IL 아래에 형성된 절연막의 적층막을 말한다. 또한, 도전 패턴 ME란, 예를 들어 전술한 IE형 트렌치 게이트 IGBT에 있어서의 이미터 전극 EE, 게이트 전극 GE, 게이트 배선 GL, 필드 플레이트 FPE 및 가드 링 전극 GRE를 말한다. 도전 패턴 ME는, 예를 들어 알루미늄을 주요한 구성 요소로 하는 금속막을 포함하고, 그 두께는, 3.5㎛ 정도이다. 보호막 RF는, 예를 들어 폴리이미드를 주요한 성분으로 하는 유기 수지막을 포함하고, 그 두께는, 예를 들어 10㎛ 정도이다.
링 커트에서는, 날폭이, 예를 들어 0.15㎜ 정도인 다이싱 블레이드가 사용되고, 반도체 웨이퍼 SW의 외주로부터, 예를 들어 3.05±0.25㎜의 위치가 절단된다.
≪반도체 웨이퍼의 효과≫
본 발명자가 검토한 바, 본 실시 형태에서는, 전술한 비교예 1 및 비교예 2에 있어서 발생한, 링 커트 후의 반도체 웨이퍼 SWC의 외주의 삼각 칩핑은 발생하지 않고, 이 삼각 칩핑을 기점으로 한 반도체 웨이퍼 SWC의 균열 또는 크랙의 발생도 없는 것이 밝혀졌다.
이하에, 도 26의 (a) 및 (b)를 사용하여, 본 발명자가 검토한 삼각 칩핑의 발생 메커니즘에 대하여 설명한다. 도 26의 (a)는 비교예 2에 의한 링 커트의 모습을 모식적으로 도시한 단면도이다. 도 26의 (b)는 본 실시 형태에 의한 링 커트의 모습을 모식적으로 도시한 단면도이다.
도 26의 (a)에 도시한 바와 같이, 비교예 2에서는, 도전 패턴 ME를 덮도록 보호막 RF가 형성되어 있고, 또한, 반도체 웨이퍼 SW의 표면측에, 다이싱 테이프 DT1이 접착되어 있다. 의사 칩 SC2와 패턴 금지 영역 PNR의 경계와, 에지 부분 EGP의 내주단 사이에, 링 커트 영역이 위치한다. 도전 패턴 ME의 두께는, 예를 들어 3.5㎛ 정도, 보호막 RF의 두께는, 예를 들어 10㎛ 정도, 다이싱 테이프 DT1의 두께는, 예를 들어 80㎛ 정도이다.
비교예 2에서는, 도전 패턴 ME와 보호막 RF의 적층에 의한 단차(예를 들어 13.5㎛ 정도)에 의해, 보호막 RF의 단부면에 있어서, 다이싱 테이프 DT1과 반도체 기판 SS 사이에 간극 GA가 발생한다. 링 커트 중에, 반도체 기판 SS의 절단에 의해 발생한 실리콘 부스러기 SIW가 이 간극 GA에 들어가고, 또한, 다이싱 블레이드 DB1에 끼여, 다이싱 블레이드 DB1이 손상됨으로써, 링 커트 후의 반도체 웨이퍼 SWC에 크랙이 유발된다고 생각된다(도 24 참조).
도 26의 (b)에 도시한 바와 같이, 본 실시 형태에서는, 보호막 RF의 패턴 금지 영역 PNR측의 단부면이, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면보다도 반도체 웨이퍼 SW의 내측에 위치하고 있고, 또한, 반도체 웨이퍼 SW의 표면측에, 다이싱 테이프 DT1이 접착되어 있다. 의사 칩 SC2와 패턴 금지 영역 PNR의 경계와, 에지 부분 EGP의 내주단 사이에, 링 커트 영역이 위치한다. 도전 패턴 ME의 두께는, 예를 들어 3.5㎛ 정도, 보호막 RF의 두께는, 예를 들어 10㎛ 정도, 다이싱 테이프 DT1의 두께는, 예를 들어 80㎛ 정도이다.
본 실시 형태에서는, 도전 패턴 ME의 단차(예를 들어 3.5㎛ 정도)는 있지만, 그 높이는, 비교예 2의 단차(예를 들어 13.5㎛ 정도)보다도 낮기 때문에, 도전 패턴 ME의 단차에 의한, 다이싱 테이프 DT1과 반도체 기판 SS 사이의 간극 GA는 발생하기 어렵다. 이에 의해, 링 커트 중에, 반도체 기판 SS의 절단에 의해 발생한 실리콘 부스러기 SIW가 다이싱 블레이드 DB1에 끼기 어려워지므로, 다이싱 블레이드 DB1의 손상을 저감할 수 있다.
그런데, 링 커트 영역과 의사 칩 SC2(패턴 금지 영역 PNR에 대향하는 도전 패턴 ME의 단부면) 사이의 거리로서, 예를 들어 0.25㎛∼0.35㎛ 정도를 예시할 수 있지만, 링 커트 영역의 위치는, 도전 패턴 ME, 보호막 RF 및 다이싱 테이프 DT1의 각각의 두께에 의해서도 규정된다.
본 실시 형태에 의한 도전 패턴의 패턴 금지 영역측의 단부면 및 보호막의 패턴 금지 영역측의 단부면의 의사 칩에 있어서의 각각의 위치에 대하여, 도 27을 사용하여 설명한다. 도 27은 본 실시 형태에 의한 반도체 웨이퍼의 패턴 금지 영역에 인접하는 의사 칩에 형성된 도전 패턴 및 절연 패턴(보호막)의 레이아웃을 설명하는 단면도이다.
본 실시 형태에서는, 의사 칩 SC2의 패턴 금지 영역 PNR측에 있어서, 도전 패턴 ME 상에 보호막 RF가 형성되어 있고, 보호막 RF의 패턴 금지 영역 PNR측의 단부면이, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면보다도 반도체 웨이퍼 SW의 내측에 위치하고 있다.
전술한 바와 같이(도 25 참조), 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 L1은, 반도체 웨이퍼 SW의 외주로부터, 의사 칩 SC2의 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 L2보다 크다. 또한, 링 커트 영역은, 의사 칩 SC2와 패턴 금지 영역 PNR의 경계와, 에지 부분 EGP의 내주단 사이에 위치한다. 따라서, 링 커트 영역으로부터 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 X1은, 링 커트 영역으로부터 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 X2보다 크다. 여기서, 도전 패턴 ME와 보호막 RF의 적층막의 두께를 H라 하면,
H<X2<(X1-X2)
의 관계가 성립하도록, 각 치수(거리 X1, X2, 두께 H)를 설정한다. 또한, 다이싱 테이프 DT1의 보호막 RF 상의 두께를 h라 하면,
(H+h)<X2<(X1-X2)
의 관계가 성립하도록, 각 치수(거리 X1, X2, 두께 H, h)를 설정한다. 이와 같이, 각 치수를 설정함으로써, 도전 패턴 ME의 단부면 및 보호막 RF의 단부면에, 다이싱 테이프 DT1과의 간극이 형성되지 않게 되므로, 다이싱 블레이드 DB1의 손상을 회피할 수 있다.
일례로서, 링 커트 영역으로부터 패턴 금지 영역 PNR측의 보호막 RF의 단부면까지의 거리 X1을 0.65㎜, 링 커트 영역으로부터 패턴 금지 영역 PNR측의 도전 패턴 ME의 단부면까지의 거리 X2를 0.25㎜, 도전 패턴 ME와 보호막 RF의 적층막의 두께 H를 13.5㎛, 다이싱 테이프 DT1의 두께 h를 80㎛로 설정할 수 있다.
이와 같이, 본 실시 형태에 따르면, TAIKO 프로세스의 반도체 웨이퍼 SW의 링 커트에 있어서, 링 커트 후의 반도체 웨이퍼 SWC의 외주에 삼각 칩핑이 발생하지 않게 되므로, 이 삼각 칩핑을 기점으로 한 링 커트 후의 반도체 웨이퍼 SWC의 균열 또는 크랙의 발생을 방지할 수 있다.
<변형예>
본 실시 형태의 변형예에 의한 TAIKO 프로세스의 반도체 웨이퍼의 링 커트에 대하여, 도 28을 사용하여 설명한다. 도 28은 본 실시 형태의 변형예에 의한 반도체 웨이퍼의 링 커트를 설명하는 반도체 웨이퍼의 평면도이다.
본 발명자가 검토한 바, 링 커트 후의 반도체 웨이퍼에 있어서, 1시 방향의 크랙은 모두 결정 방위 (100)+45°오프를 따라서 발생하고 있는 것이 밝혀졌다.
따라서, 도 28에 도시한 바와 같이, (100)면에 대하여 45° 기운 각도로부터 반도체 웨이퍼 SW의 링 커트를 개시한다. 즉, 링 커트를 개시할 때에는, 결정 방향을 따른 절단을 하지 않도록 한다. 이에 의해, 링 커트 후의 반도체 웨이퍼 외주에 삼각 칩핑이 발생하였다고 해도, 링 커트 후의 반도체 웨이퍼에 발생하는 크랙의 진행을 억제할 수 있다.
전술한 바와 같이(도 25 참조), 보호막 RF의 패턴 금지 영역 PNR측의 단부면이, 도전 패턴 ME의 패턴 금지 영역 PNR측의 단부면보다도 반도체 웨이퍼 SW의 내측에 위치하고 있다. 이에 의해, 링 커트 후의 반도체 웨이퍼의 외주에 삼각 칩핑이 발생하지 않게 되고, 또한, (100)면에 대하여 45° 기운 각도로부터 반도체 웨이퍼 SW의 링 커트를 개시함으로써, 보다 크랙의 발생을 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
ARS : 스크라이브 영역(스크라이브 라인, 스페이싱)
CE : 콜렉터 전극
CR : 셀 형성 영역
CT : 콘택트 홈
DB1, DB2 : 다이싱 블레이드(원형 날)
DF1, DF2 : 다이싱 프레임
DT1, DT2 : 다이싱 테이프
EE : 이미터 전극
EGP : 에지 부분(보강부, 링 형상 보강부, 보강용의 환 형상 볼록부)
EP : 이미터 패드
FP : p형 필드 리미팅 링
FPE : 필드 플레이트
GA : 간극
GE : 게이트 전극
GI : 게이트 절연막
GL : 게이트 배선
GP : 게이트 패드
GR : p형 가드 링(채널 스토퍼)
GRE : 가드 링 전극
IL : 층간 절연막
ILT : 절연막
LC : 선 형상 단위 셀 영역
LCa : 선 형상 액티브 셀 영역
LCc : 선 형상 홀 콜렉터 셀 영역
LCi : 선 형상 인액티브 셀 영역
ME : 도전 패턴
ND : n-형 드리프트 영역
NE : n+형 이미터 영역
NHB : n형 홀 배리어 영역
Ns : n형 필드 스톱
NZ : 노즐
OP1, OP2, OP3, OP4 : 개구부
P1 : 제1 부분
P2 : 제2 부분
PB : p형 바디 영역
PBC : p+형 바디 콘택트 영역
PC : p+형 콜렉터 영역
PER1, PER2 : 영역
PF : p형 플로팅 영역
PL : p+형 영역
PLP : p+형 래치 업 방지 영역
PNR : 패턴 금지 영역
RF : 보호막
S1, S2, S3, S4 : 변
Sa : 상면
Sb : 하면
SC : 반도체 칩
SC1 : 제품 칩(디바이스 영역)
SC2 : 의사 칩(더미 영역, 외주 잉여 영역)
SIW : 실리콘 부스러기
SPT : 표면 보호 테이프
SS : 반도체 기판
ST1, ST2 : 스테이지
SW, SWC : 반도체 웨이퍼
T1 : 제1 트렌치
T2 : 제2 트렌치
T3 : 제3 트렌치
T4 : 제4 트렌치
TG1 : 제1 선 형상 트렌치 게이트 전극
TG2 : 제2 선 형상 트렌치 게이트 전극
TG3 : 제3 선 형상 트렌치 게이트 전극
TG4 : 제4 선 형상 트렌치 게이트 전극
WA : 벽
WC : 웨이퍼 반송 케이스

Claims (16)

  1. 반도체 장치의 제조 방법으로서,
    (a) 디바이스 영역, 평면에서 보아 상기 디바이스 영역의 외측에 배치되어 상기 디바이스 영역을 둘러싸는 더미 영역, 및 평면에서 보아 상기 더미 영역 외측에 배치되어 상기 더미 영역을 둘러싸는 패턴 금지 영역을 갖는 반도체 웨이퍼,
    상부 표면, 및 상기 상부 표면과는 반대측의 하부 표면을 갖는 상기 반도체 웨이퍼의 반도체 기판,
    상기 더미 영역 내의 상기 반도체 기판의 상기 상부 표면 상에 형성된 제1 도전 패턴, 및
    상기 제1 도전 패턴 상에 형성된 제1 절연 패턴을 준비하는 공정;
    (b) (a) 공정 후에, 상기 반도체 웨이퍼에 제1 보호 테이프를 접착하여 상기 디바이스 영역을 덮고, 상기 반도체 기판의 상기 하부 표면을 연삭하여, 상기 반도체 기판의 에지 부분의 내측에 위치되어 있는 상기 반도체 기판의 일부의 두께를 얇게 하는 공정 - 상기 에지 부분은 평면에서 보아 상기 패턴 금지 영역 내에 위치함 -;
    (c) (b) 공정 후에, 상기 반도체 웨이퍼로부터 상기 제1 보호 테이프를 박리하는 공정; 및
    (d) (c) 공정 후에, 상기 반도체 웨이퍼에 제2 보호 테이프를 접착하여 상기 디바이스 영역을 덮고, 평면에서 보아, 상기 에지 부분을 따라 상기 패턴 금지 영역 내의 상기 반도체 기판을 절단하여, 상기 반도체 웨이퍼의 상기 일부로부터 상기 에지 부분을 분리시키는 공정
    을 포함하고,
    상기 패턴 금지 영역 측에 대향하는 상기 제1 도전 패턴의 단부면은 상기 패턴 금지 영역 측에 대향하는 상기 제1 절연 패턴의 단부면보다 상기 에지 부분에 더 가깝게 배치되고, 단면에서 보아 상기 반도체 웨이퍼의 외주로부터 상기 제1 절연 패턴의 단부면까지의 제1 거리는 상기 반도체 웨이퍼의 외주로부터 상기 제1 도전 패턴의 단부면까지의 제2 거리보다 큰, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전 패턴과 상기 제1 절연 패턴으로 이루어진 적층체의 두께가 H로서 정의되고, (d) 공정에서 제거된 상기 반도체 기판의 절단 영역으로부터 상기 제1 절연 패턴의 단부면까지의 거리가 X1으로서 정의되고, 상기 절단 영역으로부터 상기 제1 도전 패턴의 단부면까지의 거리가 X2로서 정의되는 경우, (a) 공정에서 준비된 상기 반도체 웨이퍼의 H, X1 및 X2의 각각의 측정치는 "H<X2<(X1-X2)"의 관계를 만족하도록 설정되는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 절연 패턴은 유기 수지막인, 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 디바이스 영역은,
    상기 반도체 기판,
    상기 반도체 기판 상에 형성된, 상기 제1 도전 패턴과 동일한 층의 제2 도전 패턴, 및
    상기 제2 도전 패턴 상에 형성된, 상기 제1 절연 패턴과 동일한 층의 제2 절연 패턴을 포함하고,
    상기 패턴 금지 영역 측에 대향하는 상기 제2 도전 패턴의 단부면은 상기 제2 절연 패턴으로 덮여 있는, 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    (b) 공정 이후의 상기 반도체 기판의 상기 일부의 두께는 60㎛ 내지 120㎛인, 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전 패턴과 상기 제1 절연 패턴으로 이루어진 적층체의 두께가 H1으로서 정의되고, (d) 공정에서 제거된 상기 반도체 기판의 절단 영역으로부터 상기 제1 절연 패턴의 단부면까지의 거리가 X1으로서 정의되고, 상기 절단 영역으로부터 상기 제1 도전 패턴의 단부면까지의 거리가 X2로서 정의되고, 상기 제1 절연 패턴 상에 위치한 상기 제2 보호 테이프의 두께가 H2로서 정의되는 경우, (a) 공정에서 준비된 상기 반도체 웨이퍼의 H1, H2, X1 및 X2의 각각의 측정치는 "(H1+H2)<X2<(X1-X2)"의 관계를 만족하도록 설정되는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 절연 패턴은 유기 수지막인, 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 디바이스 영역은,
    상기 반도체 기판,
    상기 반도체 기판 상에 형성된, 상기 제1 도전 패턴과 동일한 층의 제2 도전 패턴, 및
    상기 제2 도전 패턴 상에 형성된, 상기 제1 절연 패턴과 동일한 층의 제2 절연 패턴을 포함하고,
    상기 패턴 금지 영역 측에 대향하는 상기 제2 도전 패턴의 단부면은 상기 제2 절연 패턴으로 덮여 있는, 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    (b) 공정 이후의 상기 반도체 기판의 상기 일부의 두께는 60㎛ 내지 120㎛인, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 거리와 상기 제2 거리 사이의 차는 0.4㎛ 이상인, 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 절연 패턴은 유기 수지막인, 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 디바이스 영역은,
    상기 반도체 기판,
    상기 반도체 기판 상에 형성된, 상기 제1 도전 패턴과 동일한 층의 제2 도전 패턴, 및
    상기 제2 도전 패턴 상에 형성된, 상기 제1 절연 패턴과 동일한 층의 제2 절연 패턴을 포함하고,
    상기 패턴 금지 영역 측에 대향하는 상기 제2 도전 패턴의 단부면은 상기 제2 절연 패턴으로 덮여 있는, 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    (b) 공정 이후의 상기 반도체 기판의 상기 일부의 두께는 60㎛ 내지 120㎛인, 반도체 장치의 제조 방법.
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