JP2011054914A - 半導体装置の製造方法および半導体ウエハ - Google Patents

Abstract

【課題】素子形成部のみ薄化し周辺部は初期の半導体基板の厚みを残した半導体ウエハの製造工程においては、最終工程で厚い周辺部が残るため、素子形成部の半導体チップを分割する従来のダイシング装置を用いることができず、新たな設備投資が必要となる。
【解決手段】半導体基板の素子形成部およびその周辺を第１の厚みまで研削し、最外周の初期周辺部は初期の厚みを残す。素子形成部のみを第２の厚みまで研削し、素子形成部の周囲に段差が小さい第１周辺部を形成する。裏面に金属層を形成した後、初期周辺部を第１周辺部より厚いがこれとの段差は小さくなる厚みまで研削し第２周辺部を形成する。既存のダイシング装置で素子形成部と周辺部を切り離すことができ、素子形成部と周辺部は緩やかな段差形状となるので、素子形成部と周辺部の間でダイシングテープの密着性を向上させることができる。
【選択図】 図１

Description

本発明は、半導体装置の製造方法および半導体ウエハに係り、特に薄化した半導体ウエハの量産を可能とする半導体装置の製造方法および半導体ウエハに関する。

現在の半導体装置では、例えば携帯端末器の小型化、薄型化に伴い、小型化、薄型化のニーズが高まっている。また特に、高耐圧用途の半導体装置（例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）など）では、特性面からも半導体装置の薄型化が望ましい。例えば、インバータに用いられるＩＧＢＴなどでは、スイッチング速度とコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とはトレードオフの関係にあるものの、ドリフト層を薄化することで、いずれの特性も改善することができる。このため、素子領域を形成した後、バックグラインド（研削）により半導体ウエハを薄化し、ドリフト層の薄化を実現している。

具体的には、半導体基板の一主面の素子形成部にＩＧＢＴを形成し、対向する他の主面側から半導体ウエハ全体をバックグラインドして半導体ウエハの厚み（仕上げ厚み）を例えば９０μｍ程度まで薄化している。

しかし、半導体ウエハの薄化に伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。

そこで、半導体ウエハのバックグラインドの際、ウエハ裏面の周辺部を研削せず残して、内側の素子形成部の裏面のみを研削し、薄化させる技術が開発されている。周辺部を研削せずに残すことで、ウエハの搬送リスク低減や反りの低減などを実現できる（例えば特許文献１参照）。

図１２は、上記の薄化技術を採用した、半導体装置の製造方法の一例を示す図である。ここでは、素子形成部にＩＧＢＴが形成される場合を例に説明する。

図１２（Ａ）を参照して、ｎ型半導体基板１０１の第１主面Ｓ１の素子形成部Ｅ’に、複数のＩＧＢＴの半導体チップ１２０を形成する。すなわち、図示は省略するが、第１主面Ｓ１にｐ型チャネル層を形成し、ｐ型チャネル層を貫通するトレンチを形成した後、トレンチ内を絶縁膜で被覆した後、ゲート電極を埋め込む。トレンチに隣接したチャネル層表面にｎ型エミッタ領域を形成し、ゲート電極上に層間絶縁膜を形成してｎ型エミッタ領域にコンタクトするエミッタ電極を形成する。

図１２（Ｂ）を参照して、素子形成部Ｅ’の裏面（第２主面Ｓ２）のみを所望の仕上げ厚み（例えば９０μｍ）まで研削すると共に、周辺部Ｐ’を半導体基板の初期厚み（例えば６２５μｍ）を維持して残存させる。

図１２（Ｃ）を参照して、素子形成部の裏面（研削面）に、ｐ型不純物をイオン注入する。アニール処理をしてｐ型半導体層１１０を形成した後、半導体基板１０１の裏面（第２主面Ｓ２側）全面に、裏面金属層１１５を蒸着などにより形成する。

素子形成部Ｅ’の裏面金属層１１５は、コレクタ電極となる。これにより、ＩＧＢＴの半導体チップ１２０が配列する素子形成部Ｅ’と、その周囲で半導体チップ１２０が配置されない周辺部Ｐ’を有する半導体ウエハＷ’が形成される。

図１２（Ｄ）を参照して、周辺部Ｐ’を素子形成部Ｅ’の外周に沿って、略円形に切り落とす。半導体チップ１２０を個々に分割するダイシングと同様に、半導体ウエハＷ’の主面に対して略垂直にブレードＢを配置、移動して、周辺部Ｐ’を略円形に切除する。

図１２（Ｅ）を参照して、素子形成部Ｅ‘をダイシングライン１３０にそってダイシングし、個々の半導体チップ１２０に分割する。

特開２００３−３３２２７１号公報（第２２ページ、第３２図）

半導体チップを個々に分割するダイシング装置は一般には、周辺部と素子形成部の段差が殆どない半導体ウエハを搭載し、チップ辺に沿って（例えばウエハのオリエンテーションフラットに対して水平垂直に）切断するものであり、チップの分割と同時に周辺部も取り除くことができる。

しかし、図１２の如く素子形成部Ｅ’の周囲にそれより厚い周辺部Ｐ’を残した半導体ウエハＷ’では、周辺部Ｐ’と素子形成部Ｅ’の段差ｄ’が大きく（例えば５００μｍ以上）そのままでは半導体ウエハＷ’の素子形成部Ｅ’のダイシングを行えず、既存のダイシング装置を用いることができない。

そこで、周辺部Ｐ’を例えば裏面側から素子形成部Ｅ’の外周に沿って（略円形に）予め切り落とした後、ほぼ平坦となった半導体ウエハをダイシングラインに沿ってダイシングしてチップを分割する手法を採用することが考えられる（図１２（Ｄ）参照）。

しかしこの場合には、半導体ウエハＷ’の厚み方向に（半導体ウエハＷ’の主面に対して垂直に）ダイシングブレードを配置して周辺部Ｐ’を切り落とせるよう、ステージあるいはブレードが回転する新たなダイシング装置が必要となり、このような半導体ウエハを量産するには設備投資が増加する問題があった。

また、上記の方法では、半導体ウエハＷ’の厚み方向にダイシングして周辺部Ｐ’を切り落とすため、半導体ウエハの周端部Ｐ’が断面構造において略直角（図１２（Ｅ）破線丸印）となり、ウエハ割れなどの不良が発生する恐れがある。

他のダイシング方法として、特許文献１（図３２）の如く半導体ウエハの裏面を研磨することにより半導体ウエハの内部領域を窪ませた場合に、その内部領域より小さいステージ上に半導体ウエハを搭載し、ダイシングを行うことも知られている。

この場合は、チップのダイシング（例えばオリエンテーションフラットに水平垂直方向のダイシング）と同時に周辺部を切り落とすことができ、周辺部をほぼ円形状に切り落とす必要はない。

しかし、内部領域とステージの間に空間ができないように搭載する必要があるため、内部領域の形状に合わせてステージを凸型に変形したり、ウエハのサイズに対応しているステージを小さくするなど、全面が略平坦なウエハをダイシングする一般的なダイシング装置を改造する必要がある。

そして、内部領域に沿ってダイシングテープを貼る際に、周辺部と内部領域との段差が大きい場合は、段差の部分における密着性を高めた専用の装置あるいは従来装置の改造等が必要となる。従ってこの場合も、半導体ウエハを量産するには設備投資が増加する問題があった。

本発明は上述した問題点に鑑みてなされたものであり、第１に、素子形成部と、該素子形成部の外側を囲む周辺部とを有する半導体基板を個々に分割する半導体装置の製造方法であって、第１主面およびそれに対向する第２主面を有する半導体基板を準備し、前記素子形成部の第１主面側にダイシングラインに沿って配列する半導体チップを形成する工程と、前記素子形成部を含む領域を前記第２主面側から第１の厚みまで研削して第３主面を露出させ、前記素子形成部を含む領域の外周に前記第１主面から前記第２主面までの厚みを維持する初期周辺部を残存させる工程と、前記素子形成部を前記第３主面側から少なくとも１回研削して第４主面を露出させ、前記第１の厚みより薄い前記素子形成部と該素子形成部との外周かつ前記初期周辺部の内周で前記第１の厚みを維持する第１周辺部を形成する工程と、前記第２主面、前記第３主面及び前記第４主面を連続して被覆する金属層を形成する工程と、前記初期周辺部を前記第２主面側から前記第１の厚みより厚い第３の厚みまで研削して第５主面を露出させ、第２周辺部を形成する工程と、前記第３主面、前記第４主面及び前記第５主面を被覆するダイシングテープを貼り付け、前記ダイシングラインに沿ってダイシングし前記半導体チップを個々に分割することにより解決するものである。

第２に、一の主面と他の主面を有する半導体基板に素子形成部と、該素子形成部の外側を囲む周辺部とが設けられた半導体装置であって、前記一の主面側は、前記素子形成部に複数の半導体チップが配列し、前記周辺部は前記素子形成部より厚い第１周辺部と該第１周辺部より厚い第２周辺部を有して前記他の主面側に複数の段が設けられ、該第２周辺部の他の主面側は前記半導体基板が露出し、前記第１周辺部の他の主面側と前記素子形成部の他の主面側は連続して金属層で被覆することにより解決するものである。

本実施形態によれば、第１に、半導体ウエハの割れや反りを防止するため周辺部の厚みを素子形成部より厚く形成する製造方法を適用する半導体ウエハであっても、当該製造方法の最終工程までに必要な設備投資の増加を抑えて、量産が可能な半導体装置の製造方法を提供できる。

具体的には、厚い初期周辺部を設けることで製造工程中の半導体ウエハの強度を維持し、半導体ウエハの裏面に、例えば裏面電極となる金属層を形成した後（ダイシング前）の工程において、半導体ウエハの裏面に対して水平方向に厚い初期周辺部を研削して、素子形成部と段差の小さい周辺部を形成する。

これにより、既存のダイシング装置を利用でき、例えばオリエンテーションフラットに対して、水平垂直にダイシングするチップの分割工程において同時に、周辺部を取り除くことができる。

従って、図１２で示した方法のように、厚い周辺部（初期周辺部）をほぼ円形状に切り落とす工程及びそのための新たなダイシング装置の導入や、従来のダイシング装置（ステージ）の改造が不要となる。本発明によれば、周辺部と素子形成部との段差が殆どない半導体ウエハをダイシングする一般的な（従来から利用していた）ダイシング装置を利用できるので、設備投資の増加を回避できる。

第２に、厚い初期周辺部を設けることで製造工程中の半導体ウエハの強度を維持し、ダイシングの前に初期周辺部を薄化することで、通常のダイシングを可能とする方法であっても、裏面に形成された金属層には達しない厚みを維持して初期周辺部の研削を終了するので、例えば裏面電極となる金属層の破損を防止できる。

具体的には、研削後の周辺部（第２周辺部）の裏面と、素子形成部の裏面の段差が１０μｍ程度となる厚みを残して、初期周辺部を研削する。これにより、初期周辺部の研削時に発生するシリコン屑や、ブレードの破砕片によって、素子形成部の裏面に設けた金属層表面に傷が発生することを防止できる。

第３に、個々のチップにダイシングする際に素子形成部の裏面に接着するダイシングテープの接着性を向上できる。本実施形態では、素子形成部の裏面を研削する際に、一軸研削（荒削り）と二軸研削（仕上げ研削）の研削面積及び研削量を調整し、周辺部において厚みの異なる第１周辺部および第２周辺部を形成することで、素子形成部から、第１周辺部および第２周辺部に至って緩やかな段差が形成できる。

本実施形態では、裏面に金属層を形成したのち、初期周辺部を研削して除去するが、素子形成部の金属層の傷を防止するために、素子形成部（裏面）と第２周辺部（裏面）の段差が１０μｍ程度となるように初期周辺部を研削する必要がある。しかし、素子形成部（裏面）と第２周辺部（裏面）の段差が１０μｍ程度であっても、ダイシングテープを接着した場合、段差部分に空孔が生じる。これにより、部分的に粘着力が弱まり、ダイシング時にその部分のチップとびが発生したり、ダイシング歯が破損するなどの問題がある。

本実施形態では、素子形成部、第１周辺部、第２周辺部で緩やかな２段の段差ができるので、ダイシングテープの接着性が向上し、チップとびやダイシング歯の破損を防止できる。

ダイシングテープの接着性のみを考慮すれば、段差は１０μｍより小さければ（たとえば５μｍ）、接着性は向上できるので周辺部は平坦でもよい。しかし、本実施形態の如く周辺部にも段差を設けることにより、第２周辺部と素子形成部の段差は例えば１０μｍを確保できる。

したがって、第２周辺部を形成する際の研削で素子形成部裏面の金属層が破損することがなくなる。このとき第１周辺部と第２周辺部の段差は５μｍ程度となるが、この間の段差が小さく、第１周辺部裏面の金属層に傷がつくことがあっても、後に取り除かれる領域であり、問題はない。

第４に、周辺部の第１主面側は、初期の半導体ウエハの状態を維持できるので、周辺部の第１主面側の端部に設けられた面取り部は、半導体チップ（素子形成部）のダイシング工程まで残存する。

チップの分割の前に、厚い周辺部をほぼ円形に切り落とす方法では、切り落とした後のチップ端部に面取り部が残らず、搬送時のウエハの割れや欠けが発生する問題がある。しかし、本実施形態によれば、初期の（第１の厚みの）半導体ウエハを準備する際、初期周辺部の研削量に応じて面取り量を適宜選択することにより、周辺部形成後（初期周辺部研削後）に半導体ウエハの状態で搬送などする必要がある場合でも、半導体ウエハ端部からの割れ等を防止できる。具体的には、初期周辺部を研削後でも、面取り部および周辺部の外周側面が残存するような面取り量を選択する。

本発明の実施形態を説明するためのフロー図である。 本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。 本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。 本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。 本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図、（Ｃ）断面図である。 本発明の実施形態を説明するための断面図である。 本発明の実施形態を説明するための断面図である。 本発明の実施形態を説明するための断面図である。 本発明の実施形態を説明するための断面図である。 本発明の他の実施形態を説明するための断面図である。 本発明の実施形態を説明するための断面図である。 従来技術を説明するための断面図である。

図１から図１１を参照して本発明の実施の形態を、素子形成部にノンパンチスルー型のＩＧＢＴの半導体チップが形成される場合を例に詳述する。

図１は、本実施形態の製造工程を示すフロー図であり、図２から図１０は、各製造工程における半導体ウエハの概略図である。図１１は、半導体ウエハ１の断面図である。

第１工程（ステップＳ１、図２および図３）：図２は半導体基板１を示す図であり、図２（Ａ）が断面図であり図２（Ｂ）が第１主面Ｓ１側の平面図である。図２（Ａ）は、図２（Ｂ）のａ−ａ線断面である。尚、以降の図は説明の便宜上概略を示したものであり、例えば素子形成部と周辺部の面積比や、半導体基板の厚みと面積の比率などは実際の半導体基板（半導体ウエハ）とは異なっている。また、素子形成部のＩＧＢＴの構成は図３に示し、それ以外での詳細な図示は省略する。

図２（Ａ）を参照して、第１主面Ｓ１およびそれに対向する第２主面Ｓ２を有する半導体基板１（半導体ウエハ１）を準備する。半導体基板１は、例えばｎ−型ＦＺ（浮遊帯溶融）結晶基板であり、初期厚みＤ０（例えば５００μｍ〜６２５μｍ）を有する。

半導体基板１の第１主面Ｓ１側および第２主面Ｓ２側にはそれぞれ、端部からの割れを防止するための面取り部Ｔ１、Ｔ２、Ｔ３、Ｔ４が設けられる。

図２（Ｂ）を参照して、半導体基板１は、素子形成部Ｅとなる領域と、素子形成部Ｅの外側を囲み周辺部Ｐとなる領域を有する。素子形成部Ｅには、後の工程において、一点鎖線で示したように複数のＩＧＢＴの半導体チップが配列する。また後に詳述するが、周辺部Ｐには第１周辺部Ｐ１と第２周辺部Ｐ２が形成される。

図３は、ＩＧＢＴの半導体チップ２０を説明するための図であり、図３（Ａ）がチップ２０部分の断面図であり、図３（Ｂ）がチップ２０が形成された後の第１主面Ｓ１側の半導体基板１の平面図である。

図３（Ａ）を参照して、半導体基板１の第１主面Ｓ１側の素子形成部Ｅに、所望の不純物を拡散するなどしてＩＧＢＴの半導体チップ２０を形成する。

すなわち、半導体基板１の第１主面Ｓ１に、ｐ型不純物を注入及び拡散し、チャネル領域２を形成する。半導体基板１はＩＧＢＴのコレクタ領域（ドリフト層）の一部となる。その後、チャネル領域２を貫通するトレンチ３を形成し、トレンチ３内壁を絶縁膜４で被覆する。トレンチ３内にポリシリコン層などの導電材料を埋設してゲート電極５を形成し、トレンチ３に隣接したチャネル領域２表面に選択的にｎ＋型不純物を注入および拡散し、エミッタ領域６を形成する。またｐ＋型不純物を注入及び拡散してボディ領域７を形成する。更にＩＧＢＴの外周に耐圧を確保するためのガードリング８を形成する。また、ガードリング８の外側からチップ端部までの半導体基板１表面には高濃度のｎ型不純物領域であるアニュラー９を形成する。第１主面Ｓ１上を絶縁膜４で覆い、絶縁膜４にコンタクトホールＣＨを形成する。更に金属層をパターンニングして第１主面Ｓ１側にエミッタ電極１１を形成する。エミッタ電極１１は、コンタクトホールＣＨを介してエミッタ領域６とコンタクトする。これにより、複数のＩＧＢＴの半導体チップ２０が形成される。更に第１主面Ｓ１にはパッシベーション膜１３が設けられる。

図３（Ｂ）を参照し、複数のＩＧＢＴのチップ２０はダイシングライン３０に沿って配列する。ダイシングライン３０は、例えば半導体ウエハ１のオリエンテーションフラットＯＦに対して水平垂直方向に設けられる。本実施形態では、半導体チップの形成領域と、半導体チップのダイシングに必要な領域であって半導体チップが形成されない領域を含む略円形（ここでは太破線で示す）の内側を素子形成部Ｅとし、その外側から半導体基板１端部までを周辺部Ｐ（第１周辺部Ｐ１、第２周辺部Ｐ２）とする。なお、図３において第２主面Ｓ２側はまだ平坦である。

第２工程（ステップＳ２、図４）：図４は半導体基板１を示す図であり、図４（Ａ）が断面図であり図４（Ｂ）が第１主面Ｓ１側の平面図である。尚図４（Ａ）は図４（Ｂ）のｂ−ｂ線断面である。

第１主面Ｓ１側に保護テープ４０を貼り付け、素子形成部Ｅおよび、素子形成部Ｅの外周でこれと隣接する第１周辺部の形成領域Ｐ１’の半導体基板１を第２主面Ｓ２側から第１の厚みＤ１まで研削（バックグラインド）を行い、新たな第３主面Ｓ３を露出させる（図４（Ａ））。

これにより、素子形成部Ｅおよび、第１周辺部の形成領域Ｐ１’のみが薄化され、第１周辺部の形成領域Ｐ１’の外周に、第１主面から第２主面までの厚み（初期厚みＤ０）を維持する初期周辺部Ｐ２’が残存する。

素子形成部Ｅの第１主面Ｓ１から研削後の第３主面Ｓ３までの厚み（第１の厚みＤ１）は、例えば９５μｍ程度である。また、初期周辺部Ｐ２’の幅Ｗ２は、例えば２ｍｍ〜３ｍｍ程度である。

研削装置として例えば、ウエハを粗仕上げ研削する第１軸砥石と、ウエハを精密仕上げ研削する第２軸砥石とを有する研削装置を採用する場合、第１軸砥石により第１の研削を行う。

第３工程（ステップＳ３、図５、図６）：図５は半導体基板１を示す図であり、図５（Ａ）が断面図であり図５（Ｂ）が第１主面Ｓ１側の平面図であり、図５（Ｃ）は、周辺部Ｐ付近の拡大図である。図５（Ａ）は図５（Ｂ）のｂ−ｂ線断面である。また図６は半導体基板１の断面図である。

素子形成部Ｅのみ、第３主面Ｓ３側から第２の厚みＤ２まで研削を行い、新たな第４主面Ｓ４を露出させる。この研削面は、第２工程の研削の研削面より内側の領域である。

これにより、第２の厚みＤ２の素子形成部Ｅが形成される。同時に、素子形成部Ｅの外周かつ初期周辺部Ｐ２’の内周に、第１の厚みＤ１を維持する第１周辺部Ｐ１が形成される。第２主面Ｓ２、第３主面Ｓ３および第４主面Ｓ４は、半導体ウエハ１の外形に対して、同心円状に加工される。

図５（Ｃ）を参照して、第２の厚みＤ２は例えば９０μｍである。すなわち第１周辺部Ｐ１は素子形成部Ｅより厚く、その段差ｄ１は例えば５μｍである。第１周辺部Ｐ１の幅Ｗ１は例えば５０μｍ〜１００μｍである。第１周辺部Ｐ１の第１主面Ｓ１は素子形成部Ｅの第１主面Ｓ１と同一面上にある。

例えば、上記の第１軸砥石と第２軸砥石とを有する研削装置で研削する場合、第２軸砥石により研削する。

図６を参照して、保護テープを剥離し、第４主面Ｓ４側からｐ型イオン（例えばボロン（Ｂ））を注入する。その後アニール処理を行い、コレクタ領域の一部を構成するｐ型半導体層１０を形成する。ｐ型半導体層１０の厚みは例えば１μｍ程度である。

このように素子形成部Ｅを９０μｍまで薄化することで、ｎ型のドリフト層はその厚みが８０μｍ程度となり抵抗を低減できる。従って、例えば６００Ｖ程度の耐圧のＩＧＢＴ（例えばトレンチ３の深さが５μｍ程度）として、良好な特性が得られる。

第４工程（ステップＳ４、図７）： 図７を参照して、第１主面Ｓ１に対向する半導体ウエハ１の裏面側に金属層１５を形成する。詳細には、ウェットエッチング（スピンエッチング）によりダメージ層を取り除いた後、例えば金属蒸着などにより、初期周辺部Ｐ２’の第２主面Ｓ２、第１周辺部Ｐ１の第３主面Ｓ３および素子形成部Ｅの第４主面Ｓ４を連続して被覆する金属層１５を形成する。

金属層１５は、ここでは裏面電極（コレクタ電極）となる多層金属層（例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ）であり、その総厚みは例えば１μｍである。

金属層１５は、初期周辺部Ｐ２’の第２主面Ｓ２と、初期周辺部Ｐ２’の内周側面Ｓｄ２および、第１周辺部Ｐ１の内周側壁Ｓｄ１にも形成される（図７参照）。

本工程までにおいて、薄化するのは素子形成部Ｅとその周囲の第１周辺部Ｐ１のみであり、初期周辺部Ｐ２’は初期の半導体基板１の厚み（初期厚みＤ０）を維持する。従って素子形成部Ｅを薄化した後のｐ型半導体層１０を形成するためのイオン注入やアニール処理の工程、又は本工程の裏面の金属層１５の形成などにおいて搬送時の半導体ウエハ１の割れや反りを防止できる。

第５工程（ステップＳ５、図８）： 図８は、半導体ウエハ１の断面図である。

本工程では、初期周辺部Ｐ２’のみを第２主面Ｓ２側から研削する。研削装置として例えば、第１軸砥石と、第２軸砥石とを有する研削装置を採用する場合、第１軸砥石により研削を行う。

まず、初期周辺部Ｐ２’の第２主面Ｓ２上に形成された金属層１５を砥石で研削し、引き続き、露出した初期周辺部Ｐ２’（シリコン基板）を研削により除去する。研削は、第１主面Ｓ１に対して水平方向に砥石Ｇを配置し、移動させて行う（図８（Ａ））。

初期周辺部Ｐ２’は、第１周辺部Ｐ１の第３主面Ｓ３の金属層１５表面に達しない第３の第３の厚みＤ３まで研削する。これにより、第１周辺部Ｐ１の外側を囲み、第１周辺部Ｐ１より厚い第２周辺部Ｐ２が形成される。

第２周辺部Ｐ２の第１主面Ｓ１は素子形成部Ｅの第１主面Ｓ１と同一面であり、これと対向する新たな第５主面Ｓ５には半導体基板１が露出する。第１主面Ｓ１から第５主面Ｓ５までの第３の厚みＤ３は、例えば１００μｍである。（図８（Ｂ））。

図８（Ｃ）は、周辺部Ｐ付近の拡大断面図である。

第１周辺部Ｐ１の第３主面Ｓ３と、第２周辺部Ｐ２の第５主面Ｓ５の段差ｄ２は約５μｍである。第２周辺部の幅Ｗ２は、２ｍｍ〜３ｍｍ程度である。

このように、（金属層１５の厚みを除いた）半導体ウエハ１の裏面の形状として、素子形成部Ｅの第４主面Ｓ４と第１周辺部Ｐ１の第３主面Ｓ３、および第１周辺部Ｐ１の第３主面Ｓ３と第２周辺部Ｐ２の第５主面Ｓ５間にそれぞれ約５μｍの段差ｄ１、ｄ２が形成される。そして、第１周辺部Ｐ１の幅Ｗ１が５０μｍ〜１００μｍ、第２周辺部の幅Ｗ２は、２ｍｍ〜３ｍｍ程度である。

つまり、本実施形態によれば、素子形成部Ｅから第１周辺部Ｐ１および第２周辺部Ｐ２にかけて、緩やかな段差ｄ１、ｄ２が形成され、段階的に半導体ウエハ１の厚みが厚くなる。これにより後の工程でダイシングテープの接着性を向上させることができる。

ここで「段差が緩やか」であるとは、第３主面Ｓ３と第４主面Ｓ４の段差ｄ１と、第１周辺部Ｐ１の幅Ｗ１の比が１:１０以上であり、第３主面Ｓ３と第５主面Ｓ５の段差ｄ２と、第２周辺部Ｐ２の幅Ｗ２の比も１：１０以上であることをいう。

また、第４主面Ｓ４と、第５主面Ｓ５の段差（最大段差）ｄｍ１は約１０μｍである。また、素子形成部Ｅ裏面の金属層１５表面と第５主面Ｓ５の段差ｄｍ２は、約９μｍである。本実施形態では、素子形成部Ｅと第１周辺部Ｐ１の裏面に形成された金属層１５には達しない第３の厚みＤ３を維持して初期周辺部Ｐ２’の研削を終了し、第２周辺部Ｐ２を形成する。このとき研削後の第２周辺部Ｐ２の第５主面Ｓ５と、素子形成部Ｅの第４主面Ｓ４の最大段差ｄｍ１を、ここでは１０μｍ程度確保することで、素子形成部Ｅ裏面の金属層１５の破損防止に効果的である。

本工程終了後の半導体ウエハ１は、第１主面Ｓ１側の端部に、初期の半導体基板１０の面取り部Ｔ１、Ｔ２が残存する。すなわち、半導体ウエハ１の端部からの割れ等の発生を抑制することができる。

尚面取り部Ｔ１、Ｔ２は、初期の（第１の厚みＤ１の）半導体ウエハを準備する際、初期周辺部の研削量に応じて面取り量を適宜選択する。具体的には、初期周辺部を研削後でも、面取り部Ｔ１、Ｔ２および周辺部Ｐの外周側面Ｓｄ３が残存するような面取り量を選択する。

第６工程（ステップＳ６、図９）：図９（Ａ）は半導体ウエハ１の全体の断面図を示し、図９（Ｂ）は周辺部Ｐ（第１周辺部Ｐ１および第２周辺部Ｐ２）部分の拡大図を示す。また、図９（Ｃ）は、本実施形態と比較するための周辺部の他の形状を示す拡大図である。

半導体ウエハ１の裏面（第３主面Ｓ３、第４主面Ｓ４、第５主面Ｓ５）側に、ダイシングテープ４２を貼り付ける。このとき、既述の如く素子形成部Ｅと第１周辺部Ｐ１及び第２周辺部Ｐ２に緩やかな段差ｄ１、ｄ２が形成されているため、ダイシングテープ４２の接着性を向上させることができる。

具体的に図９（Ｂ）（Ｃ）を参照して説明する。図９（Ｃ）は、初期周辺部Ｐ２’研削後に周辺部Ｐが平坦に形成された半導体ウエハ１’を示す。

既述の如く本実施形態では、素子形成部Ｅ（裏面）と、研削後の第２周辺部Ｐ２（裏面）の最大段差ｄｍ１を１０μｍ程度確保する必要がある。

そこで図９（Ｃ）においても、素子形成部Ｅと周辺部Ｐの最大段差ｄｍ１を本実施形態と同等の１０μｍ程度とし、周辺部Ｐは平坦な（緩やかな段差を設けない）場合を示した。

特許文献１の図３２の如く周辺部が厚い場合はもちろんのこと、素子形成部Ｅ（裏面）と周辺部Ｐ（裏面）の段差が１０μｍ程度であっても、ダイシングテープ４２を接着した場合、図９（Ｃ）の破線丸印のごとく最大段差ｄｍ１部分に空孔Ａが生じる。これにより、部分的に粘着力が弱まり、ダイシング時にその部分のチップとびが発生したり、ダイシング歯が破損するなどの問題がある。

本実施形態では、素子形成部Ｅ、第１周辺部Ｐ１、第２周辺部Ｐ２でそれぞれ緩やかな２段の段差（段差と幅の比が１：１０以上）ができるので、ダイシングテープ４２の接着性が向上し、チップとびやダイシング歯の破損を防止できる（図９（Ｂ））。

ここで、ダイシングテープ４２の接着性のみを考慮した場合、最大段差ｄｍ１が１０μｍより小さければ（たとえば５μｍにすれば）、接着性は向上できる。つまり周辺部Ｐは図９（Ｃ）の如く平坦でもよい。

しかし、本実施形態の如く周辺部Ｐ（第１周辺部Ｐ１と第２周辺部Ｐ２の間）にも段差ｄ２を設けることにより、第２周辺部Ｐ２と素子形成部Ｅの最大段差ｄｍ１は例えば１０μｍを維持できる。

最大段差ｄｍ１がこれより少ないと、初期周辺部Ｐ２’の研削時に発生するシリコン屑や、砥石の破砕片によって裏面電極となる素子形成部Ｅの金属層１５表面に傷が発生する。これを抑制するには、素子形成部Ｅ裏面の金属層１５表面と、研削後の第５主面Ｓ５との段差ｄｍ２を、８μｍ以上確保することが望ましい。

本実施形態の金属層１５は１μｍ程度であるので、最大段差ｄｍ１を９μｍ以上（例えば１０μｍ程度）確保することで、初期周辺部Ｐ２’の半導体ウエハ１の水平方向の研削時において素子形成部Ｅ裏面の金属層１５の傷の発生を抑制できる。

第１周辺部Ｐ１と第２周辺部Ｐ２の段差ｄ２は５μｍ程度と小さいために、万一初期周辺部Ｐ２’の研削工程において第１周辺部Ｐ１裏面の金属層１５に傷がつくことがあっても、素子形成部Ｅの裏面に傷が及ぶことは回避でき、第１周辺部Ｐ１は後に取り除かれる領域であるので、金属層１５が破損していても問題はない。

そして、周辺部における各段差（ｄ１およびｄ２）が５μｍ程度であるので、半導体ウエハの主面がほぼ平坦な場合に採用する、既存の（一般的な）ダイシングテープを貼る装置であっても段差ｄ１、ｄ２部分にもダイシングテープ４２を密着させることができる（図９（Ａ）（Ｂ））。

その後、図９（Ａ）の如く素子形成部Ｅをダイシングライン３０に沿ってダイシングし、ＩＧＢＴの半導体チップ２０を個々に分割する。このダイシングは、半導体ウエハ１の第１主面Ｓ１に対して垂直にブレードＢを配置して切断する既知の方法である。

このとき、周辺部Ｐは、素子形成部Ｅと最大でも１０μｍ程度の段差であり、この程度の段差であれば、既存のダイシング装置を利用できる。従って、オリエンテーションフラットＯＦに対して水平方向および垂直方向のダイシングによってチップを分割すると同時に、周辺部Ｐを切り落とすことができる。

つまり、予め厚い周辺部をほぼ円形に取り除く工程は不要であり、新たな装置の導入や、既存のダイシング装置のステージの改造も不要である。

以上、周辺部Ｐに第１周辺部Ｐ１と第２周辺部Ｐ２が形成され、半導体ウエハ１の裏面に（素子形成部Ｅから半導体ウエハ１の端部までの間に）２つの段が形成される場合を例に説明したが、周辺部Ｐに２つ以上の段が形成されてもよい。

図１０は、周辺部Ｐに３つの段が形成される場合を示す。

第２工程（図４）で第１の厚みＤ１まで研削して第３主面Ｓ３を露出させた後、第１周辺部Ｐ１となる第３主面Ｓ３の外周部分を残して、その内側の素子形成部Ｅを含む領域を研削する。研削は、第１の厚みＤ１より薄く、素子形成部Ｅの第２の厚みＤ２より厚い第４の厚みＤ４が残るように行う。また、この研削により露出する主面が半導体ウエハ１の外形に対して同心円状になるよう、加工する。（図１０（Ａ））。

これに引き続き、第３工程（図５参照）において、素子形成部Ｅのみ、第２の厚みＤ２まで研削する。これにより、第１周辺部Ｐ１の内周かつ素子形成部Ｅの外周に、第１周辺部Ｐ１より薄く素子形成部Ｅより厚い第４の厚みＤ４を有する第３の周辺部Ｐ３（段差ｄ３）を形成する（図１０（Ｂ））。

その後、第４工程で裏面に金属層１５を形成し、第５工程で初期周辺部Ｐ２’のみを第２主面Ｓ２側から研削して、図１０（Ｃ）（Ｄ）の構造を得る。周辺部Ｐにおいては３つの段（各段差ｄ１、ｄ２、ｄ３）が形成される。

この場合、各段差ｄ１、ｄ２、ｄ３は例えば３μｍであり、それぞれの幅Ｗ１は例えば５０μｍ〜１００μｍ、幅Ｗ２は例えば２ｍｍ〜３ｍｍ、幅Ｗ３は例えば５０μｍ〜１００μｍである。第３周辺部Ｐ３も、段差ｄ３と幅Ｗ３の比が１：１０以上とする。

また図１０（Ｂ）以降の研削を繰り返し、第２の周辺部Ｐ２と素子形成部Ｅの間に、４つ以上の段を形成してもよい。

本実施形態では、素子形成部Ｅより厚い周辺部Ｐに複数の段を形成する。これにより、第２周辺部Ｐ２の第５主面Ｓ５と、素子形成部Ｅの第４主面Ｓ４間に、初期周辺部Ｐ２’の研削時に素子形成部Ｅの裏面の金属層１５の破損を抑えることが可能な距離を確保できる。加えて、周辺部Ｐでの空孔Ａの発生を抑え、ダイシングテープの密着性を向上させることができる。

つまりそれぞれの段差（ｄ１、ｄ２、ｄ３・・）は、ダイシングテープが良好に密着する限界までの段差であり、例えば６μｍ以下とする。各段差は同等とするが、６μｍ以下であれば、例えば段差ｄ１が３μｍ、段差ｄ２が６μｍなどであってもよい。

そして、最大段差ｄｍ１は、初期周辺部Ｐ２’の研削時に素子形成部Ｅの裏面の金属層１５の破損を抑えることが可能な厚みとし、例えば素子形成部Ｅの金属層１５が１μｍの場合、９μｍ以上（金属層１５表面からの段差ｄｍ２は８μｍ以上）とする。

ここで、最大段差ｄｍ１は厚いほど金属層１５の破損を抑制するのに効果的であり、周辺部Ｐに例えば段差ｄ１、ｄ２、ｄ３・・・が５μｍ程度の段を４つあるいはそれ以上設けることでダイシングテープの密着性も良好となる。

しかし、それぞれの段の幅（Ｗ１、Ｗ２、Ｗ３・・・）を確保する必要があることから、最大段差ｄｍ１が大きすぎると、段数および周辺部Ｐの幅が増え、素子形成部Ｅの面積が小さくなってしまう。

したがって、最大段差ｄｍ１は１１μｍ程度あれば十分とし、本実施形態では９μｍ〜１１μｍ（金属層１５表面から第５主面までの段差ｄｍ２が８μｍ〜１０μｍ）程度とする。尚、金属層１５が厚い場合には、段差ｄｍ２が８μｍ〜１０μｍとなるように、最大段差ｄｍ１を設ける。

図１１を参照して、ダイシング前の本実施形態の半導体ウエハ１について改めて説明する。半導体ウエハ１第１主面Ｓ１とこれに対向し、それぞれ高さの異なる第３主面Ｓ３、第４主面Ｓ４、第５主面Ｓ５を有する。

半導体ウエハ１は中央部分に素子形成部Ｅが形成される、その外側を囲んで周辺部Ｐが形成される。

素子形成部Ｅの第１主面Ｓ１には複数の半導体チップ２０が配列する。第１主面Ｓ１の対向面となる半導体ウエハ１の裏面は、段状に形成される。素子形成部Ｅが最も薄く（第２の厚みＤ２）、周辺部Ｐがそれより厚い。周辺部Ｐは、半導体ウエハ１の製造工程中における強度を確保するため、素子形成部Ｅより厚く設けられ、第１周辺部Ｐ１と第２周辺部Ｐ２を有する。

段差ｄ１、ｄ２はそれぞれ、ダイシングテープの接着性が劣化しない限界までの段差であり、６μｍ未満（例えば５μｍ）である。

最大段差ｄｍ１は、初期周辺部Ｐ２’の研削時に素子形成部Ｅの裏面の金属層１５が破損しないように金属層１５表面からの距離を確保した、第５主面Ｓ５と第４主面Ｓ４間の距離である。

第１周辺部Ｐ１（第１の厚みＤ１）の外周に第２周辺部Ｐ２（第３の厚みＤ３）が設けられ、第２周辺部Ｐ２は第１周辺部Ｐ１より厚い。素子形成部Ｅと第１周辺部Ｐ１、第２周辺部Ｐ２は外周に向かうほど厚みが厚くなり、これによって半導体ウエハ１の裏面が階段状となる。

素子形成部Ｅと第１周辺部Ｐ１の裏面は、連続して金属層１５で被覆される。第２周辺部Ｐ２の裏面（第５主面Ｓ５）は金属層１５で覆われず半導体基板が露出する。第１周辺部Ｐ１の内周側壁Ｓｄ１と第２周辺部の内周側壁Ｓｄ２は、金属層１５で覆われる。

第１周辺部Ｐ１と素子形成部Ｅの段差ｄ１と、第１周辺部Ｐ１の幅Ｗ１の比は、１：１０以上である。第１周辺部Ｐ１と素子形成部Ｅの段差ｄ１と、第１周辺部Ｐ１と第２周辺部Ｐ２の段差ｄ２は同等であり、段差ｄ２と、第２周辺部Ｐ２の幅Ｗ２の比も、１：１０以上である。素子形成部Ｅの厚みＤ２は、１００μｍ以下（例えば９０μｍ）である。

更に、第２周辺部Ｐ２の端部の第１主面Ｓ１側には面取り部Ｔ１、Ｔ２が設けられる。これにより、図１１に示す半導体ウエハ１の状態で搬送等する場合であっても端部からの割れや欠け等を防止することができる。

既述の如く、第１周辺部Ｐ１と第２周辺部Ｐ２の間に階段状に少なくとも１つの他の周辺部（例えば第３周辺部Ｐ３、第４周辺部・・）が設けられてもよい。

以上、素子形成部ＥにＩＧＢＴのチップが形成される場合を例に説明したが、素子形成部Ｅのチップはこれに限らない。例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やバイポーラトランジスタなどであっても同様に実施でき、同様の効果が得られる。

１ 半導体基板（半導体ウエハ）
２ チャネル領域
３ トレンチ
４ 絶縁膜
５ ゲート電極
６ エミッタ領域
８ ガードリング
１０ ｐ型半導体層
１１ エミッタ電極
１３ パッシベーション膜
１５ 金属層
２０ 半導体チップ
３０ ダイシングライン
５０ 遮蔽板
Ｄ１ 第１の厚み
Ｄ２ 第２の厚み
Ｄ３ 第３の厚み
ＣＨ コンタクトホール
Ｅ 素子形成部
Ｐ２’ 初期周辺部
Ｐ 周辺部
Ｐ１ 第１周辺部
Ｐ２ 第２周辺部
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 面取り部
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｓ３ 第３主面
Ｓ４ 第４主面
Ｓ５ 第５主面
ｄｍ１ 最大段差
ｄ１、ｄ２ 段差

Claims (13)

1. 素子形成部と、該素子形成部の外側を囲む周辺部とを有する半導体基板を個々に分割する半導体装置の製造方法であって、
   第１主面およびそれに対向する第２主面を有する半導体基板を準備し、前記素子形成部の第１主面側にダイシングラインに沿って配列する半導体チップを形成する工程と、
   前記素子形成部を含む領域を前記第２主面側から第１の厚みまで研削して第３主面を露出させ、前記素子形成部を含む領域の外周に前記第１主面から前記第２主面までの厚みを維持する初期周辺部を残存させる工程と、
   前記素子形成部を前記第３主面側から少なくとも１回研削して第４主面を露出させ、前記第１の厚みより薄い前記素子形成部と該素子形成部との外周かつ前記初期周辺部の内周で前記第１の厚みを維持する第１周辺部を形成する工程と、
   前記第２主面、前記第３主面及び前記第４主面を連続して被覆する金属層を形成する工程と、
   前記初期周辺部を前記第２主面側から前記第１の厚みより厚い第３の厚みまで研削して第５主面を露出させ、第２周辺部を形成する工程と、
   前記第３主面、前記第４主面及び前記第５主面を被覆するダイシングテープを貼り付け、前記ダイシングラインに沿ってダイシングし前記半導体チップを個々に分割することを特徴とする半導体装置の製造方法。
2. 前記素子形成部から前記第２周辺部まで複数の段が形成され、該段の段差と幅の比は１：１０以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記素子形成部から前記第２周辺部まで複数の段が形成され、該段の段差は同等であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第４主面から前記第５主面までの距離は、前記金属層の厚みより大きいことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
5. 前記第２の厚みは、１００μｍ以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第３主面を露出させる工程と前記第４主面を露出させる工程の間に、追加の研削を行い、前記第１周辺部の内周かつ前記素子形成部の外周に、前記第１周辺部より薄く前記素子形成部より厚い他の周辺部を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 一の主面と他の主面を有する半導体基板に素子形成部と、該素子形成部の外側を囲む周辺部とが設けられた半導体装置であって、
   前記一の主面側は、前記素子形成部に複数の半導体チップが配列し、
   前記周辺部は前記素子形成部より厚い第１周辺部と該第１周辺部より厚い第２周辺部を有して前記他の主面側に複数の段が設けられ、
   該第２周辺部の他の主面側は前記半導体基板が露出し、
   前記第１周辺部の他の主面側と前記素子形成部の他の主面側は連続して金属層で被覆されることを特徴とする半導体ウエハ。
8. 前記段の段差と幅の比は、それぞれ１：１０以上であることを特徴とする請求項７に記載の半導体ウエハ。
9. 前記段の段差はそれぞれ同等であることを特徴とする請求項８に記載の半導体ウエハ。
10. 前記素子形成部の他の主面から前記第２周辺部の他の主面までの距離は、前記金属層の厚みより大きいことを特徴とする請求項８または請求項９に記載の半導体ウエハ。
11. 前記第２周辺部の内周側壁および前記第１周辺部の内周側壁は前記金属層で被覆されることを特徴とする請求項１０に記載の半導体ウエハ。
12. 前記素子形成部の厚みは、１００μｍ以下であることを特徴とする請求項１１に記載の半導体ウエハ。
13. 前記第１周辺部の外周かつ前記第２周辺部の内周に、前記第１周辺部より厚く前記第２周辺部より薄い他の周辺部を設けることを特徴とする請求項１２に記載の半導体ウエハ。

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