JP2013115404A

JP2013115404A - 半導体装置の製造方法

Info

Publication number: JP2013115404A
Application number: JP2011263320A
Authority: JP
Inventors: Kenichi Iguchi; 研一井口
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2011-12-01
Filing date: 2011-12-01
Publication date: 2013-06-10
Anticipated expiration: 2031-12-01
Also published as: JP6028325B2

Abstract

【課題】表面側保護膜が裏面側フォトレジストの剥離液に対する耐性を備えていなくても、表面側に保護膜を形成し裏面側Ｓｉ基板にパターンエッチングして溝を形成した後、裏面側のフォトレジストだけを剥離することができるプロセス工程を有する半導体装置の製造方法の提供。
【解決手段】半導体基板１の表面側に半導体機能領域２０を形成し、裏面側を研削して半導体基板１を所要の厚さに減じた後、表面側に保護膜２４を塗布し、裏面側にフォトレジスト２５を用いて所要の開口パターンを形成し、該パターン開口部から半導体基板１をエッチングして裏面に溝１６を形成し、その後、裏面側のフォトレジスト２５を研磨により除去し、裏面側半導体機能層を形成する半導体装置の製造方法とする。
【選択図】図１

Description

本発明は、半導体基板の両面に選択パターン加工工程を必要とする半導体装置の製造方法に関する。

従来、電力用半導体素子の一つであるＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）に準じる高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタ（実質的にはダイオード）の低オン電圧特性を有するパワーデバイスである。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。

また、ＩＧＢＴデバイスではＩＧＢＴの逆方向特性を使用可能にした逆阻止ＩＧＢＴ、通常並列に接続するダイオードを素子内に内蔵した逆導通ＩＧＢＴ等の応用デバイスも開発されている。これらの逆阻止ＩＧＢＴ、逆導通ＩＧＢＴ等のデバイスは、フォトリソグラフィやエッチング等により半導体基板表面または裏面に形成された平面パターン或いは溝などの凹部を有する表面構造とすることで、従来の製造方法上の難点を解消し実用的な量産的製造方法とすることができる。そのような逆阻止ＩＧＢＴとして、例えば、以下のような特有の逆阻止耐圧構造を形成するための製造方法が提案されている。

すなわち、逆阻止ＩＧＢＴは、逆阻止耐圧を有効な特性にするためにＭＯＳゲート構造およびエミッタ電極が形成される半導体基板の表面側から、これらの半導体機能領域を取り囲むように形成されるｐ型分離拡散層を必要とする。そのようなｐ型分離拡散層は深い不純物拡散層としなければならないので、その層形成は通常容易とは言えない。そこで、ｐ型コレクタ層が形成された裏面側から、表面側に浅く形成したｐ型分離拡散層へ対向する裏面側の位置に溝エッチング用の開口部を形成するパターニングを行う。この裏面側の開口部からエッチングし、前記ｐ型分離拡散層の先端に到達する深さの溝を形成する。この溝内を含む裏面側全面にｐ型領域を形成してｐ型コレクタ層とし、このｐ型コレクタ層とｐ型分離拡散層とを繋げ接続することにより、有効な逆阻止耐圧を有する製造方法とする。このような逆阻止ＩＧＢＴの製造方法とすることで、通常、形成するために高温・長時間を要し特性劣化の原因となり易いｐ型分離拡散層の深さを浅くしてｐ型分離拡散層の形成時間の大幅な短縮を可能にし、特性劣化を抑制することができる。

以上説明した逆阻止ＩＧＢＴの製造方法の一つとして、前述の半導体基板の裏面側に溝エッチング用の開口部を形成するパターニングの際に、表面側をフォトレジストで保護しておくプロセス工程を必要とする。その理由は表面側に形成されるＭＯＳゲート構造が裏面側にエッチング溝を形成する工程でダメージを受けて特性が劣化するのを防ぐためである。続いて裏面側にフォトレジストパターンを形成し、基板裏面側からエッチングすることでｐ型分離拡散層の先端に到達する深さの溝を形成する。その後、裏面側フォトレジストを剥離して除去し、ｐ型コレクタ層の形成のためのイオン注入、アニールおよびコレクタ電極形成等の裏面構造の形成を行うことで、逆阻止ＩＧＢＴデバイスを形成することができる（特許文献１）。

特開２００１−１８５７２７号公報

本発明によれば、表面側保護膜が裏面側フォトレジストの剥離液に対する耐性を備えていなくても、表面側に保護膜を形成し裏面側Ｓｉ基板をパターンエッチングした後、裏面側のフォトレジストだけを剥離することができるプロセス工程を有する半導体装置の製造方法を提供することができる。

しかしながら、前述の逆阻止ＩＧＢＴの製造方法では、裏面側のエッチング溝を形成し、裏面側フォトレジスト剥離の後、ｐ型コレクタ層とｐ型コレクタ電極の形成に際して、表面側の半導体機能領域へのダメージを避けるには、表面側のフォトレジストを残し、裏面側フォトレジストだけを剥離しなければならない。しかし、実際には、この工程が容易であるとは簡単に言えない点が問題である。すなわち、従来の製造方法のプロセスフローである図３の（ｆ）に示すように、裏面側フォトレジストを剥離しようとしてフォトレジストの剥離液に半導体基板を浸漬すると、表面と裏面とでフォトレジストを変えるなどしても、裏面側のレジストだけでなく、表面側のフォトレジストも一部剥離する現象がおき易くなる。しかも、裏面側フォトレジストの剥離に使用される薬液によって、表面側フォトレジストがダメージを受けないだけでなく、フォトレジスト剥離後の裏面側のＳｉ基板面も影響を受けない材料とする必要がある。尚、図示しないが裏面側フォトレジストの剥離をドライプロセスで行う場合も、表面へのガスの回り込みが生じるため、表面側のフォトレジストには同様の要求がなされる。その結果、表面のフォトレジスト材料、場合によっては裏面側のフォトレジスト材料またはその剥離材料は大きく限られ、高価で特殊な材料を用いなければならないことが問題となる。この問題は表面側にデバイス構造を有し、裏面側のＳｉ基板の表面形状をパターン加工する必要のある他の半導体装置を製造する際にも共通の課題となる。

本発明は、以上説明した点を考慮してなされたものであり、本発明の目的は、表面側保護膜が裏面側フォトレジストの剥離液に対する耐性を備えていなくても、表面側に保護膜を形成し裏面側Ｓｉ基板にパターンエッチングして溝を形成した後、裏面側のフォトレジストだけを剥離することができるプロセス工程を有する半導体装置の製造方法を提供することである。

本発明は、前述の課題を解消して発明の目的を達成するために、半導体基板の表面側に半導体機能領域を形成し、裏面側を研削して半導体基板を所要の厚さに減じた後、表面側に保護膜を塗布し、裏面側にフォトレジストを用いて所要の開口パターンを形成し、該パターン開口部から半導体基板をエッチングして裏面に溝を形成し、その後、裏面側のフォトレジストを研磨により除去し、裏面側半導体機能層を形成する半導体装置の製造方法とする。前記裏面側のフォトレジストを研磨により除去する工程が化学的機械的研磨装置を用いる研磨であることが好ましい。前記化学的機械的研磨装置を用い裏面側フォトレジストを研磨して除去する際の前記フォトレジストの研磨速度が、半導体基板の研磨速度の１０倍乃至１００倍であることが望ましい。また、前記半導体装置が、前記表面側の半導体機能領域がｐ型分離拡散領域、ＭＯＳゲート構造およびエミッタ電極を有し、前記裏面側の半導体機能領域が前記溝内の表層に形成されるｐ型領域と該ｐ型領域に接続されるｐ型コレクタ層と該ｐ型コレクタ層に面接触するコレクタ電極を有し、前記ｐ型分離拡散領域と前記コレクタ層とが前記ｐ型領域を介して接続される構造を備える逆阻止ＩＧＢＴであることがより好ましい。さらに前記パターン開口部から半導体基板をエッチングして裏面に溝を形成する工程における溝の深さが前記ｐ型分離拡散領域の先端に到達する深さであることが好適である。

一般的な逆阻止ＩＧＢＴの端部断面図である。本発明の半導体装置の製造方法にかかるプロセスフローを示す半導体基板の断面図であり、（ａ）表面側半導体機能領域の形成工程、（ｂ）表面保護フォトレジスト塗布工程、（ｃ）裏面研削工程、（ｄ）裏面側フォトリソグラフィ工程、（ｅ）裏面側溝エッチング工程、（ｆ）裏面側のＣＭＰによるフォトレジスト除去工程、（ｇ）裏面フォトレジスト除去後の状態を示す断面図、（ｈ）裏面側の半導体機能領域の形成工程、（ｉ）表面側保護フォトレジスト剥離工程である。従来の半導体装置の製造方法にかかるプロセスフローを示す半導体基板の断面図であり、（ａ）〜（ｅ）は図２と同じ、（ｆ）裏面側フォトレジスト剥離工程、（ｇ）裏面フォトレジスト剥離後の状態を示す断面図である。ＣＭＰによる研磨速度比（フォトレジスト研磨速度／Ｓｉ基板研磨速度）と不良発生率との関係図である。フォトレジスト研磨速度がＳｉ基板研磨速度より非常に遅い場合の形状不良を示すＳｉ基板の断面図である。フォトレジスト研磨速度がＳｉ基板研磨速度より非常に速い場合のフォトレジスト残渣状態を示すＳｉ基板の断面図である。

以下、本発明にかかる実施例として逆阻止型ＩＧＢＴの製造方法の発明について、逆阻止ＩＧＢＴの端部断面図を示す図１とともに、図２に示す製造工程のフローチャートに沿って順に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

まず、図２（ａ）に示すように、厚さ５００μｍ以上のＦＺ−ｎ型シリコン（Ｓｉ）半導体基板１（ウエハと記すこともある）の半導体機能領域２０の外周に位置する素子端部２１の表面から、図１の半導体機能領域２０を構成する素子活性部２３と耐圧構造部２２を取り巻くパターンで、深さ６０〜８０μｍ程度のｐ型分離拡散層２を形成する。このｐ型分離拡散層２に囲まれた内側の基板表面に、前述の主電流の流れる素子活性部２３およびこの素子活性部２３を取り巻く耐圧構造部２２が形成される。素子活性部２３には選択的なイオン注入、熱処理、絶縁膜形成およびポリシリコン層の堆積などによってｐ型ベース領域３、ｎ型エミッタ領域４、ゲート絶縁膜６、ゲート電極７からなるＭＯＳゲート構造およびｐ型ベース領域３とｎ型エミッタ領域４の両表面に面接触するエミッタ電極９が形成される。耐圧構造部２２としては、基板表層にｐ型ガードリング１０、耐圧構造部表面を覆うフィールド絶縁膜５、ｐ型ガードリング１０表面と接続されるとともにフィールド絶縁膜５上を耐圧構造部に空乏層が伸びる際に生じる電界集中を緩和するように、リング状にフィールドプレート１１が覆う構造が形成されることにより逆阻止ＩＧＢＴの表面構造の形成が完了する。

続いて、図２（ｂ）に示すように、表面側に形成した逆阻止ＩＧＢＴの表面側半導体機能領域２０を、これ以降の工程で曝されるおそれのある機械的、化学的ダメージから保護するための保護膜２４としてフォトレジストで被覆する。フォトレジストはデバイス構造を十分に被覆できる厚さがあればよく、好ましくは５μｍ〜２０μｍである。フォトレジスト材料としては、後工程で行われるアルカリエッチング工程での耐久性を有する、公知の一般的なフォトレジストでよい。例えば、エポキシ系樹脂を主成分とするフォトレジストである。

次に、図２（ｃ）のように、半導体基板１を所望の厚さに減厚する。この基板の減厚工程では、減厚プロセスの前に、裏面側の研削の際の汚染、ダメージから保護するために、前記フォトレジストの上にさらに保護テープを貼付する。この保護テープは従来の裏面研削の際に用いられた保護テープと同じ物が好ましい。半導体基板１の表面側フォトレジスト面上に保護テープを貼付後、半導体基板１を化学的機械的研磨装置２６（ＣＭＰ）に取り付けて、裏面側を研削して所望の厚さ、例えば、逆阻止耐圧１２００Ｖ級の耐圧クラスならば、厚さ２００μｍになるまで裏面研削する。さらに裏面研削面を、必要に応じて仕上げ研磨あるいは希ふっ酸処理を行い、厚さ１９０μｍにし研削ゴミの除去および研削面の平坦化を行う。図２（ｄ）のように、基板裏面側にアルカリエッチングに耐久性のあるフォトレジスト２５を塗布し、所望のパターンを露光、現像する。図２（ｅ）のように、裏面側に形成したフォトレジストパターンをマスクにして開口部から誘起アルカリエッチング溶液に浸漬して基板の裏面に溝１６を形成する。アルカリエッチングにより形成された溝１６は特有の結晶面を側壁面１５とするＶ字状断面形状となる。さらに、エッチング溝１６の深さを表面側から形成したｐ型分離拡散層２の先端に到達する深さとする。

その後、裏面側のフォトレジスト２５を、化学的機械的研磨装置２６（ＣＭＰ）を用いて研磨し除去する。この際に用いられる研磨用スラリーおよび研磨加工条件として、フォトレジスト２５の研磨速度を、シリコン半導体基板１の研磨速度の１０倍以上とする条件に合うスラリーとすることが望ましい。その理由は、塗布形成したフォトレジスト２５膜に避けられない厚さムラにより、フォトレジスト２５に研磨終了箇所と未終了箇所が発生した場合、フォトレジスト２５とシリコン半導体基板１の研磨速度の差が小さいと、研磨終了箇所の溝近傍表面が研磨スラリーに曝される時間が長くなり、図５に示すような形状だれ２７などが生じて不良となるためである。一方、フォトレジスト２５膜の研磨速度が半導体基板１の研磨速度より所定の範囲を超えて大きくなり過ぎると、図６に示すように、半導体基板１の裏面のうねりや凹凸に対して、基板の高い箇所のみが研磨され、低い位置のフォトレジスト２５が研磨されなくなり、フォトレジスト残渣２８が発生する問題がある。フォトレジスト２５の研磨速度が半導体基板１の研磨速度の１００倍以下の場合には、前述のようなフォトレジスト残渣２８が発生することはなかった。

以上説明したように、半導体基板の裏面側のフォトレジストをＣＭＰによる研磨により除去する際には、フォトレジストとシリコン半導体基板とのＣＭＰによる研磨速度比（フォトレジスト／Ｓｉ半導体基板）を考慮することが重要である。そこで、フォトレジストとシリコン半導体基板とのＣＭＰによる研磨速度比と基板の裏面側の研磨不良との関係を調べたところ、図４に示す関係が得られた。この結果から、フォトレジスト２５の研磨速度は、シリコン半導体基板１の研磨速度の１０倍以上１００倍以下とすることが望ましいことが分かった。

その後、ウエハ（半導体基板１）の裏面側にｐ型コレクタ層１４を、ボロンのイオン注入とアニール処理により形成する。このとき、イオン注入、アニール処理および図示しないコレクタ電極形成は裏面片側のみの処理となるため、表面側はウエハ載置ステージ（台）、取り付け治具等の治具と接触する。その際、表面側に保護膜２４がないと、表面側に形成されている半導体機能領域２０にダメージを受ける。従って、このダメージを回避するためには、表面側保護膜２４としてのフォトレジストは、できるだけこれら裏面構造の形成の後に剥がすことが望ましい。形成したｐ型コレクタ層１４の表面にコレクタ電極としてＡｌ−Ｓｉ膜、Ｔｉ膜、Ｎｉ膜、Ａｕ膜の膜厚で順にスパッタし、半田接合が可能な積層金属膜を形成する。

以上説明した実施例の製造工程によれば、裏面側フォトレジストの剥離は研磨による除去によりなされるので、表面側フォトレジストが裏面側フォトレジストの剥離液に対する耐性を備える必要がなくても、裏面側だけのフォトレジストの除去が確実に行うことができる。例えば、表面側と裏面側のフォトレジスト材料を同じにしても表面側フォトレジストを表面側保護マスクとして裏面側Ｓｉ基板を同じフォトレジストを用いた所要の開口部を有するフォトレジストパターンをマスクにしてアルカリエッチングしてＶ字溝を形成した後、裏面側のフォトレジストだけを剥離（除去）することができる。従って、所要のパターン形成精度とアルカリエッチングの耐久性がありさえすれば、フォトレジスト材料を選ばず使用することができる。その結果、特殊で高価な、フォトレジストまたはフォトレジスト剥離液を用いなくても、ウエハの表面側に形成されているデバイス構造に悪影響を及ぼさないプロセス工程を有する半導体装置を容易に作成することができる。なお、実施例では、逆阻止ＩＧＢＴについて説明してきたが、一般に表面側にデバイス構造、裏面側にパターニングを施す素子においても本発明の半導体装置の製造方法は有効である。

１半導体基板
２ｐ型分離拡散層
３ｐ型ベース領域
４ｎ型エミッタ領域
５フィールド絶縁膜
６ゲート絶縁膜
７ゲート電極
８層間絶縁膜
９エミッタ電極
１０ｐ型ガードリング
１１フィールドプレート
１２ｐ型チャネルストッパー
１４ｐ型コレクタ層
１５側壁面
１６溝
２０半導体機能領域
２１素子端部
２２耐圧構造部
２３素子活性部
２４表面側フォトレジスト
２５裏面側フォトレジスト
２６化学的機械的研磨装置
２７形状だれ
２８フォトレジスト残渣

Claims

半導体基板の表面側に半導体機能領域を形成し、裏面側を研削して半導体基板を所要の厚さに減じた後、表面側に保護膜を塗布する工程、裏面側にフォトレジストを用いて所要の開口パターンを形成する工程、該パターン開口部から半導体基板をエッチングして裏面に溝を形成する工程、裏面側のフォトレジストを研磨により除去する工程、裏面側半導体機能層を形成する工程を有することを特徴とする半導体装置の製造方法。
前記裏面側のフォトレジストを研磨により除去する工程が化学的機械的研磨装置を用いる研磨であることを特徴とする請求項１記載の半導体装置の製造方法。
前記化学的機械的研磨装置を用い裏面側フォトレジストを研磨して除去する際の前記フォトレジストの研磨速度が、半導体基板の研磨速度の１０倍乃至１００倍であることを特徴とする請求項２の半導体装置の製造方法。
前記半導体装置が、前記表面側の半導体機能領域がｐ型分離拡散領域、ＭＯＳゲート構造およびエミッタ電極を有し、前記裏面側の半導体機能領域が前記溝内の表層に形成されるｐ型領域と該ｐ型領域に接続されるｐ型コレクタ層と該ｐ型コレクタ層に面接触するコレクタ電極を有し、前記ｐ型分離拡散領域と前記コレクタ層とが前記ｐ型領域を介して接続される構造を備える逆阻止ＩＧＢＴであることを特徴とする請求項３記載の半導体装置の製造方法。
前記パターン開口部から半導体基板をエッチングして裏面に溝を形成する工程における溝の深さが前記ｐ型分離拡散領域の先端に到達する深さであることを特徴とする請求項４記載の半導体装置の製造方法。