JP6210170B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体ウエハの表面を表面保護膜で保護しつつ裏面を薬液でエッチングする半導体装置の製造方法に関する。
ＬＳＩ等の半導体装置は小型化と高密度化が進み、特に近年は３次元実装など半導体装置の厚み方向での小型化と高密度化が進められている。これに伴って半導体装置の製造工程において、半導体ウエハを薄化する工程など、デバイスが形成される表面と反対側の裏面を加工する裏面処理が行われる。また、産業用や自動車用のモータ駆動に使われるインバータ回路や無停電電源装置などに実装されるＩＧＢＴ、ＭＯＳＦＥＴ、Ｄｉｏｄｅなどのパワーデバイスにおいても、オン特性などの通電性能を改善するために、半導体ウエハの薄化工程が行われる。さらに、裏面処理として、不純物層や裏面電極の形成なども行われる。
一般に、半導体ウエハの裏面処理として、まず裏面側を機械研磨した後、研磨時の応力、破砕層を除去するため、薬液により化学的にエッチングする半導体ウエハ薄化工程が行われる。この工程の前処理として、表面側のデバイスを傷や薬液から保護するために表面保護膜を形成する。機械研磨後の化学的なエッチング処理は、表面側への薬液の浸食を防ぐために、半導体ウエハを回転させながら、片側のみに薬液を供給する回転枚葉式のエッチングにより行う。
しかし、薬液の表面張力により、エッチング処理面と反対側の表面の外周部にも薬液が回り込み、半導体ウエハの表面と保護膜との間に薬液が浸透する。これにより、外周部の保護膜が剥離し、後工程での半導体ウエハの搬送不良、処理不良やデバイス表面への傷や薬液の浸食によりデバイスの歩留りが低下するという問題がある。
表面への薬液の浸食を避けるため、表面保護膜の径をデバイス面より大きく、且つ、半導体ウエハの周囲の径よりも小さくすることが提案されている（例えば、特許文献１参照）。
日本特開２００５−６４３２６号公報
表面張力による薬液の回り込みは数ｍｍ以上になるが、特許文献１の方法では薬液の回り込みより内側まで表面保護膜の径を小さくしなければならず、デバイス領域を犠牲にしなければならないという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は半導体ウエハの裏面処理での表面保護膜の剥離を抑制することができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、半導体ウエハの表面に第１の膜を形成する工程と、前記第１の膜上に第２の膜を形成する工程と、前記第１及び第２の膜を覆うように表面保護膜を形成する工程と、前記表面保護膜を形成した後に前記半導体ウエハの裏面を薬液でエッチングする工程とを備え、前記第１の膜は前記半導体ウエハの外周部にも形成し、前記第２の膜は前記半導体ウエハの外周部には形成せず、前記半導体ウエハの外周部において前記第１の膜と前記表面保護膜が密着し、前記第１の膜は前記第２の膜に比べて前記表面保護膜に対する密着性が高いことを特徴とする。
本発明では、半導体ウエハの外周部において、密着強度の低い第２の膜を形成せず、密着強度の高い第１の膜と表面保護膜が密着する。このため、半導体ウエハの裏面処理での表面保護膜の剥離を抑制することができる。
本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の裏面処理時の表面側を示す平面図である。 比較例に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
まず、シリコンウエハ１の表面にシリコン酸化膜２を形成する。次に、シリコン酸化膜２上にアルミニウム配線層３を形成する。アルミニウム配線層３はシリコンウエハ１の外周部にも形成する。シリコン酸化膜２はアルミニウム配線層３とシリコンウエハ１を絶縁するための層間絶縁膜である。
次に、アルミニウム配線層３上に、アルミニウム配線層３を保護するためのシリコン窒化膜４を形成する。シリコン窒化膜４は、アルミニウム配線層３の端部よりも内側に形成し、シリコンウエハ１の外周部には形成しない。シリコン酸化膜２、アルミニウム配線層３、及びシリコン窒化膜４はシリコンウエハ１の表面に形成されるデバイスの一部である。これらの膜は、レジスト塗布工程でのエッジリンス幅をそれぞれ変えることで形成するが、レジストの露光と現像により形成してもよい。
次に、アルミニウム配線層３及びシリコン窒化膜４を覆うようにポリイミドの表面保護膜５を形成する。この際にシリコンウエハ１の外周部においてアルミニウム配線層３と表面保護膜５が密着する。次に、ウエハ薄化工程の機械研磨後にシリコンウエハ１の裏面を薬液でエッチングする裏面処理を行う。
ここで、デバイスを構成する各膜について、ポリイミドの表面保護膜５との密着性を評価した結果、最も密着性が高いのがアルミニウムであり、最も密着性が低いのがシリコン窒化膜であることが判っている。従って、アルミニウム配線層３はシリコン窒化膜４に比べて表面保護膜５に対する密着性が高い。
図２は、本発明の実施の形態１に係る半導体装置の裏面処理時の表面側を示す平面図である。６はデバイス領域であり、最表面が表面保護膜５で覆われている。７はアルミニウム配線層３と表面保護膜５が密着する領域であり、シリコンウエハ１の外周全周を囲むように配置されている。８はアルミニウム配線層３の端部より外側においてシリコンウエハ１と表面保護膜５が密着する領域である。
続いて、本実施の形態の効果を比較例と比較して説明する。図３は、比較例に係る半導体装置の製造方法を説明するための断面図である。比較例では、密着強度の低いシリコン窒化膜４がシリコンウエハ１の外周部に形成されている。このため、シリコンウエハ１の外周部において表面保護膜５との密着性が低い。
これに対して、本実施の形態では、シリコンウエハ１の外周部において、密着強度の低いシリコン窒化膜４を形成せず、密着強度の高いアルミニウム配線層３と表面保護膜５が密着する。このため、ウエハ薄化工程の機械研磨後の化学的なエッチング処理時に表面に回り込んだ薬液の染み込みがアルミニウム配線層３と表面保護膜５の密着部で抑えられる。従って、半導体ウエハの裏面処理での表面保護膜５の剥離を抑制することができる。また、ウエハ内側のデバイス領域への薬液の染み込みも防ぐことができる。この結果、表面保護膜の剥離による後工程での搬送不良、処理不良や、デバイス表面への傷、薬液の浸食による歩留り低下を防止することができる。
実施の形態２．
図４は、本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。本実施の形態では、シリコンウエハ１の外周部においてシリコン酸化膜２に段差９を形成し、この段差９を形成したシリコン酸化膜２上にアルミニウム配線層３を形成する。これにより、アルミニウム配線層３の表面にも段差が形成されるため、表面保護膜５とアルミニウム配線層３の接触面積が大きくなって密着性が更に向上する。
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。本実施の形態では、シリコンウエハ１の外周部においてシリコンウエハ１の表面に段差１０を形成し、段差１０を形成したシリコンウエハ１の表面にアルミニウム配線層３を形成する。これにより、アルミニウム配線層３の表面にも段差が形成されるため、表面保護膜５とアルミニウム配線層３の接触面積が大きくなって密着性が更に向上する。
実施の形態４．
図６は、本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。本実施の形態では、シリコンウエハ１の外周部のアルミニウム配線層３上に、アルミニウム配線層３に比べて表面保護膜５に対する密着性が高い密着性強化膜１１を形成する。そして、密着性強化膜１１を覆うように表面保護膜５を形成し、密着性強化膜１１と表面保護膜５が密着する。このように密着性強化膜１１を設けたことによりシリコンウエハ１の外周部において表面保護膜５との密着性が更に向上する。
なお、実施の形態１〜４において、表面保護膜５がポリイミドの場合について説明したが、表面保護膜５はテープやフィルムでもよい。また、デバイスを構成する各膜の材質は上記の例に限らず、膜の積層数も３層に限らず２層以上であればよい。
１ シリコンウエハ（半導体ウエハ）、２ シリコン酸化膜（下層膜）、３ アルミニウム配線層（第１の膜）、４ シリコン窒化膜（第２の膜）、５ 表面保護膜、９，１０ 段差、１１ 密着性強化膜

Claims (4)

  1. 半導体ウエハの表面に第１の膜を形成する工程と、
    前記第１の膜上に第２の膜を形成する工程と、
    前記第１及び第２の膜を覆うように表面保護膜を形成する工程と、
    前記表面保護膜を形成した後に前記半導体ウエハの裏面を薬液でエッチングする工程とを備え、
    前記第１の膜は前記半導体ウエハの外周部にも形成し、
    前記第２の膜は前記半導体ウエハの外周部には形成せず、
    前記半導体ウエハの外周部において前記第１の膜と前記表面保護膜が密着し、
    前記第１の膜は前記第２の膜に比べて前記表面保護膜に対する密着性が高いことを特徴とする半導体装置の製造方法。
  2. 前記半導体ウエハの表面に下層膜を形成する工程と、
    前記半導体ウエハの外周部において前記下層膜に段差を形成する工程とを更に備え、
    前記段差を形成した前記下層膜上に前記第１の膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体ウエハの外周部において前記半導体ウエハの表面に段差を形成する工程を更に備え、
    前記段差を形成した前記半導体ウエハの表面に前記第１の膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記半導体ウエハの外周部の前記第１の膜上に、前記第１の膜に比べて前記表面保護膜に対する密着性が高い密着性強化膜を形成する工程を更に備え、
    前記密着性強化膜を覆うように前記表面保護膜を形成し、
    前記密着性強化膜と前記表面保護膜が密着することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6770443B2 (ja) * 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
JP6995209B2 (ja) * 2018-08-17 2022-01-14 三菱電機株式会社 半導体装置および電力変換装置
CN111653498A (zh) * 2020-06-12 2020-09-11 长江存储科技有限责任公司 一种半导体结构及其研磨方法
CN112864013B (zh) * 2021-01-18 2023-10-03 长鑫存储技术有限公司 半导体器件处理方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01135027A (ja) * 1987-11-20 1989-05-26 Hitachi Ltd エッチング法
JPH05109688A (ja) * 1991-10-18 1993-04-30 Fujitsu Ltd 半導体装置の製造方法
JP4543572B2 (ja) * 2001-03-15 2010-09-15 株式会社村田製作所 シリコンウエハ加工方法
JP4371732B2 (ja) 2003-08-18 2009-11-25 キヤノン株式会社 半導体ウェハ加工における半導体ウェハのデバイス面保護膜形成方法
JP4306540B2 (ja) 2004-06-09 2009-08-05 セイコーエプソン株式会社 半導体基板の薄型加工方法
DE102006030266A1 (de) 2006-06-30 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verringern der Kontamination von Halbleitersubstraten während der Metallisierungsbearbeitung durch Bereitstellen einer Schutzschicht am Substratrand
JP2008218919A (ja) 2007-03-07 2008-09-18 Nec Electronics Corp 半導体ウエハの表面保護方法および表面保護構造
US7833907B2 (en) * 2008-04-23 2010-11-16 International Business Machines Corporation CMP methods avoiding edge erosion and related wafer
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
CN102779724A (zh) * 2011-05-11 2012-11-14 均豪精密工业股份有限公司 单面蚀刻方法及单面蚀刻装置
US9698070B2 (en) 2013-04-11 2017-07-04 Infineon Technologies Ag Arrangement having a plurality of chips and a chip carrier, and a processing arrangement
CN103606518B (zh) * 2013-11-15 2016-04-20 英利集团有限公司 湿法刻蚀方法及湿法刻蚀装置
CN104201095A (zh) * 2014-09-02 2014-12-10 武汉新芯集成电路制造有限公司 一种晶边刻蚀工艺

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Publication number Publication date
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