KR101309675B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

박화 가공된 반도체 웨이퍼의 두께를 균일화하는 동시에, 그것의 표면에 잔존하는 이물질의 수를 저감하는 기술을 제공하는 것을 목적으로 한다. 반도체장치의 제조방법은, (a) 제1주면에 단차 구조(2)를 갖는 반도체 웨이퍼(1)의 표면 위에 수지부재(3)를 도포하는 공정과, (b) 수지부재(3)를 가열하여, 해당 수지부재(3)의 표면을 평탄화하는 공정을 구비하고, 수지부재(3)는 반도체 웨이퍼(1) 측면 위에도 형성되어 있다. 그리고, 해당 제조방법은, (c) 공정 (b)의 후에, 반도체 웨이퍼(1)의 이면에 대해, 반도체 웨이퍼(1)의 박화 가공을 실시하는 공정과, (d) 공정 (c)의 후에, 수지부재(3)를 반도체 웨이퍼(1)로부터 제거하는 공정을 더 구비한다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조방법에 관한 것으로서, 특히, 반도체 웨이퍼의 박화 가공을 실시하는 것에 관한 것이다.
반도체 장치에서는, 메모리나 마이크로프로세서 등의 분야에 있어서, 3차원 실장 등에 의한 패키지의 고밀도화가 전개되고 있다. 이것에 따라, 반도체 웨이퍼의 두께를 얇게 하는 것이 요구되고 있고, 반도체장치의 프로세스 완료시에 있어서의 반도체 웨이퍼의 두께는, 현재, 25㎛ 정도의 두께까지 얇게 되어 있다.
또한, 산업용 모터나 자동차 모터 등의 인버터 회로, 대용량 서버의 전원장치, 및, UPS 장치 등에 있어서, 주로 수백킬로와트로부터 수메가와트까지의 비교적 큰 전력을 취급하기 위한 전력용 반도체장치(파워 반도체장치)가 사용되는 일이 있다. 이 파워 반도체장치에는, 예를 들면, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등의 반도체 스위치가 존재한다. 이때, IGBT로서는, 종래에는 평면 게이트형의 것이 널리 이용되고 있었지만, 최근에는 고집적화를 위해 트렌치 게이트를 사용한 새로 타입의 IGBT가 사용되게 되고 있다.
이들 파워 반도체장치는, 온 특성 등으로 대표되는 통전 성능을 개선하기 위해, 반도체 웨이퍼를 얇게 하는 박화 가공하는 일이 행해지고 있다. 최근에는, 비용면·특성면을 개선하기 위해, FZ(Floating Zone)법에 의해 작성된 웨이퍼 재료를 기초로, 60㎛ 정도까지 초박형화된 극박(ultra-thin) 웨이퍼 프로세스에 의해 디바이스가 제조되고 있다.
반도체 웨이퍼의 박화 가공에서는, 일반적으로, 백그라인드나 폴리시에 의한 기계적인 연삭(연마)과, 기계연삭에서 발생한 가공 변형을 제거하기 위한 웨트에칭이나 드라이에칭 등에 의한 화학적인 연삭(연마)이 적용된 후, 다양한 가공이 행해진다. 종래에는, 반도체 웨이퍼에 형성된 단차 구조 등에 기인하여, 연삭시에 해당 반도체 웨이퍼가 깨지는 것을 억제하기 위해, 반도체 웨이퍼의 단차 구조가 형성된 표면에, 보강부재 및 단차 흡수부재로서의 표면 보호 테이프를 붙이고 있다.
그러나, 최근의 초박형 디바이스의 경우에 있어서는, 디바이스의 총두께에 차지하는 표면 단차의 비율이 커지기 시작하고 있어, 표면 보호 테이프에 의한 단차 흡수로는 불충분하여, 연삭가공시에 반도체 웨이퍼의 깨짐이 발생하는 일이 있었다.
이와 같은 문제를 해결하기 위해, 특허문헌 1에 있어서는, 반도체 웨이퍼 표면에 표면 보호 테이프를 부착한 후에, 가열처리를 행함으로써, 표면 보호 테이프를 변형시켜 그 표면에 존재하는 단차를 완화하여, 반도체 소자 제작시의 웨이퍼 깨짐을 억제하는 방법이 제안되고 있다. 또한, 특허문헌 2에 있어서는, 표면 보호 테이프의 표면에 존재하는 높은 단차를 해소하는 방법으로서, 단차의 높이보다도 두꺼운 점착층을 구비한 표면 보호 테이프를 사용하는 방법도 제안되어 있다.
일본국 특개 2005-317570호 공보 일본국 특개 2006-196710호 공보
그렇지만, 반도체 웨이퍼 표면에 표면 보호 테이프를 부착하는 방법에서는, 단차의 영향을 억제하는 효과가 불충분한 결과, 웨이퍼가 파손할 경우가 있었다. 또한, 반도체 웨이퍼에서의 일련의 공정이 끝난 경우에, 웨이퍼 표면에 잔존하는 이이물질의 수가 많다고 하는 문제도 있었다.
따라서, 본 발명은, 상기와 같은 문제점을 감안하여 이루어진 것으로서, 박화 가공된 반도체 웨이퍼의 두께를 균일화하는 동시에, 그 표면에 잔존하는 이물질의 수를 저감하는 기술을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치의 제조방법은, (a) 제1주면에 단차 구조를 갖는 반도체 웨이퍼의 상기 제1주면 위에 수지부재를 도포하는 공정과, (b) 상기 수지부재를 가열하여, 해당 수지부재의 표면을 평탄화하는 공정을 구비하고, 상기 수지부재는 상기 반도체 웨이퍼 측면 위에도 형성되어 있다. 그리고, 해당 제조방법은, (c) 상기 공정 (b)의 후에, 상기 반도체 웨이퍼의 제2주면에 대해, 상기 반도체 웨이퍼의 박화 가공을 실시하는 공정과, (d) 상기 공정 (c)의 후에, 상기 수지부재를 상기 반도체 웨이퍼로부터 제거하는 공정을 더 구비한다.
본 발명에 따르면, 박화 가공된 반도체 웨이퍼의 두께를 균일화할 수 있다. 따라서, 반도체 웨이퍼가 파손되는 것을 억제할 수 있다. 또한, 반도체 웨이퍼 표면에 잔존하는 이물질의 수를 저감할 수 있다.
도 1은 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 흐름도다.
도 2는 스텝 S1에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면도다.
도 3은 스텝 S2에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면도다.
도 4는 스텝 S3에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면도다.
도 5는 스텝 S3에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면 모식도다.
도 6은 스텝 S4에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면도다.
도 7은 스텝 S5에 있어서의 반도체 웨이퍼의 상태를 나타낸 단면 모식도다.
도 8은 반도체 웨이퍼 측면 위의 수지부재의 두께와, 파괴율의 관계를 도시한 도면이다.
도 9는 실시형태 1에 관한 반도체장치의 제조방법이 행해진 반도체 웨이퍼의 두께 측정의 결과를 나타낸 도면이다.
도 10은 대비 제조방법이 행해진 반도체 웨이퍼의 두께 측정의 결과를 도시한 도면이다.
도 11은 실시형태 1에 관한 반도체장치의 제조방법의 효과를 도시한 도면이다.
도 12는 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 흐름도다.
도 13은 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 14는 실시형태 2에 관한 반도체장치의 제조방법의 효과를 도시한 도면이다.
도 15는 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 흐름도다.
도 16은 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 17은 실시형태 3에 관한 반도체장치의 제조방법의 효과를 도시한 도면이다.
<실시형태 1>
도 1은, 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 흐름도다. 이 제조방법의 개략에 대해 설명하면, 반도체 웨이퍼에서의 트랜지스터 구조 등의 단차 구조가 형성된 제1주면(이하 「표면」으로 부른다) 위에, 수지부재를 형성한 후, 수지부재를 가열한다. 그리고나서, 반도체 웨이퍼의 제2주면(이하 「이면」으로 부른다)에 박화 가공이 행해진 후, 수지부재를 제거한다.
도 2∼도 4는, 도 1에 도시된 스텝 S1∼S3의 공정이 행해졌을 때의 반도체 웨이퍼의 상태를 나타낸 단면도다. 다음에, 도 1에 도시된 흐름도 및 도 2∼도 4에 도시된 단면도 등을 사용하여, 본 실시형태에 관한 반도체장치의 제조방법에 대해 상세히 설명한다.
우선, 스텝 S1에서, 도 2에 나타낸 것과 같이, 반도체 웨이퍼(1)의 표면에, 트랜지스터 구조나 전극 등의 단차 구조(2)를 형성하여, 표면 웨이퍼 프로세스를 완료한다.
스텝 S2에서, 도 3에 나타낸 것과 같이, 반도체 웨이퍼(1)의 단차 구조(2)가 형성된 표면 위에, 수지부재(3)(폴리이미드 수지 등의 열가소성 수지)를 바로 도포한다. 이때, 수지부재(3)의 두께가, 단차 구조(2)의 단차보다도 커지도록, 수지부재(3)를 충분히 두껍게 도포한다.
스텝 S3에서, 반도체 웨이퍼(1) 이면으로부터 핫플레이트 등의 가열수단을 사용하여, 수지부재(3)를 가열한다. 예를 들면, 수지부재(3)에 대해 200℃, 3분간의 열처리를 행한다. 이에 따라, 도 4에 나타낸 것과 같이, 수지부재(3)의 표면을 평탄화한다.
도 5는, 수지부재(3)에의 가열이 종료했을 때의 반도체 웨이퍼(1)의 단부를 나타낸 단면 모식도다. 이 도 5에 나타낸 것과 같이, 본 실시형태에서는, 가열 종료 시점에 있어서, 수지부재(3)는 반도체 웨이퍼(1) 측면 위에도 형성된다. 수지부재(3)가 반도체 웨이퍼(1) 측면 위에 형성되는 것은 스텝 S2의 수지부재(3)의 도포 시점이어도 되고 스텝 S3의 수지부재(3)에의 가열 시점이어도 된다. 이에 따라, 반도체 웨이퍼(1) 단부를 보호할 수 있어, 해당 단부로부터의 깨짐, 및, 해당 단부에 있어서의 이빠짐을 억제할 수 있다.
스텝 S4에서, 도 6에 나타낸 것과 같이, 수지부재(3)의 평탄화된 면 위에, 예를 들면, 폴리에틸렌테레프탈레이트(PET)로 이루어진 시이트 기재와 아크릴계의
호재(糊材: paste material)로 구성되는 표면 보호 테이프(4)를 부착한다. 이와 같은 보호 테이프(4)를 부착하면, 후술하는 박화 가공시에 수지부재(3)를 보호할 수 있고, 해당 가공시의 수지부재(3)에의 대미지를 저감할 수 있다. 단, 이 효과가 필요하지 않으면, 본 스텝 S4는 행하지 않아도 된다.
스텝 S5에서, 반도체 웨이퍼(1)의 이면에 대해, 해당 반도체 웨이퍼(1)의 박화 가공을 실시한다. 본 실시형태에서는, 해당 박화 가공으로서, 반도체 웨이퍼(1)의 이면을 기계적으로 연삭한다. 이때, 필요에 따라, 기계적인 연삭에서 발생한 파쇄층을, 불산 및 초산을 포함하는 혼산을 사용한 웨트에칭을 사용하여 화학적으로 연삭해도 된다.
도 7은, 스텝 S5의 후, 즉, 박화 가공의 실시후의 반도체 웨이퍼(1) 단부의 상태를 도시한 도면이다. 도 8은, 도 7에 도시된 반도체 웨이퍼(1) 측면 위의 수지부재(3)의 두께 t와, 프로세스 장치에서의 웨이퍼 핸들링에 의한 반도체 웨이퍼(1)의 파괴율의 관계를 도시한 도면이다.
본 실시형태에서는, 박화 가공의 실시후에 있어서의, 반도체 웨이퍼(1) 측면 위에 형성되어 있는 수지부재(3)의 두께 t는 5㎛ 이상으로 하고 있다. 이에 따라 반도체 웨이퍼(1) 단부를 충분하게 보호할 수 있는 결과, 도 8에 나타낸 것과 같이, 반도체 웨이퍼(1)의 파괴율을 현저하게 저감시킬 수 있다.
스텝 S4의 표면 보호 테이프(4)의 부착공정이 행해지고 있는 경우에는, 스텝 S5의 후, 스텝 S6에서, 표면 보호 테이프(4)를 수지부재(3)로부터 박리하고나서 다음에 설명하는 스텝 S7의 공정을 행한다. 스텝 S4의 표면 보호 테이프(4)의 부착공정이 행해지고 잇지 않은 경우에는, 스텝 S5의 후, 스텝 S7을 행한다.
스텝 S7에서, 수지부재(3)를 반도체 웨이퍼(1)로부터 제거한다. 이때, 수지부재(3)의 제거에 있어서는, 유기용제를 반도체 웨이퍼(1)의 윗쪽에서 적하함으로써, 수지부재(3)를 용해 제거해도 되고, 산소를 포함하는 플라즈마를 사용하여 수지부재(3)를 탄화하여 제거하는, 소위 애싱처리를 행해도 된다.
또한, 본 실시형태에 있어서는, 황산과 과산화수소수를 포함하는 혼합액을 사용하여 수지부재(3)를 제거해도 된다. 이 경우에는, 수지부재(3)를 반도체 웨이퍼(1)로부터 확실하게 제거할 수 있다. 또한, 해당 혼합액에 의한 제거와 함께, 전술한 산소를 포함하는 플라즈마를 병용하여 수지부재(3)를 제거해도 된다. 이 경우에도, 수지부재(3)를 반도체 웨이퍼(1)로부터 확실하게 제거할 수 있다.
이상과 같이, 수지부재(3)를 제거하는 방법은 다양하지만, 여기에서는, 유기용제를 사용하여 수지부재(3)를 제거하는 것으로 한다.
다음에, 실제로 본 실시형태에 관한 제조방법에 의해 샘플을 작성하여 효과를 확인하였다. 구체적으로는, 스텝 S1으로서 10㎛의 단차를 갖는 단차 구조(2)를, 실리콘으로 이루어진 반도체 웨이퍼(1) 표면에 형성하였다. 그리고, 스텝 S2로서 수지부재(3)를 20㎛의 두께로 도포하고, 스텝 S3로서 수지부재(3)를 200℃에서 3분간 가열하는 열처리를 행하였다. 그리고, 스텝 S4로서 두께 120㎛의 표면 보호 테이프(4)를 부착하였다. 스텝 S5로서 인피드(in-feed)식 연삭공 장치를 사용하여 반도체 웨이퍼(1)를 85㎛까지 연삭한 후, 불산·질산·황산·인산으로 이루어진 혼산을 사용하여 65㎛까지 에칭을 행하였다.
도 9는, 실시형태 1에 관한 반도체장치의 제조방법이 행해진 반도체 웨이퍼(1)의 두께 측정의 결과를 도시한 도면이다. 구체적으로는, 상기한 조건에서 반도체 웨이퍼(1)를 박화 가공한 후, 적외광을 사용한 비접촉의 두께 측정장치(하마마쓰포토닉스제, Optical MicroGauge)를 사용하여, 해당 반도체 웨이퍼(1)의 실리콘 두께를 웨이퍼의 직경 방향을 따라 측정했을 때의 결과를 도시한 도면이다. 도 10은, 수지부재(3)를 도포하지 않고, 두께 120㎛의 표면 보호 테이프(4)만을 부착하여 반도체 웨이퍼(1)를 박화 가공하는 공정 (이하, 본 실시형태에 있어서 「대비 제조방법」으로 부른다)을 행한 후, 해당 반도체 웨이퍼(1)의 실리콘 두께를 마찬가지로 측정했을 때의 결과를 도시한 도면이다.
도 10에서 알 수 있는 것과 같이, 대비 제조방법에서는, 박화된 반도체 웨이퍼(1)의 두께가 변동한다. 이 결과, 반도체 웨이퍼(1)가 국소적으로 지나치게 얇아져 버리기 때문에, 웨이퍼가 파손되기 쉽다.
여기에서, 대비 제조방법에 있어서 두께를 균일화하기 위한 개선방법으로서, 표면 보호 테이프(4)를 비교적 유연한 재질로 형성하고, 표면 보호 테이프(4)에 의해 단차 구조(2)의 단차를 완화하는 것이 생각된다. 그러나, 이 경우에는, 반도체 웨이퍼(1)가 얇아졌을 때에 발생하는 웨이퍼의 휨에 대해 표면 보호 테이프(4)의 강성이 불충분하게 되어, 프로세스 장치에서의 웨이퍼 반송 등이 곤란하게 된다.
또한, 다른 개선방법으로서, 표면 보호 테이프(4)의 호재를 비교적 유동하기 쉬운 재질로 형성하여, 해당 호재에 의해 단차 구조(2)의 단차를 완화하는 것이 생각된다. 그러나, 이 경우에, 상기한 박화 가공에 있어서 상기한 혼산을 사용한 웨트에칭을 행하면, 표면 보호 테이프(4) 단부에 있어서 노출하고 있는 호재가 해당 혼산과 반응함으로써, 표면 보호 테이프(4) 박리후에 해당 반응한 호재가 이물질로 되어 버린다. 또한, 이에 따라 표면 보호 테이프(4) 단부의 호재가 소실되어 버리기 때문에, 반도체 웨이퍼(1)의 깨짐·이빠짐이 발생하기 쉬워진다. 더구나, 후술하는 실시형태에서 설명하는 것과 같이, 박화 가공 이후의 다양한 공정이 행해진 경우에는, 반도체 웨이퍼(1) 표면에 상처나 이물질이 생길 뿐만 아니라, 그후의 조립공정에 있어서 칩 깨짐이 발생할 가능성이 높다.
그것에 대해, 본 실시형태에 관한 반도체장치의 제조방법이면, 수지부재(3)에 의해 단차 구조(2)의 단차가 충분하게 완화되는 동시에, 박화 가공에서는 수지부재(3)가 충분한 강성을 가질 수 있고, 그 결과, 도 9에 나타낸 것과 같이 박화된 반도체 웨이퍼(1)의 두께를 균일화할 수 있다. 따라서, 웨이퍼가 파손되는 것을 억제할 수 있다.
도 11은, 본 실시형태에 관한 반도체장치의 제조방법, 또는, 대비 제조방법을 행한 후의, 반도체 웨이퍼(1) 표면에 잔존하는 이물질의 카운트수를 도시한 도면이다. 이 도면에서 알 수 있는 것과 같이, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 대비 제조방법보다도, 반도체 웨이퍼(1) 표면에 잔존하는 이물질의 수를 저감할 수 있다.
이것의 이유에 대해 고찰하면, 이물질이 생기는 주된 원인은, 상기한 것과 같이, 표면 보호 테이프(4)의 호재가, 상기한 웨트에칭의 혼산과 반응하여 잔류물(이물질)로 되기 때문이라고 생각된다. 그것에 대해, 본 실시형태에서는, 수지부재(3) 제거시에는 표면 보호 테이프(4)가 박리되어 있어, 해당 잔류물이 애당초 생기지 않는다. 또한, 가령 어떠한 이물질이 수지부재(3) 위에 잔존하고 있더라도, 해당 이물질은 수지부재(3) 제거시에 리프트오프된다. 이 결과, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 반도체 웨이퍼(1) 표면에 잔존하는 이물질의 수를 저감할 수 있었다고 생각된다.
이상과 같이, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 박화 가공된 반도체 웨이퍼(1)의 두께를 균일화할 수 있다. 따라서, 반도체 웨이퍼(1)가 파손되는 것을 억제할 수 있다. 또한, 반도체 웨이퍼(1) 표면에 잔존하는 이물질의 수를 저감할 수 있다.
<실시형태 2>
도 12는, 본 발명의 실시형태 2에 관한 반도체장치의 제조방법을 나타낸 흐름도다. 이때, 본 실시형태에 관한 반도체장치의 제조방법에 있어서, 실시형태 1에 관한 제조방법의 구성요소 및 공정과 유사한 것에 대해서는 동일한 부호를 붙이는 것으로 하고, 이하, 실시형태 1과 크게 다른 부분을 중심으로 설명한다.
도 12에 나타낸 것과 같이, 본 실시형태에 관한 제조방법은, 실시형태 1에 관한 제조 플로우(도 1)에 있어서, 박화 가공의 실시공정 (스텝 S5)과, 수지부재(3)의 제거공정 (스텝 S7) 사이에, 스텝 S11, S12의 공정이 추가되어 있다. 더욱 구체적으로는, 스텝 S11은, 박화 가공의 실시공정 (스텝 S5)과, 표면 보호 테이프(4)의 박리공정 (스텝 S6) 사이에 행해지고, 스텝 S12는, 해당 박리공정 (스텝 S6)과, 수지부재(3)의 제거공정 (스텝 S7) 사이에 행해진다.
이때, 본 실시형태에 있어서도, 표면 보호 테이프(4)에 관한 스텝 S4, S6은 필수가 아니고, 해당 스텝 S4, S6이 행해지지 않았을 경우에는, 스텝 S5의 후, 스텝 S11, S12, S7이 계속하여 순서대로 행해진다.
다음에, 스텝 S11, S12의 각각에 대해 상세히 설명한다.
스텝 S11에서는, 도 13에 나타낸 것과 같이, 반도체 웨이퍼(1) 이면에 확산층(5)을 형성한다. 본 실시형태에서는, 이 스텝 S11에서, 반도체 웨이퍼(1) 이면에 이온주입한 후, 해당 이온을 활성화하기 위한 전기로나 레이저에 의한 처리를 행함으로써, 확산층(5)을 형성한다.
스텝 S12에서는, 도 13에 나타낸 것과 같이, 반도체 웨이퍼(1) 이면 위에 전극(6)을 형성한다. 본 실시형태에서는, 이 스텝 S12에서, 예를 들면, 증착이나 스퍼터 등의 성막처리를 사용하여, 알루미늄, 티타늄, 니켈, 금 등의 금속막을 반도체 웨이퍼(1) 이면 위에 형성하고, 해당 금속막을 패턴화하여 전극(6)을 형성한다. 그후, 확산층(5)이 형성된 반도체 웨이퍼(1)(예를 들면, 실리콘 웨이퍼)와, 해당 금속막(예를 들면, 알루미늄)의 전기적인 접속을 확실하게 하기 위해, 예를 들면, 300∼450℃의 열처리를 실시하여, 실리콘 및 알루미늄을 서로 확산시킨다. 이때, 본 스텝 S12의 앞에, 표면 보호 테이프(4)의 박리공정 (스텝 S6)을 행하는 이유는, 일반적으로, 표면 보호 테이프(4)는 열처리에 대한 내성을 갖고 있지 않아, 전술한 것과 같은 고온의 열처리시에 용융되어 버리는 것을 회피하기 위해서이다.
스텝 S12의 후, 실시형태 1과 마찬가지로, 스텝 S7에서, 수지부재(3)를 반도체 웨이퍼(1)로부터 제거한다. 이때, 수지부재(3)의 제거에 있어서는, 유기용제를 반도체 웨이퍼(1)의 윗쪽에서 적하함으로써 수지부재(3)를 용해 제거해도 되고, 상기한 애싱처리를 행하여 수지 부재(3)를 제거해도 된다. 또한, 본 실시형태에 있어서는, 황산과 과산화수소수를 포함하는 혼합액을 사용하여 수지부재(3)를 제거해도 되고, 해당 혼합액에 의한 제거와 함께, 상기한 애싱 처리를 병용하여 수지부재(3)를 제거해도 된다.
도 14는, 본 실시형태에 관한 반도체장치의 제조방법, 또는, 수지부재(3)를 설치하지 않고 웨이퍼 이면에 전극(6)을 형성하는 제조방법(이하, 본 실시형태에 있어서 「대비 제조방법」으로 부른다)을 행한 후의, 반도체 웨이퍼(1) 표면에 존재하는 상처·이물질의 카운트 수를 도시한 도면이다. 이 도면에서 알 수 있는 것과 같이, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 대비 제조방법보다도, 반도체 웨이퍼(1) 표면에 잔존하는 상처·이물질의 수를 저감할 수 있다.
이것의 이유에 대해 고찰하면, 상처·이물질이 생기는 주된 원인은, 표면 보호 테이프(4) 박리후, 전극(6) 형성시에 반도체 웨이퍼(1)의 표면측을 스테이지에 흡착시키기 때문이라고 생각된다. 그것에 대해, 본 실시형태에서는, 반도체 웨이퍼(1) 표면이, 수지부재(3)에 의해 보호되어 있어, 반도체 웨이퍼(1) 표면이 스테이지와 직접 접촉하지 않는다. 이 결과, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 반도체 웨이퍼(1) 표면에 잔존하는 상처·이물질의 수를 저감할 수 있었다고 생각된다.
이때, 대비 제조방법에 있어서 이것을 방지하기 위한 개선방법으로서, 표면 보호 테이프(4)를 부착한 채, 확산층(5)을 형성하는 이온주입 처리나, 전극(6)을 형성하는 성막처리를 행하는 것이 생각된다. 그렇지만, 이들 처리는 모두 진공중에서 열부하가 걸리는 프로세스이기 때문에, 이온주입처리에 있어서는, 표면 보호 테이프(4)의 호재로부터의 탈가스에 의해 이온주입 불량이 생겨버리고, 또한, 성막 처리에 있어서는, 전극(6)의 막질이 변동하는 것 등의 문제가 생겨 버린다. 따라서, 대비 제조방법에 있어서, 본 실시형태에 관한 제조방법과 같은 효과를 얻는 것은 곤란하다고 생각된다.
<실시형태 3>
도 15는, 본 발명의 실시형태 3에 관한 반도체장치의 제조방법을 나타낸 흐름도다. 이때, 본 실시형태에 관한 반도체장치의 제조방법에 있어서, 실시형태 2에 관한 제조방법의 구성요소 및 공정과 유사한 것에 대해서는 동일한 부호를 붙이는 것으로 하고, 이하, 실시형태 1과 크게 다른 부분을 중심으로 설명한다.
도 15에 나타낸 것과 같이, 본 실시형태에 관한 제조방법은, 실시형태 2에 관한 제조 플로우(도 12)에 있어서, 전극 형성공정 (스텝 S12)과, 수지부재(3)의 제거공정 (스텝 S7) 사이에, 스텝 S21, S22의 공정이 추가되어 있다. 이때, 본 실시형태에 있어서도, 표면 보호 테이프(4)에 관한 스텝 S4, S6은 필수적이지 않다.
다음에, 스텝 S21, S22의 각각에 대해 상세히 설명한다.
스텝 S21에서는, 도 16에 나타낸 것과 같이, 다이싱 프레임(7)의 구멍을 막도록 설치된 다이싱 테이프(8)에, 반도체 웨이퍼(1) 이면을 마운트한다. 이때, 다이싱 테이프(8)는, 호재가 설치된 면을 갖고 있어, 이 호재에 의해 반도체 웨이퍼(1)는 다이싱 테이프(8)와 고정된다.
스텝 S22에서는, 다이싱 테이프(8)에 마운트된 반도체 웨이퍼(1)를, 예를 들면, 블레이드나 레이저 등을 갖는 다이싱 장치를 사용하여 절단하여, 해당 반도체 웨이퍼(1)를 개편화한 칩을 형성한다.
스텝 S22의 후, 스텝 S7에서, 수지부재(3)를 반도체 웨이퍼(1)로부터 제거한다. 이때, 수지부재(3)의 제거에 있어서는, 유기용제를 반도체 웨이퍼(1)의 윗쪽(다이싱 프레임(7)의 위)에서 적하함으로써, 수지부재(3)를 용해 제거해도 되고, 상기한 애싱 처리를 행하여 수지부재(3)를 제거해도 된다.
도 17은, 본 실시형태에 관한 반도체장치의 제조방법, 또는, 수지부재(3)를 설치하지 않고 다이싱하는 제조방법(이하, 본 실시형태에 있어서 「대비 제조방법」으로 부른다)을 행한 후의, 65㎛ 두께로 박화하여 각 칩으로 개편화한 반도체 웨이퍼(1) 표면에 잔존하는 이물질(다이싱의 절단 부스러기 등)의 카운트 수를 도시한 도면이다. 이 도면에서 알 수 있는 것과 같이, 본 실시형태에 관한 반도체장치의 제조방법에 따르면, 대비 제조방법보다도, 반도체 웨이퍼(1) 표면에 잔존하는 이물질의 수를 저감할 수 있다.
1 반도체 웨이퍼, 2 단차 구조, 3 수지부재, 4 표면 보호 테이프, 5 확산층, 6 전극, 8 다이싱 테이프.

Claims (8)

  1. (a) 제1주면에 단차 구조를 갖는 반도체 웨이퍼의 상기 제1주면 위에 수지부재를 도포하는 공정과,
    (b) 상기 수지부재를 가열하여, 해당 수지부재의 표면을 평탄화하는 공정을 구비하고, 상기 수지부재는 상기 반도체 웨이퍼 측면 위에도 형성되어 있고,
    (c) 상기 공정 (b)의 후에, 상기 반도체 웨이퍼의 제2주면에 대해, 상기 반도체 웨이퍼의 박화 가공을 실시하는 공정과,
    (d) 상기 공정 (c)의 후에, 상기 수지부재를 상기 반도체 웨이퍼로부터 제거하는 공정을 더 구비한, 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    (e) 상기 공정 (c)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼의 상기 제2주면에 확산층을 형성하는 공정과,
    (f) 상기 공정 (e)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼의 상기 제2주면 위에 전극을 형성하는 공정을 더 구비한, 반도체장치의 제조방법.
  3. 제 2항에 있어서,
    (g) 상기 공정 (f)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼의 상기 제2주면을, 다이싱 테이프에 마운트하는 공정과,
    (h) 상기 공정 (g)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼에 다이싱을 행함으로써 칩으로 개편화하는 공정을 더 구비한, 반도체장치의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    (i) 상기 공정 (b)와 상기 공정 (c) 사이에, 상기 수지부재의 평탄화된 표면 위에 표면 보호 테이프를 부착하는 공정과,
    (j) 상기 공정 (c)와 상기 공정 (d) 사이에, 상기 표면 보호 테이프를 상기 수지부재로부터 박리하는 공정을 더 구비한, 반도체장치의 제조방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 공정 (c) 후에 있어서의, 상기 반도체 웨이퍼 측면 위에 형성되어 있는 상기 수지부재의 두께는 5㎛ 이상인, 반도체장치의 제조방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 공정 (d)에 있어서, 황산과 과산화수소수를 포함하는 혼합액을 사용하여 상기 수지부재를 제거하는, 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (d)에 있어서, 산소를 포함하는 플라스마처리를 병용하여 상기 수지부재를 제거하는, 반도체장치의 제조방법.
  8. (a) 제1주면에 단차 구조를 갖는 반도체 웨이퍼의 상기 제1주면 위에 직접 수지부재를 도포하는 공정과,
    (b) 상기 수지부재를 가열하여, 해당 수지부재의 표면을 평탄화하는 공정과,
    (c) 상기 공정 (b)의 후에, 상기 반도체 웨이퍼의 제2주면에 대해, 상기 반도체 웨이퍼의 박화 가공을 실시하는 공정과,
    (d) 상기 공정 (c)의 후에, 상기 수지부재를 상기 반도체 웨이퍼로부터 제거하는 공정과,
    (e) 상기 공정 (c)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼의 상기 제2주면에 확산층을 형성하는 공정과,
    (f) 상기 공정 (e)와 상기 공정 (d) 사이에, 상기 반도체 웨이퍼의 상기 제2주면 위에 전극을 형성하는 공정을 구비한, 반도체장치의 제조방법.
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