JP2021068832A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2021068832A
JP2021068832A JP2019193952A JP2019193952A JP2021068832A JP 2021068832 A JP2021068832 A JP 2021068832A JP 2019193952 A JP2019193952 A JP 2019193952A JP 2019193952 A JP2019193952 A JP 2019193952A JP 2021068832 A JP2021068832 A JP 2021068832A
Authority
JP
Japan
Prior art keywords
protective film
semiconductor device
semiconductor
semiconductor substrate
cutting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019193952A
Other languages
English (en)
Other versions
JP7370215B2 (ja
Inventor
洋輔 中田
Yosuke Nakada
洋輔 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2019193952A priority Critical patent/JP7370215B2/ja
Priority to US16/931,678 priority patent/US11302538B2/en
Priority to DE102020126964.1A priority patent/DE102020126964A1/de
Priority to CN202011125680.1A priority patent/CN112713099B/zh
Publication of JP2021068832A publication Critical patent/JP2021068832A/ja
Application granted granted Critical
Publication of JP7370215B2 publication Critical patent/JP7370215B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】保護膜が配設される半導体素子において、切断工程を適切に実施可能な技術を提供することを目的とする。【解決手段】半導体装置の製造方法は、複数の半導体素子構造のそれぞれの端部と、溝の側面及び底面とに亘って保護膜前駆体溶液を塗布する工程と、保護膜前駆体溶液中の溶媒を粗乾燥させて保護膜を形成する工程と、複数の半導体素子構造の間を切断する工程、または、複数の半導体素子をダイシングテープから剥がす工程の後に保護膜中の溶媒を揮発させる本キュアを行う工程とを備える。【選択図】図１

Description

本発明は、保護膜が配設される半導体素子を形成する半導体装置の製造方法に関する。
電力用半導体装置では、さらなる損失低減及び高温動作対応のために、Ｓｉからなる半導体素子の代わりに、ＳｉＣからなる薄型の半導体素子を搭載することが提案されている。また、このような半導体素子の表面を保護するために、当該表面に保護膜を形成することが提案されている（例えば特許文献１）。
特開２０１５−１７３２５３号公報
特許文献１に記載の半導体装置の製造方法では、バックメタル及び保護膜が配設され、１００μｍ程度に薄板化された半導体ウェハに対して、保護膜を本キュアした後に、ダイシング工程を実施する。しかしながら、このような製造方法では、保護膜の本キュアの熱履歴により、バックメタルや保護膜などの膜応力が上昇して、薄板化された半導体ウェハが反ってしまうため、その後に、半導体素子を切り出すダイシングなどの切断工程を適切に実施することができないという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、保護膜が配設される半導体素子において、切断工程を適切に実施可能な技術を提供することを目的とする。
本発明に係る半導体装置の製造方法は、（ａ）複数の半導体素子構造が配設された半導体基板を準備する工程と、（ｂ）前記半導体基板をダイシングテープに貼り付ける工程と、（ｃ）前記工程（ｂ）の後に、前記複数の半導体素子構造の間の前記半導体基板に溝を形成する工程と、（ｄ）前記複数の半導体素子構造のそれぞれの端部と、前記溝の側面及び底面とに亘って、保護膜前駆体溶液を塗布する工程と、（ｅ）前記保護膜前駆体溶液中の溶媒を粗乾燥させて保護膜を形成する工程と、（ｆ）前記溝に沿って前記保護膜を切断する工程と、（ｇ）前記複数の半導体素子構造の間を切断する工程と、（ｈ）前記工程（ｆ）の後に、前記工程（ｇ）の切断で形成された複数の半導体素子を前記ダイシングテープから剥がす工程と、（ｉ）前記工程（ｇ）または前記工程（ｈ）の後に、前記保護膜中の溶媒を揮発させる本キュアを行う工程とを備える。
本発明によれば、保護膜前駆体溶液中の溶媒を粗乾燥させて保護膜を形成する工程と、複数の半導体素子構造の間を切断する工程、または、複数の半導体素子をダイシングテープから剥がす工程の後に保護膜中の溶媒を揮発させる本キュアを行う工程とを備える。このような構成によれば、保護膜が配設される半導体素子において切断工程を適切に実施することができる。
実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 実施の形態１に係る半導体装置の工程を示す平面図である。 実施の形態１に係る半導体装置の工程を示す断面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態１に係る半導体装置の工程を示す拡大断面図である。 実施の形態１に係る半導体装置の工程を示す拡大平面図である。 実施の形態２に係る半導体装置の製造方法を示すフローチャートである。 実施の形態２に係る半導体装置の工程を示す拡大断面図である。 実施の形態２に係る半導体装置の工程を示す拡大平面図である。 実施の形態２に係る半導体装置の工程を示す拡大断面図である。 実施の形態２に係る半導体装置の工程を示す拡大平面図である。 実施の形態２に係る半導体装置の工程を示す拡大断面図である。 実施の形態２に係る半導体装置の工程を示す拡大平面図である。 実施の形態２に係る半導体装置の工程を示す拡大断面図である。 実施の形態２に係る半導体装置の工程を示す拡大平面図である。 実施の形態２に係る半導体装置の工程を示す拡大断面図である。 実施の形態２に係る半導体装置の工程を示す拡大平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。図２は、ステップＳ２の工程が終了した状態を示す平面図であり、図３は、図２のＡ−Ａ線に沿った断面図である。図４は、図３の破線部分を拡大した拡大断面図であり、図５は、図４に対応する拡大平面図である。
まず、図４及び図５に示すように、ステップＳ１にて、複数の半導体素子構造１３が配設された半導体基板１１を準備する。そして、図３及び図４に示すように、ステップＳ２にて、半導体基板１１をダイシングテープ２に貼り付ける。
半導体基板１１は、通常の半導体ウェハから構成されてもよいし、半導体ウェハ上にエピタキシャル層を成長された後に半導体ウェハが除去されたエピタキシャル層であってもよい。以下の説明では、半導体基板１１は、通常のウェハであるものとして説明する。なお、本実施の形態１では、半導体基板１１の表面にはエピタキシャル層１２が配設されている。また本実施の形態１では、半導体装置に組み込んだときの応力の低減、及び、半導体基板１１に通電したときの電気抵抗の低減のために、半導体基板１１は、１００μｍ程度の厚さを有するように仕上げられている。
半導体素子構造１３は、以下に説明する工程を経て半導体素子となる構造である。半導体素子は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＢＤ（Schottky Barrier Diode）、及び、ＰＮＤ（PN junction diode）の少なくともいずれか１つを含む。
本実施の形態１に係る半導体素子構造１３は、図４に示すように、酸化膜１３ａと、表面電極１３ｂと、配線１３ｃと、配線被覆膜１３ｄと、裏面電極１３ｅとを含む。酸化膜１３ａは、エピタキシャル層１２の表面に選択的に配設され、表面電極１３ｂ及び配線１３ｃは、エピタキシャル層１２及び酸化膜１３ａ上に選択的に配設され、配線被覆膜１３ｄは、表面電極１３ｂ及び配線１３ｃを覆うように配設される。裏面電極１３ｅは、半導体基板１１の裏面に配設される。
半導体基板１１が、炭化珪素（ＳｉＣ）から構成される場合、半導体素子の、高温下の安定動作、及び、ＳＷ速度の高速化が可能となる。なお、半導体基板１１は、ワイドバンドギャップ半導体であるＳｉＣに限ったものではなく、窒化ガリウム（ＧａＮ）、ダイヤモンドなどの他のワイドバンドギャップ半導体から構成されてもよいし、通常の珪素から構成されてもよい。
ダイシングテープ２は、裏面電極１３ｅに貼り付けられる。ＵＶ（紫外線）照射により、粘着力が低下するダイシングテープがダイシングテープ２に用いられた場合には、所望の工程の後に、半導体基板１１などを、ダイシングテープ２から容易に剥離することができる。
ステップＳ３にて、図６及び図７に示すように、複数の半導体素子構造１３の間の半導体基板１１に溝１４を形成する。本実施の形態１では、溝１４を形成することによって、複数の半導体素子構造１３の間を切断する。すなわち本実施の形態１では、複数の半導体素子構造１３の間の半導体基板１１に溝１４を形成する工程は、複数の半導体素子構造１３の間を切断する工程を含む。ステップＳ３の半導体基板１１の切断工程には、例えば、ブレード（回転ブレード状の砥石）を用いたダイシング工程が用いられる。ステップＳ３の半導体基板１１の切断工程によって、半導体基板１１から複数の半導体素子１が切り離され、ダイシングテープ２が半導体基板１１から部分的に露出する。本実施の形態１では、これ以降の工程における半導体素子構造１３は、半導体素子１と実質的に同じである。
ステップＳ４にて、図８及び図９に示すように、複数の半導体素子構造１３のそれぞれの端部と、溝１４の側面及び底面とに亘って、保護膜前駆体溶液１５ａを塗布する。本実施の形態１では、この塗布によって、複数の半導体素子１のそれぞれの端部及び側壁と、露出されたダイシングテープ２の上面とに亘って、保護膜前駆体溶液１５ａが塗布される。
保護膜前駆体溶液１５ａは、例えば、ディスペンサーなどを用いて、ダイシングラインに沿って上記領域のみに選択的に塗布されることが好ましい。このように塗布すれば、余分な領域に塗布することなく、半導体素子１の端部とダイシングラインとのみに、保護膜前駆体溶液１５ａを塗布することができるので、保護膜前駆体溶液１５ａが他の工程に悪影響を与えることを抑制することができる。また、保護膜前駆体溶液１５ａが濡れ広がりすぎて、塗布が必要な半導体素子１の角部にて、保護膜前駆体溶液１５ａの厚さ、ひいては次の工程で形成される保護膜１５ｂの厚さが薄くなることを抑制することができる。
ステップＳ５にて、保護膜前駆体溶液１５ａ中の溶媒を粗乾燥させて保護膜１５ｂを形成するプリベーク工程を行う。なお、粗乾燥は、後述する本キュア工程の温度よりも低い温度の加熱処理であり、例えば、保護膜１５ｂなどの膜において半導体基板１１を反らせる膜応力が生じない程度の加熱処理である。ステップＳ５のプリベーク工程では、保護膜１５ｂなどの膜の材質にもよるが、例えば、保護膜前駆体溶液１５ａを大気雰囲気中で１５０℃程度のホットプレートで加熱する。保護膜前駆体溶液１５ａ中の溶媒を粗乾燥させて、固体化された保護膜１５ｂを形成することにより、半導体素子１の外周に治具等が触れても、半導体素子１にパターン欠損が発生することを抑制することができる。
ステップＳ６にて、図１０及び図１１に示すように、溝１４、すなわちダイシングラインに沿って、半導体素子１の端部及び側壁の保護膜１５ｂを残しつつ、保護膜１５ｂを切断する。保護膜１５ｂを、例えばポリイミドなどの有機膜から構成した場合には、保護膜１５ｂの切断工程には、例えば、当該有機膜を容易に切断可能なレーザが用いられる。保護膜１５ｂを切断することにより、次の剥離工程（ピックアップ工程）の際に、各半導体素子１を容易に剥離（ピックアップ）することができる。
ステップＳ７にて、図１２及び図１３に示すように、複数の半導体素子１をダイシングテープ２から剥がしてピックアップする。ステップＳ５のプリベーク工程によって、溶媒がある程度除去されており、かつ、ステップＳ６の保護膜１５ｂの切断工程によって、隣り合う半導体素子１同士は保護膜１５ｂにおって繋がっていないので、各半導体素子１を容易にピックアップすることができる。次の本キュア工程の準備として、ピックアップした半導体素子１は、例えば、金属やカーボン製の耐熱性を有するトレイに収容される。
ステップＳ８にて、図１４及び図１５に示すように、保護膜１５ｂ中の溶媒を揮発させる本キュアを行うことにより、本キュア保護膜１５ｃを形成する。溶媒を粗乾燥させるステップＳ５のプリベーク工程は、通常１５０℃以下の温度で実施される。保護膜１５ｂの溶媒を、保護膜前駆体溶液１５ａ中に初期に含まれる溶媒量に対して９５％以上揮発させるステップＳ８の本キュア工程は、１５０℃よりも大きい温度で実施される。例えば、保護膜１５ｂがポリイミドである場合において、本キュア工程でポリイミドのイミド化が必要になる場合には、本キュア工程は１８０℃以上の温度で実施される。ここでは一例として、ステップＳ８の本キュア工程で、保護膜１５ｂを３００℃程度で加熱する。なお、ここでは、ステップＳ７の後に本キュアを行ったが、ステップＳ６とステップＳ７との間に本キュアを行ってもよい。ステップＳ８の後、必要に応じて、半導体素子をエポキシ系樹脂などの硬化型樹脂で封止してパッケージを形成する。
＜実施の形態１のまとめ＞
例えば、複数の半導体素子構造１３が１つの半導体基板として繋がった状態で、ステップＳ８のような保護膜１５ｂの本キュア工程を実施すると、加熱によって保護膜１５ｂや半導体素子構造１３の裏面電極１３ｅなどの膜応力が上昇することに起因して、半導体ウェハなどの半導体基板１１に反りが発生する。その結果、それ以降、ダイシングなどの切断工程を適切に実施できなくなる。
これに対して本実施の形態１では、半導体基板１１の切断及び保護膜１５ｂの切断によって複数の半導体素子１が個別化された後に、保護膜１５ｂの本キュア工程を実施する。これにより、半導体基板１１の反りが抑制された本キュア前の状態で、半導体基板１１の切断及び保護膜１５ｂの切断を実施することができるため、これらの切断を適切に実施することができる。また、保護膜１５ｂの本キュア工程を実施した後では、半導体素子１はすでに個別化されているため、複数の半導体素子１がダイシングテープ２で繋がっていることによる累積的な反りは生じない。このため、保護膜１５ｂの本キュア工程を実施した後において、位置合わせを伴う工程を適切に行うことができる。
なお、仮に、ダイシングテープ２から剥がした後の半導体素子１のそれぞれに保護膜前駆体溶液１５ａを塗布する場合には、半導体素子１ごとにディスペンサーの位置合わせが必要になるため生産性が低い。これに対して、本実施の形態１では、半導体素子１をダイシングテープ２に貼り付けた状態で、保護膜前駆体溶液１５ａを塗布する。このような工程によれば、ダイシングラインの位置合わせによって、複数の半導体素子１についてディスペンサーの位置合わせを行うことができるので、ディスペンサーの位置合わせ回数の低減、ひいては生産性の向上化が可能となる。また、半導体素子１をダイシングテープ２に貼り付けた状態で、保護膜前駆体溶液１５ａを塗布することにより、保護膜前駆体溶液１５ａが半導体素子１の裏面に回り込んで、裏面電極１３ｅなどの回路パターンの接合面を汚染してしまうことを抑制することができる。
また、一般的に、ダイシングテープ２は使い捨てされるため、例えば、保護膜前駆体溶液１５ａで汚染されたり、レーザ加工で破損を受けたりしても、次の製品の処理には使われない。このため、劣化したダイシングテープ２による半導体素子１への破損や汚染を気にせずに、半導体装置を効率的に生産することができる。
また、レーザを用いた保護膜１５ｂの切断は、例えばブレードなどを用いた機械的な切断に比べて、保護膜１５ｂへの応力を抑制することができる。このため、本キュア工程が実施されていない密着性の低い保護膜１５ｂが、半導体素子１から剥離することを抑制することができる。
＜実施の形態２＞
図１６は、本発明の実施の形態２に係る半導体装置の製造方法を示すフローチャートである。ステップＳ１１及びステップＳ１２では、実施の形態１のステップＳ１及びステップＳ２と同様の工程が行われ、図３及び図４の構造体と同じ構造体が得られる。
ステップＳ１３にて、図１７及び図１８に示すように、例えばブレードを用いて、複数の半導体素子構造１３の間の半導体基板１１に溝１４を形成する。本実施の形態２に係る溝１４は、ダイシングテープ２と逆側からエピタキシャル層１２を貫通して半導体基板１１の内部まで達している。すなわち、溝１４は、エピタキシャル層１２の厚さ１２ｔよりも大きい深さ１１ｔ１を有している。エピタキシャル層１２の厚さ１２ｔは、半導体素子１の定格耐圧によって設計されるが、ＳｉＣからなる半導体装置においては、概ね、２０μｍ以下であり、１０μｍ程度であることが主流である。溝１４の深さ１１ｔ１は、少なくとも２０μｍ以上であり、５０μｍ程度であれば、確実にエピタキシャル層１２の厚さ１２ｔよりも大きくすることができる。半導体基板１１の厚さ１１ｔが１００μｍ程度であり、溝１４の深さ１１ｔ１が５０μｍ程度である場合には、半導体基板１１の溝１４下の残りの部分の厚さ１１ｔ２は５０μｍ程度になる。
ステップＳ１４にて、図１９及び図２０に示すように、複数の半導体素子構造１３のそれぞれの端部と、溝１４の側面及び底面とに亘って、保護膜前駆体溶液１５ａを塗布する。なお、保護膜前駆体溶液１５ａは、例えば、ディスペンサーなどを用いて、ダイシングラインに沿って上記領域のみに選択的に塗布されることが好ましい。このように塗布すれば、余分な領域に塗布することなく、半導体素子構造１３の端部とダイシングラインとのみに、保護膜前駆体溶液１５ａを塗布することができるので、保護膜前駆体溶液１５ａが他の工程に悪影響を与えることを抑制することができる。また、保護膜前駆体溶液１５ａが濡れ広がりすぎて、塗布が必要な半導体素子構造１３の角部にて、保護膜前駆体溶液１５ａの厚さ、ひいては次の工程で形成される保護膜１５ｂの厚さが薄くなることを抑制することができる。
なお、実施の形態１では、半導体基板１１を完全に切断したあとに保護膜前駆体溶液１５ａを塗布していたため、溝１４の深さは、半導体基板１１の厚さ１１ｔと実質的に同じである。これに対して、本実施の形態２では、半導体基板１１の途中で切断を止めているので、本実施の形態２の溝１４の深さ１１ｔ１は、実施の形態１の溝１４の深さよりも浅くなる。このため、上記のような保護膜前駆体溶液１５ａの厚さ、ひいては次の工程で形成される保護膜１５ｂの厚さが薄くなることをさらに抑制することができる。
ステップＳ１５にて、保護膜前駆体溶液１５ａ中の溶媒を粗乾燥させて保護膜１５ｂを形成するプリベーク工程を行う。なお、粗乾燥は、実施の形態１のステップＳ５の粗乾燥と同様であり、例えば、保護膜前駆体溶液１５ａを大気雰囲気中で１５０℃程度のホットプレートで加熱する。半導体基板１１裏面側の裏面電極１３ｅなどによって複数の半導体素子構造１３が繋がった状態で熱処理することになるが、１５０℃程度の低温の熱処理であれば、保護膜１５ｂ及び裏面電極１３ｅなどの膜応力の上昇が抑制され、半導体基板１１の反りを回避することができる。なお、この時点で３００℃程度の熱処理を施す本キュア工程を実施した場合には、裏面電極１３ｅの膜応力が大きく上昇して、半導体基板１１が反り、それ以降の切断工程などを適切に実施することができなくなる。
ステップＳ１６にて、図２１及び図２２に示すように、溝１４、すなわちダイシングラインに沿って、半導体素子構造１３の端部及び側壁の保護膜１５ｂを残しつつ、保護膜１５ｂを切断する。本実施の形態２では、保護膜１５ｂと、当該保護膜１５ｂ下の半導体基板１１とを一括して切断する。すなわち、複数の半導体素子構造１３の間を切断する工程は、保護膜１５ｂを切断する工程と並行して行われる。このような工程によれば、生産性を高めることができる。
なお、ステップＳ１６の切断にブレードを用いる場合には、チッピングが発生するおそれがある。しかしながら、ステップＳ１６の工程を実施する時点で、半導体素子１の耐圧特性に司るエピタキシャル層１２はすでに切断されており、半導体基板１１の下部だけが残っている。このため、仮に、半導体基板１１の下部にチッピングが発生しても、特性不良に至る可能性は低減され、品質を維持したまま、生産することができる。
また、ステップＳ１６の切断にレーザを用いる場合には、半導体基板１１の切断に比較的大きなパワーのレーザ光が必要である。このため、半導体基板１１の溝１４下の残りの部分の厚さ１１ｔ２を、例えば５０μｍ以下にするなど、極力薄く仕上げておくことが望ましい。
ステップＳ１７にて、図２３及び図２４に示すように、複数の半導体素子１をダイシングテープ２から剥がしてピックアップする。次の本キュア工程の準備として、ピックアップした半導体素子１は、例えば、金属やカーボン製の耐熱性を有するトレイに収容される。
ステップＳ１８にて、図２５及び図２６に示すように、保護膜１５ｂ中の溶媒を揮発させる本キュアを行うことにより、本キュア保護膜１５ｃを形成する。溶媒を粗乾燥させるステップＳ１５のプリベーク工程は、通常１５０℃以下の温度で実施される。保護膜１５ｂの溶媒を、保護膜前駆体溶液１５ａ中に初期に含まれる溶媒量に対して９５％以上揮発させるステップＳ１８の本キュア工程は、１５０℃よりも大きい温度で実施される。例えば、保護膜１５ｂがポリイミドである場合において、本キュア工程でポリイミドのイミド化が必要になる場合には、本キュア工程は１８０℃以上の温度で実施される。ここでは一例として、ステップＳ１８の本キュア工程で、保護膜１５ｂを３００℃程度で加熱する。なお、ここでは、ステップＳ１７の後に本キュアを行ったが、ステップＳ１６とステップＳ１７との間に本キュアを行ってもよい。ステップＳ１８の後、必要に応じて、半導体素子をエポキシ系樹脂などの硬化型樹脂で封止してパッケージを形成する。
＜実施の形態２のまとめ＞
本実施の形態２では、ダイシングテープ２と逆側からエピタキシャル層１２を貫通する溝１４と、保護膜１５ｂとを形成し、半導体基板１１の切断によって複数の半導体素子１が個別化された後に、保護膜１５ｂの本キュア工程を実施する。これにより、半導体基板１１の反りが抑制された本キュア前の状態で、半導体基板１１の切断を実施することができるため、これらの切断を適切に実施することができる。また、半導体基板１１の切断によるエピタキシャル層１２のチッピングを抑制することができるため、半導体素子１の耐圧特性の低下を抑制することができる。さらに、保護膜前駆体溶液１５ａの不要な濡れ広がりを抑制することができる。
＜変形例＞
実施の形態２では、ステップＳ１６にて、保護膜１５ｂと、当該保護膜１５ｂ下の半導体基板１１とを一括して切断したが、これに限ったものではない。例えば、複数の半導体素子構造１３の間を切断する工程は、保護膜１５ｂを切断する工程と個別に行われてもよい。そして、保護膜１５ｂの切断にレーザが用いられ、複数の半導体素子構造１３の間の切断にブレードが用いられてもよい。このような構成によれば、保護膜１５ｂの屑がブレードに巻き込まれて付着し、砥石ブレードの寿命が短くなることを抑制することができるので、ブレードを用いた製造方法の生産性を高めることができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ 半導体素子、２ ダイシングテープ、１１ 半導体基板、１２ エピタキシャル層、１３ 半導体素子構造、１４ 溝、１５ａ 保護膜前駆体溶液、１５ｂ 保護膜。

Claims (5)

  1. （ａ）複数の半導体素子構造が配設された半導体基板を準備する工程と、
    （ｂ）前記半導体基板をダイシングテープに貼り付ける工程と、
    （ｃ）前記工程（ｂ）の後に、前記複数の半導体素子構造の間の前記半導体基板に溝を形成する工程と、
    （ｄ）前記複数の半導体素子構造のそれぞれの端部と、前記溝の側面及び底面とに亘って、保護膜前駆体溶液を塗布する工程と、
    （ｅ）前記保護膜前駆体溶液中の溶媒を粗乾燥させて保護膜を形成する工程と、
    （ｆ）前記溝に沿って前記保護膜を切断する工程と、
    （ｇ）前記複数の半導体素子構造の間を切断する工程と、
    （ｈ）前記工程（ｆ）の後に、前記工程（ｇ）の切断で形成された複数の半導体素子を前記ダイシングテープから剥がす工程と、
    （ｉ）前記工程（ｇ）または前記工程（ｈ）の後に、前記保護膜中の溶媒を揮発させる本キュアを行う工程と
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記工程（ｃ）は前記工程（ｇ）を含む、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記工程（ｆ）の前記保護膜の切断にレーザが用いられる、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記工程（ａ）の前記半導体基板の表面にはエピタキシャル層が配設され、
    前記工程（ｃ）の前記溝は、前記ダイシングテープと逆側から前記エピタキシャル層を貫通して前記半導体基板の内部まで達し、
    前記工程（ｇ）は前記工程（ｆ）と並行して行われる、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法であって、
    前記工程（ａ）の前記半導体基板の表面にはエピタキシャル層が配設され、
    前記工程（ｃ）の前記溝は、前記ダイシングテープと逆側から前記エピタキシャル層を貫通して前記半導体基板の内部まで達し、
    前記工程（ｇ）は前記工程（ｆ）と個別に行われ、
    前記工程（ｆ）の前記保護膜の切断にレーザが用いられ、
    前記工程（ｇ）の前記複数の半導体素子構造の間の切断にブレードが用いられる、半導体装置の製造方法。
JP2019193952A 2019-10-25 2019-10-25 半導体装置の製造方法 Active JP7370215B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019193952A JP7370215B2 (ja) 2019-10-25 2019-10-25 半導体装置の製造方法
US16/931,678 US11302538B2 (en) 2019-10-25 2020-07-17 Semiconductor device manufacturing method
DE102020126964.1A DE102020126964A1 (de) 2019-10-25 2020-10-14 Verfahren zum Herstellen einer Halbleitervorrichtung
CN202011125680.1A CN112713099B (zh) 2019-10-25 2020-10-20 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019193952A JP7370215B2 (ja) 2019-10-25 2019-10-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2021068832A true JP2021068832A (ja) 2021-04-30
JP7370215B2 JP7370215B2 (ja) 2023-10-27

Family

ID=75379351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019193952A Active JP7370215B2 (ja) 2019-10-25 2019-10-25 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US11302538B2 (ja)
JP (1) JP7370215B2 (ja)
CN (1) CN112713099B (ja)
DE (1) DE102020126964A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023007679A1 (ja) * 2021-07-29 2023-02-02 オリンパス株式会社 撮像ユニット、内視鏡、および、撮像ユニットの製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
JP2003086615A (ja) * 2001-09-10 2003-03-20 Shigeru Koshibe 半導体装置の樹脂封止方法
JP2007189066A (ja) * 2006-01-13 2007-07-26 Murata Mfg Co Ltd 電子部品の製造方法及び電子部品の基板集合体
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2011054653A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置の製造方法
JP2011061112A (ja) * 2009-09-14 2011-03-24 Shinko Electric Ind Co Ltd 半導体チップ積層体及び製造方法
JP2013175642A (ja) * 2012-02-27 2013-09-05 Disco Abrasive Syst Ltd ウェーハのレーザー加工方法
WO2017077792A1 (ja) * 2015-11-05 2017-05-11 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2019050264A (ja) * 2017-09-08 2019-03-28 株式会社ディスコ ウェーハの加工方法
JP2019102599A (ja) * 2017-11-30 2019-06-24 新日本無線株式会社 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4025177B2 (ja) * 2001-11-26 2007-12-19 三井金属鉱業株式会社 絶縁層付銅箔の製造方法
JP4211696B2 (ja) * 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
US8580657B2 (en) * 2008-09-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting sidewalls of semiconductor chips using insulation films
JP2015173253A (ja) 2014-02-20 2015-10-01 株式会社テラプローブ 半導体装置の製造方法
JP6539919B2 (ja) * 2015-05-25 2019-07-10 リンテック株式会社 半導体装置の製造方法
JP6617471B2 (ja) * 2015-08-12 2019-12-11 住友ベークライト株式会社 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
JP2003086615A (ja) * 2001-09-10 2003-03-20 Shigeru Koshibe 半導体装置の樹脂封止方法
JP2007189066A (ja) * 2006-01-13 2007-07-26 Murata Mfg Co Ltd 電子部品の製造方法及び電子部品の基板集合体
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2011054653A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置の製造方法
JP2011061112A (ja) * 2009-09-14 2011-03-24 Shinko Electric Ind Co Ltd 半導体チップ積層体及び製造方法
JP2013175642A (ja) * 2012-02-27 2013-09-05 Disco Abrasive Syst Ltd ウェーハのレーザー加工方法
WO2017077792A1 (ja) * 2015-11-05 2017-05-11 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP2019050264A (ja) * 2017-09-08 2019-03-28 株式会社ディスコ ウェーハの加工方法
JP2019102599A (ja) * 2017-11-30 2019-06-24 新日本無線株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023007679A1 (ja) * 2021-07-29 2023-02-02 オリンパス株式会社 撮像ユニット、内視鏡、および、撮像ユニットの製造方法

Also Published As

Publication number Publication date
CN112713099A (zh) 2021-04-27
US20210125838A1 (en) 2021-04-29
DE102020126964A1 (de) 2021-04-29
JP7370215B2 (ja) 2023-10-27
CN112713099B (zh) 2024-04-16
US11302538B2 (en) 2022-04-12

Similar Documents

Publication Publication Date Title
KR101309675B1 (ko) 반도체장치의 제조방법
JP6994646B2 (ja) 素子チップの製造方法
JP6425835B2 (ja) ダイヤモンド−半導体複合基板を製造する方法
JP6004100B2 (ja) 半導体装置の製造方法
JP6575874B2 (ja) 素子チップの製造方法
JP6308632B2 (ja) ウェハを分割する方法
JP6524554B2 (ja) 素子チップの製造方法
JP6604476B2 (ja) 素子チップの製造方法
CN113454758B (zh) 半导体元件的制造方法
CN112713099B (zh) 半导体装置的制造方法
JP2009212439A (ja) 半導体装置の製造方法および半導体製造装置
JP2016046480A (ja) 半導体装置の製造方法
JP2016167573A (ja) 半導体装置の製造方法
JP2022069819A (ja) 半導体装置の製造方法及びホットプレート
JP7170261B2 (ja) 素子チップの製造方法
JP2017163071A (ja) 素子チップおよびその製造方法
WO2020235074A1 (ja) 半導体基板の製造方法および半導体装置の製造方法
JP2017055008A (ja) 半導体装置
KR102718211B1 (ko) 반도체 소자의 제조 방법
US20090081880A1 (en) Method for manufacturing semiconductor device
WO2022210680A1 (ja) パワー半導体及びその製造方法
JP2017163069A (ja) 素子チップの製造方法
JP4157857B2 (ja) 半導体装置の製造方法
JP2023138879A (ja) 半導体製造装置及び半導体装置の製造方法
JP2023057390A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211012

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221101

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20221107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231017

R150 Certificate of patent or registration of utility model

Ref document number: 7370215

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150