JP2017163071A - 素子チップおよびその製造方法 - Google Patents

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Abstract

【課題】劈開の起点を保護膜で被覆して、素子チップの抗折強度を向上させる。
【解決手段】基板を準備する工程と、基板の分割領域にレーザ光を照射して第１ダメージ領域および第２ダメージ領域を形成するレーザスクライブ工程と、基板を第１プラズマに晒すことにより第１ダメージ領域を除去するとともに、第２ダメージ領域の一部を露出させる異方性エッチング工程と、素子領域と分割領域と露出した第２ダメージ領域の一部とに保護膜を堆積させる保護膜堆積工程と、基板を第２プラズマに晒すことにより、分割領域に堆積した保護膜の一部および素子領域に堆積した保護膜を除去するとともに、第２ダメージ領域の一部を覆う保護膜を残存させる、保護膜エッチング工程と、第２主面を支持部材で支持した状態で基板を第３プラズマに晒すことにより、基板を素子チップに分割するプラズマダイシング工程と、を備える素子チップの製造方法。
【選択図】図２Ａ

Description

本発明は、素子チップおよびその製造方法に関し、特に抗折強度に優れる素子チップの製造方法に関する。
素子チップは、図５に示すように、半導体層である第１層３１と絶縁膜を含む第２層３２とを含む基板３０をダイシングすることによって製造される。基板３０は、基板３０を区画する分割領域Ｒ１１と分割領域Ｒ１１によって画定される複数の素子領域Ｒ１２とを備える（図５（ａ））。基板３０の分割領域Ｒ１１を除去することにより、基板３０はダイシングされて、複数の素子チップ１３０が形成される。特許文献１は、分割領域Ｒ１１をレーザ光Ｌによってスクライビングした後（図５（ｂ））、プラズマＰによってエッチングすることにより（図５（ｃ））、基板３０をダイシングすることを教示している。
特表２０１３−５３５１１４号公報
レーザスクライブ工程（図５（ｂ））では、通常、熱影響により基板３０にダメージ領域ＤＲが形成される。ダメージ領域ＤＲは、熱の伝搬により、レーザ光が照射された分割領域Ｒ１１よりも広がって形成される。そのため、その後、分割領域Ｒ１１をプラズマエッチングにより除去しても、素子領域Ｒ１２、つまり、ダイシングされた素子チップ１３０の端面には、ダメージ領域ＤＲが残存する（図５（ｃ））。ダメージ領域ＤＲでは、結晶の乱れや、多結晶の場合は結晶粒の粗大化がみられる。そのため、特に、第１層３１に残存するダメージ領域ＤＲは、第１層３１が劈開する起点になり易く、素子チップ１３０が損傷する原因となり得る。つまり、この方法では、素子チップ１３０の抗折強度が低下し易い。
本発明の一局面は、第１主面および第２主面を備え、半導体層である第１層と、前記第１層の前記第１主面側に形成された絶縁膜を含む第２層と、を備える基板であって、複数の素子領域と、前記素子領域を画定する分割領域を備える基板を準備する工程と、前記分割領域に前記第１主面側からレーザ光を照射して、前記分割領域に前記第１層が露出する露出部を備える開口を形成するとともに、前記露出部に第１ダメージ領域を形成し、前記第１ダメージ領域の近傍であって、前記第１層の前記第２層に覆われる部分に第２ダメージ領域を形成するレーザスクライブ工程と、前記レーザスクライブ工程の後、前記基板を第１プラズマに晒すことにより前記第１ダメージ領域を異方的にエッチングして、前記第１ダメージ領域を除去するとともに、前記第２ダメージ領域の一部を露出させる異方エッチング工程と、前記異方性エッチング工程の後、前記素子領域と前記分割領域と露出した前記第２ダメージ領域の前記一部とに保護膜を堆積させる保護膜堆積工程と、前記保護膜堆積工程の後、前記基板を第２プラズマに晒すことにより前記保護膜を異方的にエッチングして、前記分割領域に堆積した前記保護膜の一部および前記素子領域に堆積した前記保護膜を除去するとともに、前記第２ダメージ領域の前記一部を覆う前記保護膜を残存させる、保護膜エッチング工程と、前記保護膜エッチング工程の後、前記第２主面を支持部材で支持した状態で前記基板を第３プラズマに晒すことにより、前記分割領域を異方的にエッチングして、前記基板を、前記素子領域を備える複数の素子チップに分割するプラズマダイシング工程と、を備える、素子チップの製造方法に関する。
本発明の他の一局面は、積層面とその反対側の面とを備える半導体層である第１層と、前記積層面上に積層された絶縁膜を含む第２層と、を備える素子チップであって、前記第１層の前記積層面側の周縁部に形成された段差と、前記第２層の端面と前記段差のステップ面と前記ステップ面からの立ち上がり面とを覆う保護膜と、をさらに備え、前記第１層が、前記段差の前記立ち上がり面に前記保護膜で被覆されたダメージ領域を備える、素子チップに関する。
本発明によれば、劈開の起点になり得るダメージ領域が保護膜で被覆されるため、素子チップの抗折強度が向上する。
本発明の実施形態に係る製造方法の一部の工程を示す断面図である（（ａ）〜（ｄ））。 本発明の実施形態に係る製造方法の残りの工程を示す断面図である（（ｅ）および（ｆ））。 本発明の実施形態に係る素子チップを示す断面図である。 本発明の他の実施形態に係る素子チップを示す断面図である。 搬送キャリアを示す上面図（ａ）および断面図（ｂ）である。 プラズマ処理装置の概略構造を断面で示す概念図である。 従来の素子チップの製造方法の各工程を示す断面図である（（ａ）〜（ｃ））。
本実施形態では、ダイシングされた素子チップからレーザ光によるダメージ領域が露出しない方法、つまり、素子チップにダメージ領域を内在させる方法により、基板をダイシングする。すなわち、第１主面および第２主面を備え、半導体層である第１層と、第１層の第１主面側に形成された絶縁膜を含む第２層と、を備える基板であって、複数の素子領域と、素子領域を画定する分割領域を備える基板を準備する工程と、分割領域に第１主面側からレーザ光を照射して、分割領域に第１層が露出する露出部を備える開口を形成するとともに、露出部に第１ダメージ領域を形成し、第１ダメージ領域の近傍であって、第１層の第２層に覆われる部分に第２ダメージ領域を形成するレーザスクライブ工程と、レーザスクライブ工程の後、基板を第１プラズマに晒すことにより第１ダメージ領域を異方的にエッチングして、第１ダメージ領域を除去するとともに、第２ダメージ領域の一部を露出させる異方エッチング工程と、異方性エッチング工程の後、素子領域と分割領域と露出した第２ダメージ領域の一部とに保護膜を堆積させる保護膜堆積工程と、保護膜堆積工程の後、基板を第２プラズマに晒すことにより保護膜を異方的にエッチングして、分割領域に堆積した保護膜の一部および素子領域に堆積した保護膜を除去するとともに、第２ダメージ領域の一部を覆う保護膜を残存させる、保護膜エッチング工程と、保護膜エッチング工程の後、第２主面を支持部材で支持した状態で基板を第３プラズマに晒すことにより、分割領域を異方的にエッチングして、基板を、素子領域を備える複数の素子チップに分割するプラズマダイシング工程と、を備える方法により、素子チップを製造する。
本実施形態に係る製造方法を、図１Ａおよび図１Ｂを参照しながら説明する。図１Ａおよび図１Ｂは、本実施形態に係る製造方法の各工程を示す断面図である（図１Ａ（ａ）〜図１Ｂ（ｆ））。
（１）準備工程
まず、ダイシングの対象となる基板１０を準備する（図１Ａ（ａ））。基板１０は、第１主面１０Ｘおよび第２主面１０Ｙを備えており、半導体層である第１層１１と、第１層１１の第１主面１０Ｘ側に形成された絶縁膜を含む第２層１２と、を備える。また、基板１０は、分割領域Ｒ１と、分割領域Ｒ１によって画定される複数の素子領域Ｒ２とに区画されている。したがって、第１層１１は、分割領域Ｒ１に対応する第１分割領域１１１と、素子領域Ｒ２に対応する複数の第１素子領域１１２とを備える。第２層１２は、分割領域Ｒ１に対応する第２分割領域１２１と、素子領域Ｒ２に対応する複数の第２素子領域１２２とを備える。基板１０の素子領域Ｒ２（第１素子領域１１２および第２素子領域１２２）には、半導体回路、電子部品素子、ＭＥＭＳ等の回路層（いずれも図示せず）が形成されていてもよい。
第１層１１は、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等からなる半導体層である。第２層１２は、少なくとも絶縁膜を含んでいる。絶縁膜は、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、タンタル酸リチウム（ＬｉＴａＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）等を含む。第２層１２は、絶縁膜の他、多層配線層（例えば、ｌｏｗ−ｋ（低誘電率）材料と銅（Ｃｕ）配線層との積層体）、金属材料、樹脂保護層（例えば、ポリイミド）、レジスト等を含んでいてもよい。
（２）レーザスクライブ工程
レーザスクライブ工程では、第２分割領域１２１に第１主面１０Ｘ側からレーザ光Ｌを照射して、第２分割領域１２１の一部を除去し、第１分割領域１１１が一部露出した開口１０Ａを形成する（図１Ａ（ｂ））。言い換えれば、レーザスクライブ工程では、第１分割領域１１１の一部を露出させて、露出部１１１ａを形成する。レーザ光Ｌの中心波長は特に限定されず、例えば３５０〜６００ｎｍである。
レーザ光Ｌの照射により、開口１０Ａの周囲には、レーザ光Ｌの熱影響を受けたダメージ領域ＤＲが形成される。そのため、露出部１１１ａの下方に第１ダメージ領域ＤＲ１が形成されるとともに、第１ダメージ領域ＤＲ１の近傍であって、第２層１２に覆われる第１層１１にも第２ダメージ領域ＤＲ２が形成される。第２ダメージ領域ＤＲ２は、例えば第１ダメージ領域ＤＲ１を挟持または囲むように形成される。第２素子領域１２２の端面にもまた、第３ダメージ領域ＤＲ３が形成される。図１Ａ（ｂ）〜図１Ｂ（ｆ）において、ダメージ領域ＤＲとそれ以外の領域との境界面Ｓを破線で示す。ダメージ領域ＤＲ１、ＤＲ２、ＤＲ３の厚みは、レーザ光Ｌの照射条件やレーザ光Ｌが照射される部分の材質によって変わるが、例えば、０．１〜１０μｍ程度である。
図１Ａ（ｂ）では、レーザスクライブ工程において、第１分割領域１１１の表面に露出部１１１ａを形成しているが、これに限定されない。例えば、レーザスクライブ工程において、第１分割領域１１１を第２主面１０Ｙの近傍までスクライブしてもよい。第１分割領域１１１がレーザスクライブされる量が多いほど、素子チップ１１０に内在するダメージ領域ＤＲが大きくなって、ダメージ領域ＤＲによる効果（後述参照）が発揮され易くなる。
レーザスクライブ工程以降の工程は、ハンドリング性の観点から、第２主面１０Ｙを支持部材２２（図１Ｂ（ｆ）参照）で支持した状態で行われることが好ましい。支持部材２２の材質は特に限定されない。なかでも、基板１０が支持部材２２で支持された状態でダイシングされることを考慮すると、得られる素子チップ１１０がピックアップし易い点で、支持部材２２は、柔軟性のある樹脂フィルムであることが好ましい。この場合、ハンドリング性の観点から、図３に示すように、支持部材２２はフレーム２１に固定される。以下、フレーム２１と、フレーム２１に固定された支持部材２２とを併せて、搬送キャリア２０と称する。図３は、搬送キャリア２０を示す上面図（ａ）および断面図（ｂ）である。
樹脂フィルムの材質は特に限定されず、例えば、ポリエチレンおよびポリプロピレン等のポリオレフィン、ポリエチレンテレフタレート等のポリエステル等の熱可塑性樹脂が挙げられる。樹脂フィルムには、伸縮性を付加するためのゴム成分（例えば、エチレン−プロピレンゴム（ＥＰＭ）、エチレン−プロピレン−ジエンゴム（ＥＰＤＭ）等）、可塑剤、軟化剤、酸化防止剤、導電性材料等の各種添加剤が配合されていてもよい。また、上記熱可塑性樹脂は、アクリル基等の光重合反応を示す官能基を有していてもよい。
支持部材２２は、例えば、粘着剤を有する面（粘着面２２ａ）と粘着剤を有しない面（非粘着面２２ｂ）とを備えている。粘着面２２ａの外周縁は、フレーム２１の一方の面に貼着しており、フレーム２１の開口を覆っている。粘着面２２ａのフレーム２１の開口から露出した部分に、基板１０が貼着されて支持される。プラズマ処理の際、支持部材２２は、プラズマ処理ステージ（以下、単にステージと称す）と非粘着面２２ｂとが接するように、ステージに載置される。
粘着面２２ａは、紫外線（ＵＶ）の照射によって粘着力が減少する粘着成分からなることが好ましい。これにより、プラズマダイシング後に素子チップ１１０をピックアップする際、ＵＶ照射を行うことにより、素子チップ１１０が粘着面２２ａから容易に剥離されて、ピックアップし易くなる。例えば、支持部材２２は、樹脂フィルムの片面にＵＶ硬化型アクリル粘着剤を、５〜２０μｍの厚みに塗布することにより得られる。
フレーム２１は、基板１０の全体と同じかそれ以上の面積の開口を有した枠体であり、所定の幅および略一定の薄い厚みを有している。フレーム２１は、支持部材２２および基板１０を保持した状態で搬送できる程度の剛性を有している。フレーム２１の開口の形状は特に限定されないが、例えば、円形や、矩形、六角形など多角形であってもよい。フレーム２１には、位置決めのためのノッチ２１ａやコーナーカット２１ｂが設けられていてもよい。フレーム２１の材質としては、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等が挙げられる。
（３）異方性エッチング工程
レーザスクライブ工程の後、基板１０を第１プラズマＰ１に晒し、異方性エッチングを施す（図１Ａ（ｃ））。これにより、開口１０Ａから露出する第１ダメージ領域ＤＲ１が除去される。このとき、レーザスクライブ工程で形成された第２ダメージ領域ＤＲ２の一部が、第１素子領域１１２の端面から露出する。
図４を参照しながら、プラズマエッチング、後述するプラズマＣＶＤおよびプラズマダイシングに使用されるプラズマ処理装置２００を具体的に説明するが、プラズマ処理装置はこれに限定されるものではない。図４は、本実施形態に用いられるプラズマ処理装置２００の構造の断面を概略的に示している。
プラズマ処理装置２００は、ステージ２１１を備えている。搬送キャリア２０は、支持部材２２の基板１０を保持している面が上方を向くように、ステージ２１１に搭載される。ステージ２１１の上方には、フレーム２１および支持部材２２の少なくとも一部を覆うとともに、基板１０の少なくとも一部を露出させるための窓部２２４Ｗを有するカバー２２４が配置されている。
ステージ２１１およびカバー２２４は、反応室（真空チャンバ２０３）内に配置されている。真空チャンバ２０３は、上部が開口した概ね円筒状であり、上部開口は蓋体である誘電体部材２０８により閉鎖されている。真空チャンバ２０３を構成する材料としては、アルミニウム、ステンレス鋼（ＳＵＳ）、表面をアルマイト加工したアルミニウム等が例示できる。誘電体部材２０８を構成する材料としては、酸化イットリウム（Ｙ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）、石英（ＳｉＯ2）等の誘電体材料が例示できる。誘電体部材２０８の上方には、上部電極としてのアンテナ２０９が配置されている。アンテナ２０９は、第１高周波電源２１０Ａと電気的に接続されている。ステージ２１１は、真空チャンバ２０３内の底部側に配置される。
真空チャンバ２０３には、ガス導入口２０３ａが接続されている。ガス導入口２０３ａには、プロセスガスの供給原であるプロセスガス源２１２およびアッシングガス源２１３が、それぞれ配管によって接続されている。また、真空チャンバ２０３には、排気口２０３ｂが設けられており、排気口２０３ｂには、真空チャンバ２０３内のガスを排気して減圧するための真空ポンプを含む減圧機構２１４が接続されている。
ステージ２１１は、それぞれ略円形の電極層２１５と、金属層２１６と、電極層２１５および金属層２１６を支持する基台２１７と、電極層２１５、金属層２１６および基台２１７を取り囲む外周部２１８とを備える。外周部２１８は導電性および耐エッチング性を有する金属により構成されており、電極層２１５、金属層２１６および基台２１７をプラズマから保護する。外周部２１８の上面には、円環状の外周リング２２９が配置されている。外周リング２２９は、外周部２１８の上面をプラズマから保護する役割をもつ。電極層２１５および外周リング２２９は、例えば、上記の誘電体材料により構成される。
電極層２１５の内部には、静電吸着機構を構成する電極部（以下、ＥＳＣ電極２１９と称する）と、第２高周波電源２１０Ｂに電気的に接続された高周波電極部２２０とが配置されている。ＥＳＣ電極２１９には、直流電源２２６が電気的に接続されている。静電吸着機構は、ＥＳＣ電極２１９および直流電源２２６により構成されている。
金属層２１６は、例えば、表面にアルマイト被覆を形成したアルミニウム等により構成される。金属層２１６内には、冷媒流路２２７が形成されている。冷媒流路２２７は、ステージ２１１を冷却する。ステージ２１１が冷却されることにより、ステージ２１１に搭載された支持部材２２が冷却されるとともに、ステージ２１１にその一部が接触しているカバー２２４も冷却される。これにより、基板１０や支持部材２２が、プラズマ処理中に加熱されることによって損傷されることが抑制される。冷媒流路２２７内の冷媒は、冷媒循環装置２２５により循環される。
ステージ２１１の外周付近には、ステージ２１１を貫通する複数の支持部２２２が配置されている。支持部２２２は、昇降機構２２３Ａにより昇降駆動される。搬送キャリア２０が真空チャンバ２０３内に搬送されると、所定の位置まで上昇した支持部２２２に受け渡される。支持部２２２は、搬送キャリア２０のフレーム２１を支持する。支持部２２の上端面がステージ２１１と同じレベル以下にまで降下することにより、搬送キャリア２０は、ステージ２１１の所定の位置に搭載される。
カバー２２４の端部には、複数の昇降ロッド２２１が連結しており、カバー２２４を昇降可能にしている。昇降ロッド２２１は、昇降機構２２３Ｂにより昇降駆動される。昇降機構２２３Ｂによるカバー２２４の昇降の動作は、昇降機構２２３Ａとは独立して行うことができる。
制御装置２２８は、第１高周波電源２１０Ａ、第２高周波電源２１０Ｂ、プロセスガス源２１２、アッシングガス源２１３、減圧機構２１４、冷媒循環装置２２５、昇降機構２２３Ａ、昇降機構２２３Ｂおよび静電吸着機構を含むプラズマ処理装置２００を構成する要素の動作を制御する。
異方性エッチング工程の条件は特に限定されない。なかでも、第１分割領域１１１がエッチングされ、かつ、エッチングが異方的に進行し易い点で、例えば、六フッ化硫黄（ＳＦ６）等のフッ素を含むプロセスガスを用いるとともに、高周波電極部２２０に高周波電力を印加して、バイアス電圧をかけながら、エッチングを行うことが好ましい。
異方性エッチングは、例えば、原料ガスとしてＳＦ６を８０ｓｃｃｍ、酸素（Ｏ２）を７０ｓｃｃｍ、アルゴン（Ａｒ）を７００ｓｃｃｍで供給しながら、真空チャンバ２０３内の圧力を１５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を５０〜２００Ｗとする条件により行うことができる。
（４）保護膜堆積工程
異方性エッチング工程の後、第２素子領域１２２と第１分割領域１１１と第２素子領域１２２および第１素子領域１１２の端面とに保護膜１３を堆積させる（図１Ａ（ｄ））。保護膜１３の堆積は、例えば、基板１０を第４プラズマＰ４に晒すことにより行うことができる。この方法は、プラズマＣＶＤといわれ、比較的低温かつ速いスピードで薄膜を形成できる点で優れている。保護膜１３によって、第１素子領域１１２の端面から露出する第２ダメージ領域ＤＲ２も被覆される。
堆積される保護膜１３は絶縁性であればよく、その組成は特に限定されない。保護膜１３は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機材料を含んでいてもよいし、ポリマーなどの有機材料を含んでいてもよいし、無機材料と有機材料との複合材料を含んでいてもよい。なかでも、保護膜１３の一部が、ダイシング後の素子チップ１１０（図２Ａおよび図２Ｂ参照）を構成する要素になる点を考慮すると、撥水性が高く、吸湿性の低い材料であることが好ましい。このような材料としては、例えば、フッ化炭素が挙げられる。
フッ化炭素を含む保護膜１３を堆積させるには、ＣＦ４、Ｃ４Ｆ８等のフッ化炭素を含むプロセスガスを原料とするプラズマを用いればよい。堆積させる保護膜１３の厚みは特に限定されず、例えば、０．５〜１０μｍである。保護膜１３は、例えば、原料ガスとしてＣ４Ｆ８を１５０ｓｃｃｍ、ヘリウム（Ｈｅ）を５０ｓｃｃｍで供給しながら、真空チャンバ２０３の圧力を１５〜２５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を５０〜１５０Ｗとする条件により堆積される。この条件で３００秒処理すると、厚さ３μｍの保護膜１３を形成することができる。本実施形態では、原料ガスとして、Ｃ４Ｆ８とＨｅとの混合ガスを用いる。Ｈｅを用いることにより、プラズマ中でＣ４Ｆ８の乖離が促進され、その結果、緻密で密着性の高い保護膜１３が形成される。
なお、保護膜１３の堆積方法としては、上記プラズマＣＶＤ法の他、熱ＣＶＤ法、スパッタリング法などを用いることができる。
（５）保護膜エッチング工程
保護膜堆積工程の後、基板１０を第２プラズマＰ２に晒すことにより、保護膜１３を異方的にエッチングする（図１Ｂ（ｅ））。異方性エッチングにより、第１分割領域１１１に堆積した保護膜１３の一部および第２素子領域１２２の表面（第１主面１０Ｘ）に堆積した保護膜１３が除去される。一方、第１素子領域１１２の端面に形成されている第２ダメージ領域ＤＲ２および第２素子領域１２２の端面に形成されている第３ダメージ領域ＤＲ３は、保護膜１３に被覆されたままである。
エッチングが異方的に進行し易い点で、高周波電極部２２０に高周波電力を印加して、バイアス電圧をかけながら、エッチングを行うことが好ましい。保護膜エッチングは、例えば、原料ガスとしてＡｒを１５０〜３００ｓｃｃｍ、Ｏ２を０〜１５０ｓｃｃｍで供給しながら、真空チャンバ２０３内の圧力を０．２〜１．５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を１５０〜３００Ｗとする条件により行われる。この条件では、０．５μｍ／分程度の速度で保護膜１３をエッチングすることができる。
（６）プラズマダイシング工程
次に、基板１０を第３プラズマＰ３に晒す（図１Ｂ（ｆ））。第３プラズマＰ３は、第１分割領域１１１が異方的にエッチングされる条件で発生させる。例えば、六フッ化硫黄（ＳＦ６）等のフッ素を含むプロセスガスを用いるとともに、高周波電極部２２０に高周波電力を印加して、バイアス電圧をかける。これにより、基材１０の厚みに平行な方向に、異方的にエッチングが行われる。上記エッチング条件は、第１層１１の材質に応じて適宜選択することができる。第１層１１がＳｉの場合、第１分割領域１１１のエッチングには、いわゆるボッシュプロセスを用いることができる。ボッシュプロセスでは、堆積膜堆積ステップと、堆積膜エッチングステップと、Ｓｉエッチングステップとを順次繰り返すことにより、第１分割領域１１１を深さ方向に掘り進む。
堆積膜堆積ステップは、例えば、原料ガスとしてＣ４Ｆ８を１５０〜２５０ｓｃｃｍで供給しながら、真空チャンバ２０３内の圧力を１５〜２５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を０Ｗとして、５〜１５秒間、処理する条件で行われる。
堆積膜エッチングステップは、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、真空チャンバ２０３内の圧力を５〜１５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を１００〜３００Ｗとして、２〜１０秒間、処理する条件で行われる。
Ｓｉエッチングステップは、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、真空チャンバ２０３内の圧力を５〜１５Ｐａに調整し、第１高周波電源２１０Ａからアンテナ２０９への投入電力を１５００〜２５００Ｗ、第２高周波電源２１０Ｂから高周波電極部２２０への投入電力を５０〜２００Ｗとして、１０〜２０秒間、処理する条件で行われる。
上記のような条件で、堆積膜堆積ステップ、堆積膜エッチングステップ、および、Ｓｉエッチングステップを繰り返すことにより、第１分割領域１１１は、１０μｍ／分の速度で深さ方向に垂直にエッチングされ得る。
このとき、第２素子領域１２２および保護膜１３は、マスクとして機能する。そのため、プラズマダイシング工程では、保護膜エッチング工程で露出した第１分割領域１１１がエッチングされる。これにより、基板１０は、素子領域Ｒ２を備える複数の素子チップ１１０にダイシングされる。
このようにして得られる素子チップ１１０の断面を、図２Ａに示す。素子チップ１１０は、積層面１１２Ｘとその反対側の面１１２Ｙとを備える半導体層である第１層（第１素子領域１１２）と、積層面１１２Ｘ上に積層された絶縁膜を含む第２層（第２素子領域１２２）と、を備える。第１素子領域１１２は段差１１２Ｂを備える。そのため、積層面１１２Ｘは面１１２Ｙよりも小さい。さらに、素子チップ１１０は、積層面１１２Ｘおよび第２素子領域１２２を囲み、段差１１２Ｂのステップ面１１２Ｂａ、および、ステップ面１１２Ｂａから立ち上がる立ち上がり面１１２Ｂｂを覆う保護膜１３を備える。保護膜１３は、素子チップ１１０の外周を取り囲むように形成される。
保護膜１３は、立ち上がり面１１２Ｂｂに形成されている第２ダメージ領域ＤＲ２および第２素子領域１２２の端面に形成されている第３ダメージ領域ＤＲ３を被覆する。すなわち、素子チップ１１０は、第２ダメージ領域ＤＲ２および第３ダメージ領域ＤＲ３を備えるものの、これらダメージ領域ＤＲは露出しておらず、素子チップ１１０に内包されている。そのため、素子チップ１１０が使用される際に、外力（曲げ、衝撃など）が加えられる場合であっても、素子チップ１１０の割れや欠け等の損傷が抑制される。また、第１素子領域１１２と第２素子領域１２２との境界（積層面１１２Ｘ）の端部が、保護膜１３によって被覆されているため、積層面１１２Ｘにおける第１素子領域１１２と第２素子領域１２２との剥離も抑制される。
本実施形態では、基板１０は、支持部材２２により支持された状態でダイシングされる。そのため、ダイシング後、得られる素子チップ１１０は支持部材２２から剥離されながらピックアップされる。この場合にも、ダメージ領域ＤＲが露出していないため、損傷させることなく素子チップ１１０をピックアップできる。さらに、プラズマダイシング後、支持部材２２に素子チップ１１０同士が密接して保持されている場合でも、保護膜１３同士は衝突し得るものの、第１素子領域１１２における衝突は回避される。そのため、第１素子領域１１２の損傷はさらに抑制される。
また、レーザ光Ｌの熱影響により形成されたダメージ領域ＤＲは、結晶性が乱れている。そのため、ダメージ領域ＤＲの表面は、微細な凹凸を備える。この凹凸によるアンカー効果により、ダメージ領域ＤＲは保護膜１３と強く密着する。つまり、保護膜１３は、第１素子領域１１２および第２素子領域１２２と、それぞれ強く密着される。そのため、保護膜１３の剥離が抑制され、素子チップ１１０の内部を保護することができる。加えて、ダメージ領域ＤＲの半導体は反応性が高く、不純物を吸収しやすい。すなわち、外部から進入する不純物（例えば、水分や第２素子領域１２２の表面に付与される半田成分等）は、ダメージ領域ＤＲ内に拡散し、ダメージ領域ＤＲに捕獲（吸収あるいは吸着）される。これにより、素子チップ１１０のさらに内方への不純物の拡散が抑制される。よって、素子チップ１１０の性能の劣化が抑制される。
なお、基板１０をダイシングするプラズマダイシング工程（異方性エッチング）の前に、保護膜１３でマスクされた第１素子領域１１２の一部をエッチングするように、等方的なエッチングを行ってもよい。これにより、第１素子領域１１２の端面は、保護膜１３の表面よりも内側に後退する。この状態でプラズマダイシング工程を実行することにより、図２Ｂに示すように、得られる素子チップ１１０の端面には、保護膜１３による突出部Ｐが形成される。そのため、プラズマダイシング後、支持部材２２に素子チップ１１０同士が密接して保持されている場合でも、隣接する第１素子領域１１２同士の衝突が回避されて、第１素子領域１１２の損傷がさらに抑制される。
本発明に係る方法によれば、抗折強度に優れる素子チップが得られるため、種々の基板から素子チップを製造する方法として有用である。
１０：基板
１０Ａ：開口
１０Ｘ：第１主面
１０Ｙ：第２主面
１１：第１層
１１１：第１分割領域
１１１ａ：露出部
１１２：第１素子領域
１１２Ｂ：段差
１１２Ｂａ：ステップ面
１１２Ｂｂ：立ち上がり面
１１２Ｘ：積層面
１１２Ｙ：積層面とは反対側の面
１２：第２層
１２１：第２分割領域
１２２：第２素子領域
１３：保護膜
１１０：素子チップ
２０：搬送キャリア
２１：フレーム
２１ａ：ノッチ
２１ｂ：コーナーカット
２２：支持部材
２２ａ：粘着面
２２ｂ：非粘着面
２００：プラズマ処理装置
２０３：真空チャンバ
２０３ａ：ガス導入口
２０３ｂ：排気口
２０８：誘電体部材
２０９：アンテナ
２１０Ａ：第１高周波電源
２１０Ｂ：第２高周波電源
２１１：ステージ
２１２：プロセスガス源
２１３：アッシングガス源
２１４：減圧機構
２１５：電極層
２１６：金属層
２１７：基台
２１８：外周部
２１９：ＥＳＣ電極
２２０：高周波電極部
２２１：昇降ロッド
２２２：支持部
２２３Ａ、２２３Ｂ：昇降機構
２２４：カバー
２２４Ｗ：窓部
２２５：冷媒循環装置
２２６：直流電源
２２７：冷媒流路
２２８：制御装置
２２９：外周リング
３０：基板
３１：第１層
３２：第２層
１３０：素子チップ

Claims (2)

  1. 第１主面および第２主面を備え、半導体層である第１層と、前記第１層の前記第１主面側に形成された絶縁膜を含む第２層と、を備える基板であって、複数の素子領域と、前記素子領域を画定する分割領域を備える基板を準備する工程と、
    前記分割領域に前記第１主面側からレーザ光を照射して、前記分割領域に前記第１層が露出する露出部を備える開口を形成するとともに、前記露出部に第１ダメージ領域を形成し、前記第１ダメージ領域の近傍であって、前記第１層の前記第２層に覆われる部分に第２ダメージ領域を形成するレーザスクライブ工程と、
    前記レーザスクライブ工程の後、前記基板を第１プラズマに晒すことにより前記第１ダメージ領域を異方的にエッチングして、前記第１ダメージ領域を除去するとともに、前記第２ダメージ領域の一部を露出させる異方性エッチング工程と、
    前記異方性エッチング工程の後、前記素子領域と前記分割領域と露出した前記第２ダメージ領域の前記一部とに保護膜を堆積させる保護膜堆積工程と、
    前記保護膜堆積工程の後、前記基板を第２プラズマに晒すことにより前記保護膜を異方的にエッチングして、前記分割領域に堆積した前記保護膜の一部および前記素子領域に堆積した前記保護膜を除去するとともに、前記第２ダメージ領域の前記一部を覆う前記保護膜を残存させる、保護膜エッチング工程と、
    前記保護膜エッチング工程の後、前記第２主面を支持部材で支持した状態で前記基板を第３プラズマに晒すことにより、前記分割領域を異方的にエッチングして、前記基板を、前記素子領域を備える複数の素子チップに分割するプラズマダイシング工程と、を備える、素子チップの製造方法。
  2. 積層面とその反対側の面とを備える半導体層である第１層と、前記積層面上に積層された絶縁膜を含む第２層と、を備える素子チップであって、
    前記第１層の前記積層面側の周縁部に形成された段差と、
    前記第２層の端面と前記段差のステップ面と前記ステップ面からの立ち上がり面とを覆う保護膜と、をさらに備え、
    前記第１層が、前記段差の前記立ち上がり面に前記保護膜で被覆されたダメージ領域を備える、素子チップ。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6490459B2 (ja) * 2015-03-13 2019-03-27 古河電気工業株式会社 ウェハ固定テープ、半導体ウェハの処理方法および半導体チップ
GB201917988D0 (en) * 2019-12-09 2020-01-22 Spts Technologies Ltd A semiconductor wafer dicing process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203863A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2007227529A (ja) * 2006-02-22 2007-09-06 Tokyo Electron Ltd 半導体装置の製造方法、プラズマ処理装置、及び記憶媒体
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
JP5591181B2 (ja) * 2011-05-19 2014-09-17 パナソニック株式会社 半導体チップの製造方法
US9029242B2 (en) * 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法

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