JP6617471B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関する。
従来の代表的な半導体装置の製造プロセスにおいては、半導体ウエハの回路形成面とは反対側の面を研磨して当該半導体ウエハのシリコン基板を薄層化した後、半導体ウエハを個片化して複数の半導体チップを作製し、得られた半導体チップをコレットによりピックアップし、各半導体チップを個別に樹脂封止することが行われていた（特許文献１等）。
こうした代表的な半導体装置の製造プロセスにおいては、歩留りを向上させる観点から、製造時に半導体チップが破損してしまうことを防止するため、これまでに種々の検討がなされている。
たとえば、特許文献２には、半導体ウエハを個片化する際に生じる半導体ウエハのチッピング（割れ）を防止するため、半導体ウエハの裏面に対して表面保護用粘着シートを貼り付けた後、半導体ウエハを個片化して複数の半導体チップを作製する技術が開示されている。
特開平９−１０７０４６号公報 特開２０１１−２１０９２７号公報
上記従来技術は、半導体ウエハを個片化する際に加わる衝撃により半導体ウエハのチッピング（割れ）を防止するという点では、ある程度の効果が期待できる。また、上記従来技術は、二次実装時に加わる衝撃により半導体チップのチッピング（割れ）を防止するという点においても、ある程度の効果が期待できる。しかし、本発明者らは、半導体ウエハを個片化する際や二次実装時に生じるチッピング（割れ）を防止する対策を施したとしてもなお、歩留りが十分に向上しないことを知見した。そこで、本発明者らは、従来の製造プロセスにおいて歩留りが十分に向上しない要因について鋭意検討した結果、たとえば、半導体チップをコレット等のハンドリング装置によりピックアップする際に加わる衝撃により、半導体チップが破損してしまう可能性があることを見出した。
上述したコレット等のハンドリング装置によりピックアップする際に加わる衝撃により半導体チップが破損してしまうという問題は、特に、近年における半導体ウエハを薄層化したプロセスにおいてより顕在化する傾向にあることが確認された。近年では、半導体装置を搭載する電子機器に対して、小型化および軽量化等の要求が高まっている。こうした要求を満たすべく、近年の半導体装置の製造プロセスにおいては、半導体ウエハの回路形成面とは反対側の面を研磨する際に、たとえば、１００μｍ程度の厚みとなるように半導体ウエハを薄層化する傾向にある。このように半導体ウエハを薄層化した場合には、上述したように、コレット等のハンドリング装置によりピックアップする際に加わる衝撃により半導体チップが破損してしまうという問題が顕著になる。
また、従来の半導体装置の製造プロセスにおいては、各半導体チップを個別に封止していたため、生産性の点においても改善の余地を有していた。
以上を踏まえ、本発明は、信頼性の点で改善された半導体装置を提供するとともに、信頼性および生産性に優れた半導体装置の製造方法を提供することを課題とする。
本発明によれば、半導体ウエハにおいて半田バンプが設けられている回路形成面とは反対側の面に第１の粘着部材を貼り付けた状態で、前記半導体ウエハのダイシング領域に沿って、前記半導体ウエハの回路形成面に対して所定幅の切れ込みを複数形成する工程と、
前記第１の粘着部材を、前記切れこみを形成した前記半導体ウエハに貼り付けた状態で、前記半導体ウエハの回路形成面に第２の粘着部材を貼り付ける工程と、
前記半導体ウエハの回路形成面に前記第２の粘着部材を貼り付けた状態で、前記第１の粘着部材を剥離する工程と、
前記第２の粘着部材を貼り付けた状態で、前記半導体ウエハの回路形成面とは反対側の面を、前記半導体ウエハのダイシング領域に沿って、前記半導体ウエハの回路形成面とは反対側の面側から研削して、前記半導体ウエハを個片化することにより、前記第２の粘着部材と、前記第２の粘着部材の粘着面に貼り付けられた複数の半導体チップとを備え、複数の前記半導体チップは互いに所定の間隙をおいて配置され、かつ前記第２の粘着部材の粘着面に対して複数の前記半導体チップの前記回路形成面に設けられている半田バンプの一部が貼り付けられており、前記回路形成面が露出している構造体を準備する工程と、
流動状態にある半導体封止用樹脂組成物を複数の前記半導体チップに接触させて、前記間隙に前記半導体封止用樹脂組成物を充填するとともに、前記半導体チップの回路形成面と、前記回路形成面とは反対側の面および側面を前記半導体封止用樹脂組成物により覆い封止する工程と、
前記半導体封止用樹脂組成物を硬化させる工程と、
を含む、半導体装置の製造方法が提供される。
本発明の製造方法によれば、半導体チップの回路形成面にくわえて、反対側の面および側面を半導体封止用樹脂組成物の硬化体で覆い保護した状態で、コレットでピックアップすることができる半導体装置を得ることができる。これにより、コレット等のハンドリング装置で吸着してピックアップする際に、半導体チップに対して、直接ハンドリング装置が接触することを防止したり、コレット等のハンドリング装置が接触した時に半導体チップに対して加わる衝撃による影響を緩和することが可能となる。このため、本発明の製造方法によれば、半導体チップが破損してしまうことを未然に防ぐことができ、信頼性に優れた半導体装置を得ることができる。また、本発明の製造方法によれば、個片化した後に基板に配置することなく得られた複数の半導体チップを一括して樹脂封止することが可能となるため、生産効率を向上させることが可能である。
さらに、本発明によれば、半導体チップと、前記半導体チップの回路形成面に設けられた半田バンプと、前記半導体チップの前記回路形成面とは反対側の面および前記回路形成面の側面にくわえて、前記半導体チップの前記回路形成面を覆う封止材と、
を備え、
前記半田バンプの一部分が露出している、半導体装置が提供される。
本発明の半導体装置は、半導体チップの回路形成面にくわえて、上記回路形成面とは反対側の面および側面を半導体封止用樹脂組成物の硬化体で覆い保護した状態で、コレットによりピックアップされるものであるため、従来の半導体装置において生じていた、半導体チップをコレット等のハンドリング装置によりピックアップする際に、半導体チップが破損してしまうという問題を解決することができる。そのため、従来の半導体装置と比べて、信頼性という点において優れたものとすることができる。くわえて、本発明の半導体装置は、半導体チップの回路形成面とともに、反対側の面および側面が半導体封止用樹脂組成物の硬化体で覆い保護された状態であるが故、従来の半導体装置と比べて、チッピング耐性という点においても優れている。
本発明の半導体装置は、封止材と基板とが接触することなく両者が離間した構造を実現できるものであるため、従来の半導体装置において生じていた樹脂基板と封止材との界面における密着不良の問題を解決することができる。そのため、従来の半導体装置と比べて、信頼性という点において優れたものとすることができる。また、本発明の半導体装置は、従来の半導体装置と比べて小型化することも可能である。さらに、本発明の半導体装置は、インターポーザを介することなくマザーボードに対して直接実装することも可能である。
また、本発明の半導体装置は、半田バンプの全体または一部分が露出したものであるため、ハンドリング性に優れたものであり、種々のプロセスに使用することが可能である。具体的には、本発明の半導体装置は、マザーボード、インターポーザおよびリードフレーム等の種々の基板に対して実装することが可能である。
本発明によれば、信頼性の点で改善された半導体装置を提供するとともに、信頼性および生産性に優れた半導体装置の製造方法を提供することができる。
本実施形態に係る半導体装置の一例を示す断面図である。 本実施形態に係る半導体装置の製造方法の一例を説明するための図である。 本実施形態に係る半導体装置の製造方法の一例を説明するための図である。 本実施形態に係る半導体装置の製造方法の一例を説明するための図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施形態に係る半導体装置８の一例を示す断面図である。
図１に示すように、本実施形態に係る半導体装置８は、半導体チップ５と、半導体チップ５の回路形成面（下面）に設けられた半田バンプ２と、半導体チップ５の回路形成面とは反対側の面（天面）および回路形成面の側面にくわえて、半導体チップ５の回路形成面を覆う封止材４０と、を備え、半田バンプ２の一部分が露出している。このように、本実施形態に係る半導体装置８は、半導体チップ５の回路形成面とは反対側の面および側面にくわえて、半導体チップ５の回路形成面が封止材４０により覆われている半導体チップ５を備えている。こうすることで、半導体装置８を製造する際に、半導体チップ５をコレットによりピックアップしたとしても、当該半導体チップ５が破損してしまうことを未然に防ぐことができる。このため、本実施形態に係る製造プロセスにより得られた半導体装置８は、従来の半導体装置と比べて、信頼性に優れている。
本実施形態に係る半導体装置８によれば、当該半導体装置８を基板に実装した際に、封止材に基板が接合した従来の半導体装置の構造とは異なる、封止材４０と基板とが接触することのない、両者が離間した構造を実現できる。この結果、従来の半導体装置と比べて小型化された半導体装置８を提供することができる。また、半導体装置８は、封止材に基板が接合した従来の半導体装置の構造とは異なる構造であるが故、インターポーザを介することなくマザーボードに対して直接実装することも可能である。さらに、半導体装置８は、封止材４０と基板とが接触することなく両者が離間した構造を実現できるものであるため、従来の半導体装置において生じていた基板と封止材との界面における密着不良の問題を解決することができる。このため、従来の半導体装置と比べて、信頼性という点においても優れた半導体装置８を実現することができる。くわえて、半導体装置８は、半導体チップ５の回路形成面にくわえて、その反対側の面および側面を半導体封止用樹脂組成物の硬化体４０で覆い保護された状態の構成を備えたものであるが故、従来の半導体装置と比べて、チッピング耐性という点においても優れている。
また、本実施形態に係る半導体装置８は、半田バンプ２の一部分が露出したものであるため、ハンドリング性に優れたものであり、種々のプロセスに使用することが可能である。具体的には、本実施形態に係る半導体装置８は、マザーボード、インターポーザおよびリードフレーム等の種々の基板に対して実装することが可能である。
本実施形態に係る半導体装置８において、半導体チップ５の回路形成面を覆う封止材４０の厚みは、半田バンプ２の平均高さをＲとした時、好ましくは、１／４Ｒ以上３／４Ｒ以下であり、さらに好ましくは、３／８Ｒ以上５／８Ｒ以下である。具体的には、半導体チップ５の回路形成面を覆う封止材４０の厚みは、好ましくは、１０μｍ以上２００μｍ以下であり、さらに好ましくは、２０μｍ以上１８０μｍ以下である。こうすることで、半導体装置８を製造する際に、半導体チップ５をコレットによりピックアップした際に当該半導体チップ５に加わる衝撃により当該半導体チップ５が破損してしまうことを未然に防ぐことができるとともに、電気的接続性および信頼性という観点において優れた半導体装置８を得ることができる。
ここで、図１の半導体装置８は、半導体チップ５の回路形成面にくわえて、反対側の面および側面が封止材４０により覆われているとともに、半田バンプ２の一部分が露出したものである。図１の半導体装置８は、基板に実装した際に、封止材４０と基板とが接触することのなく両者が離間した構造を実現できるものである。
次に、半導体装置８の製造方法について説明する。
本実施形態に係る半導体装置８の製造方法は、半導体ウエハ１において半田バンプ２が設けられている回路形成面とは反対側の面に第１の粘着部材２０を貼り付けた状態で、半導体ウエハ１のダイシング領域に沿って、半導体ウエハ１の回路形成面に対して所定幅の切れ込み１００を複数形成する工程と、第１の粘着部材２０を、切れこみ１００を形成した半導体ウエハ１に貼り付けた状態で、半導体ウエハ１の回路形成面に第２の粘着部材３０を貼り付ける工程と、半導体ウエハ１の回路形成面に第２の粘着部材３０を貼り付けた状態で、第１の粘着部材２０を剥離する工程と、第２の粘着部材３０を貼り付けた状態で、半導体ウエハ１を個片化することにより、第２の粘着部材３０と、第２の粘着部材３０の粘着面に貼り付けられた複数の半導体チップ５とを備え、複数の半導体チップは互いに所定の間隙をおいて配置され、かつ前記第２の粘着部材の粘着面に対して複数の前記半導体チップ５の回路形成面に設けられている半田バンプの一部が貼り付けられており、回路形成面が露出している構造体７を準備する工程と、流動状態にある半導体封止用樹脂組成物４０を複数の半導体チップ５に接触させて、間隙に半導体封止用樹脂組成物４０を充填するとともに、半導体チップ５の回路形成面と、回路形成面とは反対側の面および側面を半導体封止用樹脂組成物４０により覆い封止する工程と、半導体封止用樹脂組成物４０を硬化させる工程と、を含むものである。こうすることで、半導体チップ５の回路形成面とともに、反対側の面および側面を半導体封止用樹脂組成物の硬化体４０で覆い保護した状態で、コレットによりピックアップすることができる半導体装置８を得ることができる。これにより、コレット等のハンドリング装置によりピックアップする際に半導体チップ５に対して直接ハンドリング装置が接触することを防止したり、コレット等のハンドリング装置が接触した時に半導体チップ５に対して加わる衝撃を半導体封止用樹脂組成物の硬化体４０で緩和することができる。このため、本実施形態に係る製造方法によれば、半導体チップ５をコレット等のハンドリング装置によりピックアップする際に加わる衝撃により、半導体チップ５が破損してしまうことを未然に防ぐことができる。それ故、従来の製造プロセスと比べて、信頼性に優れた半導体装置８を得ることができる。
また、本実施形態に係る半導体装置８の製造方法において、第２の粘着部材３０は、熱剥離性粘着層２１０を表面に有するものであることが好ましい。さらに、第２の粘着部材３０が、上述した熱剥離性粘着層２１０を表面に有する部材である場合、構造体７は、半田バンプ２の一部が熱剥離性粘着層２１０に埋設されたものであることが好ましい。
また、本実施形態に係る製造方法によれば、個片化した後に基板に配置することなく得られた複数の半導体チップ５を一括して樹脂封止することが可能となるため、半導体装置８の生産性を向上させることができる。なお、半導体ウエハ１は、シリコン基板上に単層または多層の配線層が形成されたものである。以下、半導体ウエハ１において、配線層が形成された側の面を回路形成面と称して説明する。
ここで、第１の粘着部材２０と第２の粘着部材３０は、いずれも、粘着テープ単体であってもよいし、支持基材上に粘着層を形成した物であってもよい。以下、第２の粘着部材３０が支持基材２００上に熱剥離性粘着層２１０を形成したものである場合を例に挙げて、本実施形態に係る製造方法について、図２〜４を参照して説明する。
なお、本実施形態に係る製造方法の各工程において使用する保護フィルム１０、第１の粘着部材２０（ダイシングフィルム２０ともいう。）、第３の粘着部材３０（転写部材３０ともいう。）および離型フィルム５０の詳細については、後述する。
まず、図２（ａ）に示すように、回路形成面に複数の半田バンプ２が取り付けられた半導体ウエハ１を準備する。
次に、図２（ｂ）に示すように、準備した半導体ウエハ１の回路形成面を保護するために、当該回路形成面に対して保護フィルム１０を貼り付けて、当該回路形成面を保護フィルム１０により覆う。こうすることで、後述する半導体ウエハ１の回路形成面とは反対側の面を研磨する際に、回路形成面に加わる衝撃により当該回路形成面に搭載された電子部品等が破損してしまうことを防ぐことができる。
次に、図２（ｃ）に示すように、保護フィルム１０を貼り付けた半導体ウエハ１の回路形成面とは反対側の面を研磨する。具体的には、保護フィルム１０を貼り付けた状態の半導体ウエハ１を研磨装置上に固定し、当該半導体ウエハ１の厚みが所定の厚みとなるように、回路形成面とは反対側の面を研磨する。
また、本実施形態に係る製造方法においては、上述したように保護フィルム１０を貼り付けた状態で半導体ウエハ１の回路形成面とは反対側の面を研磨するため、研磨時に発生する応力により半導体ウエハ１の回路形成面に搭載された電子部品等が破損してしまうことを効果的に防止することができる。
次に、図２（ｄ）に示すように、研磨して得られた半導体ウエハ１の回路形成面とは反対側の面に、保護フィルム１０を回路形成面に貼り付けた状態のままダイシングフィルム２０を貼り付ける。次いで、図２（ｅ）に示すように、半導体ウエハ１から保護フィルム１０を剥離する。このとき、保護フィルム１０は、当該保護フィルム１０と半導体ウエハ１との間の密着性を低減させてから半導体ウエハ１から剥離することが好ましい。具体的には、保護フィルム１０と半導体ウエハ１との接着部位に対して、たとえば、紫外線照射や熱処理を行うことにより、当該接着部位を形成している保護フィルム１０の粘着層を劣化させることで密着性を低減させる方法が挙げられる。
次に、図２（ｆ）に示すように、図２（ｅ）に示した回路形成面とは反対側の面にダイシングフィルム２０を貼り付けた状態のまま、半導体ウエハ１のダイシング領域に沿って、半導体ウエハ１の回路形成面に対して所定幅の切れ込み１００を複数形成する。すなわち、ダイシングフィルム２０を回路形成面とは反対側の面に貼り付けた状態のまま、半導体ウエハ１の回路形成面から、当該半導体ウエハ１をハーフカットする。切れこみ１００の形成には、ダイシングブレード、レーザ等を使用することができる。切れこみ１００の幅は、特に限定されないが、３０μｍ以上３００μｍ以下とすることが好ましく、５０μｍ以上２００μｍ以下であるとさらに好ましい。そして、切れこみ１００は、半導体ウエハ１の回路形成面に対して等間隔に形成することが好ましい。この切れ込み１００の幅は、当該切れ込み１００を形成した後の半導体ウエハ１の強度や回路配置等の条件を考慮して設定することが一般的である。そのため、切れ込み１００の幅は、半導体装置８の設計段階において上述した条件に鑑みて、上記数値範囲内となるよう適宜設定すればよい。
また、切れ込み１００の深さは、半導体ウエハ１のサイズや作製する半導体パッケージの厚みに応じて、適宜、調整すればよいが、作業性や半導体装置８の小型化の観点から、たとえば、３０μｍ以上３００μｍ以下とすればよい。
ここで、切れこみ１００とは、ダイシングフィルム２０を回路形成面とは反対側の面に貼り付けた状態のまま、半導体ウエハ１のダイシング領域に沿って、たとえば、ダイシングブレードを挿入し、完全に半導体ウエハ１を切断しないように、上記ダイシングブレードの動作を止めることにより形成されたものを指す。すなわち、切れこみ１００とは、半導体ウエハ１の厚み方向において、半導体ウエハ１の回路形成面から、当該半導体ウエハ１をハーフカットして形成された溝を指す。なお、上述した半導体ウエハ１をハーフカットするとは、当該半導体ウエハ１を完全に切断分離することなく、切り残しが生じるように、半導体ウエハ１の厚みの５割から７割程度を切削することを指す。
次いで、図３（ａ）に示すように、ダイシングフィルム２０を貼り付けた状態で、半導体ウエハ１の回路形成面すべてに対してまたがるように転写部材３０を貼り付ける。このとき、転写部材３０は、当該転写部材３０における熱剥離性粘着層２１０の表面が半導体ウエハ１における回路形成面と接触しないように、半田バンプ２の表面の一部分のみを覆うように貼り付ける。具体的には、半導体ウエハ１に転写部材３０を貼り付けた際に、上記半導体ウエハ１の回路形成面と、上記転写部材３０における熱剥離性粘着層２１０の表面との間の距離が、好ましくは１０μｍ以上２００μｍ以下となるように制御することがよく、さらに好ましくは、２０μｍ以上１８０μｍ以下となるように制御することがよい。また、上述した半導体ウエハ１に転写部材３０を貼り付ける工程について、半導体ウエハ１の回路形成面に設けられた半田バンプ２の埋設状態という観点から見た場合、当該半田バンプ２の平均高さをＲとしたとき、半田バンプ２の回路形成面と接している箇所とは反対側の先端部から１／４Ｒ以上３／４Ｒ以下の領域が転写部材３０における熱剥離性粘着層２１０中に埋設されていることが好ましく、３／８Ｒ以上５／８Ｒ以下の領域が転写部材３０における熱剥離性粘着層２１０中に埋設されているとさらに好ましい。本実施形態に係る製造方法においては、転写部材３０の貼り付けの程度を制御することによって、後述する半導体封止用樹脂組成物４０を用いて封止する工程において樹脂封止される領域を調節することができる。
次いで、図３（ｂ）に示すように、ダイシングフィルム２０を半導体ウエハ１から剥離する。なお、ダイシングフィルム２０は、当該ダイシングフィルム２０と半導体ウエハ１との間の密着性を低減させた後に、当該半導体ウエハ１から剥離することが好ましい。具体的には、ダイシングフィルム２０と半導体ウエハ１との接着部位に対して、たとえば、紫外線照射や熱処理を行うことにより、当該接着部位を形成しているダイシングフィルム２０の粘着層を劣化させることで密着性を低減させる方法が挙げられる。
次いで、図３（ｃ）に示すように、転写部材３０を貼り付けた状態で半導体ウエハ１を個片化して、転写部材３０が貼り付いた状態の複数の半導体チップ５を作製する。こうすることで、上述した切れこみ１００を形成した領域に沿って、半導体ウエハ１を個片化することができる。このとき、半導体ウエハ１は、半導体ウエハ１の回路形成面とは反対側の面側から、半導体ウエハ１のダイシング領域に沿って、当該半導体ウエハ１の回路形成面とは反対側の面を研削しての個片化してもよいし、ダイシングブレードやレーザ等を用いて個変化してもよい。ただし、作業性の観点から、半導体ウエハ１の個片化は、半導体ウエハ１の回路形成面とは反対側の面側から、半導体ウエハ１のダイシング領域に沿って、当該半導体ウエハ１の回路形成面とは反対側の面を研削する手法で実施することが好ましい。なお、半導体ウエハ１を個片化する際には、転写部材３０は切断されることなく、得られた複数の半導体チップ５が貼りついた状態を保持できるようにすることが好ましい。
次いで、図３（ｄ）に示すように、離型フィルム５０上に溶融したことにより、流動状態にある半導体封止用樹脂組成物４０を準備する。そして、図３（ｅ）に示すように、溶融したことにより、流動状態にある半導体封止用樹脂組成物４０を、複数の半導体チップ５の回路形成面とは反対側の面に圧接し、隣接する半導体チップ５間の間隙に半導体封止用樹脂組成物４０を充填するとともに、半導体封止用樹脂組成物４０により半導体チップ５の回路形成面とともに、その反対側の面および側面を覆い封止する。すなわち、流動状態の半導体封止用樹脂組成物４０で隣接する半導体チップ５間に形成された間隙を埋めるとともに、半田バンプ２の一部分が露出するように、半導体チップ５の回路形成面、その反対側の面および側面を半導体封止用樹脂組成物４０で封止する。こうすることで、作製した半導体チップ５をコレットでピックアップする際に、当該コレットにより吸着させる部位を半導体体封止用樹脂組成物の硬化体４０により保護することができる。これにより、半導体チップ５の回路形成面とともに、その反対側の面および側面を半導体封止用樹脂組成物４０の硬化体で覆い保護した状態で、得られた半導体チップ５をコレット等のハンドリング装置でピックアップすることができるようになる。このため、本実施形態に係る製造方法によれば、半導体チップ５をコレット等のハンドリング装置によりピックアップする際に加わる衝撃により、当該半導体チップ５が破損してしまう可能性を未然に防ぐことができる。
ここで、流動状態にある半導体封止用樹脂組成物４０とは、溶融状態にある熱硬化性樹脂組成物であってもよいし、液状の樹脂組成物であってもよく、フィルム状に成形された樹脂組成物が軟化した状態にあるものであってよい。
以下、半導体チップ５を封止する工程について、半導体封止用樹脂組成物４０として固形の顆粒状樹脂組成物を用いる場合を例に挙げて詳説する。
半導体封止用樹脂組成物４０を用いて半導体チップ５を封止する方法は、特に限定されるわけではなく、トランスファー成形法、圧縮成形法、インジェクション成形法等が挙げられるが、固定された半導体チップ５の位置ずれが発生し難い圧縮成形法が好ましい。また、圧縮成形して半導体チップ５を封止する場合には、粉粒状の樹脂組成物を用いて樹脂封止してもよい。なお、半導体封止用樹脂組成物４０の詳細については、後述する。
具体的には、圧縮成形金型の上型と下型の間に、顆粒状の樹脂組成物が収容された樹脂材料供給容器を設置する。次いで、転写部材３０を貼り付けた半導体チップ５を、クランプ、吸着のような固定手段により圧縮成型金型の上型と下型の一方に固定する。以下では、半導体チップ５を、回路形成面とは反対側の面が樹脂材料供給容器に対面するように圧縮成型金型の上型に固定した場合を例に挙げて説明する。
次に、減圧下、金型の上型と下型の間隔を狭めながら、樹脂材料供給容器の底面を構成するシャッター等の樹脂材料供給機構により、秤量された顆粒状の樹脂組成物を下型が備える下型キャビティ内へ供給する。この金型キャビティ内には、事前に離型フィルム５０を静置しておく必要がある。これにより、顆粒状の樹脂組成物は、下型キャビティ内で所定温度に加熱され、その結果、離型フィルム５０上に溶融状態の半導体封止用樹脂組成物４０を準備することができる。次いで、金型の上型と下型を結合させることにより、溶融状態の半導体封止用樹脂組成物４０を上型に固定された半導体チップ５に対して押し当てる。こうすることで、隣接する半導体チップ５間に形成された間隙を溶融状態の半導体封止用樹脂組成物４０で埋めることができるとともに、半導体チップ５の回路形成面、その反対側の面および側面を半導体封止用樹脂組成物４０で覆うことができる。その後、金型の上型と下型を結合させた状態を保持しながら、半導体封止用樹脂組成物４０を硬化させる。
ここで、圧縮成形を行う場合には、金型内を減圧下にしながら樹脂封止を行うことが好ましく、真空条件下であるとさらに好ましい。こうすることで、隣接する半導体チップ５間に形成された間隙に対して半導体封止用樹脂組成物４０を、未充填部分を残すことなく良好に充填することができる。
圧縮成形における成形温度は、特に限定されるわけではないが、５０〜２００℃が好ましく、８０〜１８０℃が特に好ましい。また、成形圧力は、特に限定されるわけではないが、０．５〜１２ＭＰａであることが好ましく、１〜１０ＭＰａが特に好ましい。さらに、成形時間は３０秒〜１５分であることが好ましく、１〜１０分が特に好ましい。成形温度、圧力、時間を上記範囲とすることで、溶融状態の半導体封止用樹脂組成物４０が充填されない部分が発生することと半導体チップ５が位置ずれしてしまうことの両方を防止することができる。
次に、図４（ａ）に示すように、離型フィルム５０を剥離する。
次いで、図４（ｂ）に示すように、転写部材３０を半導体チップ５に貼り付けた状態で、当該半導体チップ５の回路形成面とは反対側に位置する面方向に配された半導体封止用樹脂組成物４０の硬化体に対して、ダイシングフィルム２０を貼り付ける。
次いで、図４（ｃ）に示すように、転写部材３０を剥離する。このとき、転写部材３０の表面に形成された熱剥離性粘着層２１０は、主剤と発泡剤とを含む材料により形成されていることが好ましい。こうすることで、転写部材３０における熱剥離性粘着層２１０を形成する材料が発泡する温度まで加熱することにより、当該転写部材３０を半導体チップ５から容易に剥離することが可能となる。具体的には、熱剥離性粘着層２１０を上記材料により形成した場合、すなわち、熱剥離性粘着層２１０を形成する粘着剤を発泡性のものとした場合、かかる粘着剤が発泡する温度まで加熱することにより、当該粘着剤の接着力を実質的になくなることになる。それ故、熱剥離性粘着層２１０を有する転写部材３０を用いた場合には、加熱処理することにより、転写部材３０を半導体チップ５から容易に剥離することが可能となる。また、上記主剤としては、アクリル系粘着剤、ゴム系粘着剤、スチレン・共役ジエンブロック共重合体であり、好ましくはアクリル系粘着剤等が挙げられ、上記発泡剤としては、無機系、有機系等の各種発泡剤を使用することが可能である。
次いで、図４（ｄ）に示すように、例えば、ダイシングフィルム２０を半導体チップ５に貼り付けた状態で、間隙に充填された半導体封止用樹脂組成物４０の硬化体を切断し、半導体封止用樹脂組成物４０により封止された複数の半導体チップ５に個片化する。このとき、ダイシングフィルム２０は、半導体封止用樹脂組成物４０の硬化体とともに切断されてもよいし、切断されることなく複数の半導体チップ５にまたがって貼りついた状態を保持していてもよいが、半導体装置８の生産性を向上させる観点から、半導体チップ５を個片化する際には、ダイシングフィルム２０が切断されることなく半導体チップ５にまたがって貼りついた状態を保持できるようにすることが好ましい。なお、上述した半導体チップ５の個片化には、ダイシングブレード、レーザ等を使用することができる。
次に、図４（ｅ）に示すように、ダイシングフィルム２０を半導体装置８から剥離する。こうすることによって、本実施形態に係る半導体装置８を作製することが可能である。なお、ダイシングフィルム２０は、当該ダイシングフィルム２０と半導体装置８との間の密着性を低減させた後に、当該半導体チップ５から剥離することが好ましい。具体的には、ダイシングフィルム２０と半導体チップ５との接着部位に対して、たとえば、紫外線照射や熱処理を行うことにより、当該接着部位を形成しているダイシングフィルム２０の粘着層を劣化させることで密着性を低減させる方法が挙げられる。
また、得られた半導体装置８は、必要に応じて、基板に実装することも可能である。なお、作製した半導体装置を基板に実装する際には、フリップチップボンダーやダイボンダーなどの公知の装置を用いることが可能である。
本実施形態に係る製造方法によれば、半導体チップ５の回路形成面とともに、反対側の面および側面を半導体封止用樹脂組成物の硬化体４０で覆い保護した状態で、コレット等のハンドリング装置によりピックアップすることができる半導体チップ５を得ることができる。これにより、コレット等のハンドリング装置が直接半導体チップ５に接触することを防ぐことができるとともに、コレット等のハンドリング装置でピックアップした際に半導体チップ５に対して加わる衝撃を半導体封止用樹脂組成物の硬化体４０で緩和することができる。そのため、本実施形態に係る製造方法によれば、コレット等のハンドリング装置によりピックアップする際に加わる衝撃により、半導体チップ５が破損してしまう可能性を未然に防ぐことができる。すなわち、本実施形態に係る製造方法によれば、コレット等のハンドリング装置で吸着してピックアップする際に半導体チップ５に対して加わる衝撃による影響を緩和することが可能である。よって、本実施形態に係る製造方法によれば、従来の製造方法と比べて、信頼性に優れた半導体装置を製造することができる。また、本実施形態に係る製造方法によれば、個片化した後に基板に配置することなく得られた複数の半導体チップ５を一括して樹脂封止することが可能となる。このため、従来の製造方法と比べて、生産効率を飛躍的に向上させることが可能となる。また、本実施形態に係る製造方法により得られた半導体装置８を基板に実装した場合には、封止材４０と基板とが離間した構造であるため、封止材４０と基板との間に生じる密着不良を抑制することも可能であり、信頼性をより一層向上させることができる。
本実施形態において保護フィルム１０は、半導体ウエハ１の回路形成面とは反対側の面を研磨する際に、当該半導体ウエハ１の回路形成面を保護する目的で使用しているが、本実施形態において半導体ウエハ１を個片化する際に使用したダイシングフィルム２０の機能、および本実施形態において半導体チップ５の回路形成面とは反対側の面および側面を覆い封止する際に使用した転写部材３０の機能をも有している。このため、生産効率という観点においては、ダイシングフィルム２０や転写部材３０に代えて保護フィルム１０のみを使用する方法の方が優れているが、本実施形態に係る製造方法によれば、各製造工程において異なる粘着部材（保護フィルム１０、ダイシングフィルム２０および転写部材３０）をそれぞれ使用した方が、当該粘着部材の強度を維持する等のために使い分けることができる等の長所もある。すなわち、本実施形態に係る製造方法によれば、信頼性に優れた半導体装置を精度よく作製することが可能である。
次に、各実施形態に係る半導体封止用樹脂組成物４０、ダイシングフィルム２０、転写部材３０、保護フィルム１０および離型フィルム５０の構成について説明する。
＜半導体封止用樹脂組成物４０＞
以下、半導体封止用樹脂組成物４０が、顆粒状の樹脂組成物である態様について詳細に説明するが、これに限定されるものではない。
本実施形態に係る顆粒状の樹脂組成物は、その構成材料として、エポキシ樹脂を含有するものであることが好ましい。エポキシ樹脂としては、例えば、１分子内にエポキシ基を２個以上有するモノマー、オリゴマー、ポリマー全般であり、その分子量および分子構造を特に限定するものではない。具体的には、ビフェニル型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、スチルベン型エポキシ樹脂、ハイドロキノン型エポキシ樹脂等の結晶性エポキシ樹脂；クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、ナフトールノボラック型エポキシ樹脂等のノボラック型エポキシ樹脂；フェニレン骨格含有フェノールアラルキル型エポキシ樹脂、ビフェニレン骨格含有フェノールアラルキル型エポキシ樹脂、フェニレン骨格含有ナフトールアラルキル型エポキシ樹脂等のフェノールアラルキル型エポキシ樹脂；トリフェノールメタン型エポキシ樹脂、アルキル変性トリフェノールメタン型エポキシ樹脂等の３官能型エポキシ樹脂；ジシクロペンタジエン変性フェノール型エポキシ樹脂、テルペン変性フェノール型エポキシ樹脂等の変性フェノール型エポキシ樹脂；トリアジン核含有エポキシ樹脂等の複素環含有エポキシ樹脂等が挙げられ、これらのうち１種または２種以上を組み合わせて用いることができる。
また、顆粒状の樹脂組成物を得る方法としては、特に限定されるものではないが、例えば、複数の小孔を有する円筒状外周部と円盤状の底面から構成される回転子の内側に、溶融混練された樹脂組成物を供給し、その樹脂組成物を、回転子を回転させて得られる遠心力によって小孔を通過させて得る方法（以下、「遠心製粉法」とも言う。）；各原料成分をミキサーで予備混合後、ロール、ニーダー又は押出機等の混練機により加熱混練後、冷却、粉砕工程を経て粉砕物としたものを、篩を用いて粗粒と微紛の除去を行って得る方法（以下、「粉砕篩分法」とも言う。）；各原料成分をミキサーで予備混合後、スクリュー先端部に小径を複数配置したダイを設置した押出機を用いて、加熱混練を行うとともに、ダイに配置された小孔からストランド状に押し出されてくる溶融樹脂をダイ面に略平行に摺動回転するカッターで切断して得る方法（以下、「ホットカット法」とも言う。）等が挙げられる。いずれの方法でも混練条件、遠心条件、篩分条件、切断条件等を選ぶことにより、所望の粒度分布や顆粒密度を得ることができる。特に好ましい製法としては、遠心製粉法であり、これにより得られる顆粒状の樹脂組成物は、所望の粒度分布や顆粒密度を安定して発現させることができるため、搬送路上での搬送性や固着防止の点で好ましい。また、遠心製粉法では、粒子表面をある程度滑らかにすることができるため、粒子同士が引っかかったり、搬送路面との摩擦抵抗が大きくなったりすることもなく、搬送路への供給口でのブリッジ（詰まり）の防止、搬送路上での滞留の防止の点でも好ましい。また、遠心製粉法では、溶融した状態から遠心力を用いて形成させるため、粒子内に空隙がある程度含まれた状態となり、顆粒密度をある程度低くできるため、圧縮成形における搬送性に関して有利である。
一方、粉砕篩分法は、篩分により発生する多量の微粉及び粗粒の処理方法を検討する必要はあるものの、篩分装置等は半導体封止用樹脂組成物４０の既存製造ラインで使用されているものであるため、従来の製造ラインをそのまま使用できる点で好ましい。また、粉砕篩分法は、粉砕前に溶融樹脂をシート化する際のシート厚の選択、粉砕時の粉砕条件やスクリーンの選択、篩分時の篩の選択等、本発明の粒度分布を発現させるための独立して制御可能な因子が多いため、所望の粒度分布に調整するための手段の選択肢が多い点で好ましい。また、ホットカット法も、例えば、押出機の先端にホットカット機構を付加する程度で、従来の製造ラインをそのまま利用できる点で好ましい。
半導体封止用樹脂組成物４０は、タブレット状の樹脂組成物であってもよい。かかるタブレット状の樹脂組成物を得る方法としては、たとえば各原料成分を、ミキサー等の混合機で混合し、さらにロール、ニーダーまたは押出機等の混練機で加熱溶融混練し、冷却した後に粉砕したものをタブレット状に打錠成型して得られる。
上述したシート状の樹脂組成物を得る方法としては、例えば各原料成分または事前に各成分を混合した樹脂組成物を有機溶剤等に溶解又は分散したワニスを調整し、フィルム上に塗布・乾燥してシート状に形成する。塗布の方法は特に限定されず、コンマコーターやダイコーターのような塗工機を用いた塗工による方法、ステンシル印刷やグラビア印刷のような印刷による方法などが挙げられる。あるいは、樹脂組成物を直接ニーダー等で混練することにより混練物を調製し、このようにして得られた混練物を押し出してシート状に形成してもよい。
＜ダイシングフィルム２０（第１の粘着部材２０）＞
本実施形態に係るダイシングフィルム２０は、半導体ウエハ１を個片化する際に、切断されることなく得られた半導体チップ５に貼りついた状態を保持できるものである。このダイシングフィルム２０は、半導体ウエハ１に対して接着するものであれば、特に限定されないが、たとえば、支持フィルムと粘着剤層で構成されているものでもよい。
支持フィルムの構成材料は、例えば、ポリエチレン、ポリプロピレン、エチレン・プロピレン共重合体、ポリオレフィン、ポリブテン、ポリブタジエン、ポリメチルペンテン、ポリ塩化ビニル、ポリ塩化ビニリデン、塩化ビニル共重合体、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート、ポリウレタン、エチレン・酢酸ビニル共重合体、アイオノマー、エチレン・（メタ）アクリル酸共重合体、エチレン・（メタ）アクリル酸エステル共重合体、ポリスチレン、ビニルポリイソプレン、ポリカーボネート、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、アクリロニトリル・ブタジエン・スチレン共重合体、ポリイミド、ポリエーテルイミド、ポリアミド、フッ素樹脂からなる群より選択される１種以上の樹脂を含有するものであることが好ましい。
また、支持フィルムの表面は粘着剤層との密着性を高めるため、化学的または物理的表面処理を施すことができる。なお、支持フィルムには、発明の効果を損なわない範囲で、各種添加剤（充填材、可塑剤、酸化防止剤、難燃剤、帯電防止剤）が含まれていてもよい。
また、ダイシングテープの粘着剤層としては、アクリル系粘着剤、ゴム系粘着剤、ビニルアルキルエーテル系粘着剤、シリコーン系粘着剤、ポリエステル系粘着剤等を含む第一樹脂組成物で構成されているものを用いることができ、これらの中でもアクリル系粘着剤が好ましい。
＜転写部材３０（粘着部材３０）＞
次に、本実施形態に係る転写部材３０は、基材層２００と熱剥離性粘着層２１０とが積層されてなる構成であることが好ましい。
熱剥離性粘着層２１０は、主剤と発泡剤とを含む材料により形成されていることが好ましい。かかる主剤としては、アクリル系粘着剤、ゴム系粘着剤、スチレン・共役ジエンブロック共重合体であり、好ましくはアクリル系粘着剤等が挙げられ、上記発泡剤としては、無機系、有機系等の各種発泡剤を使用することが可能である。
また、基材層２００としては、例えばポリエチレン、ポリプロピレン等のポリオレフィン、エチレン酢酸ビニル共重合体、ポリエステル、ポリイミド、ポリエチレンテレフタレート、ポリ塩化ビニル、ポリアミド、ポリウレタン等により作製された耐熱性や耐薬品性の優れたフィルムであれば使用できる。基材層の厚さは、特に限定されないが、通常３０〜５００μｍが好ましい。
＜保護フィルム１０＞
次に、保護フィルム１０は、半導体ウエハ１の回路形成面とは反対側の面を研磨する際に、回路形成面を保護するものである。この保護フィルム１０は、半導体ウエハ１に対して接着するものであればよく、たとえば、バックグラインドテープと、熱剥離性粘着層２１０とが積層されてなる構成であればよい。また、保護フィルム１０は、半導体ウエハ１を個片化する際の保護部材として使用することもあるし、当該保護フィルム１０を面内方向に拡張させることもあるし、半導体封止用樹脂組成物４０を硬化させるために熱を加えることもある。このため、保護フィルム１０は、ある程度の拡張性と、半導体封止用樹脂組成物４０を硬化させるために加える熱に耐えうる程度の耐熱性と、保護フィルム１０上に固定する半導体チップ５が脱離しない程度の粘着性とを兼ね備えた構成であることが好ましい。
保護フィルム１０は、バックグラインドテープと、熱剥離性粘着層２１０とで構成されている。なお、バックグラインドテープと熱剥離性粘着層２１０との間には、離型フィルム５０が設けられていてもよい。これにより、バックグラインドテープと熱剥離性粘着層２１０との間の剥離が容易となる。
バックグラインドテープとしては、例えばポリエチレン、ポリプロピレン等のポリオレフィン、エチレン酢酸ビニル共重合体、ポリエステル、ポリイミド、ポリエチレンテレフタレート、ポリ塩化ビニル、ポリアミド、ポリウレタン等により作製された耐熱性や耐薬品性の優れたフィルムであれば使用できる。バックグラインドテープの厚さは、通常３０〜５００μｍであることが好ましい。
＜離型フィルム５０＞
次に、本実施形態に係る離型フィルム５０は、優れた離型性を有する構成であればよく、たとえば、ポリエステル樹脂材料を含む離型層を有するものであると好ましい。
本実施形態に係る離型フィルム５０は、ポリエステル樹脂材料を含む離型層（第１離型層）を有する離型フィルム５０である。
本実施形態に係る離型フィルム５０において、離型層とは、少なくとも当該離型フィルム５０を対象物上に配置した際に、対象物に接する面（以下、「離型面」とも示す。）を形成する樹脂層であり、ポリエステル樹脂とは、多価カルボン酸（ジカルボン酸）とポリアルコール（ジオール）との重縮合体であって、カルボキシル基（−ＣＯＯＨ）を複数有する化合物である。
また、本実施形態においてポリエステル樹脂材料の具体例としては、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリトリメチレンテレフタレート樹脂、ポリヘキサメチレンテレフタレート樹脂等のポリアルキレンテレフタレート樹脂が挙げられる。これらの中でもポリブチレンテレフタレート樹脂を用いることが好ましい。
本実施形態に係る離型フィルム５０は、単層構造を形成したものであっても、多層構造を形成したものであってもよい。
以上、本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
また、上記実施形態では、半導体チップ５を封止する際に、顆粒状の半導体封止用樹脂組成物４０を用いて圧縮成形する場合を例に挙げて説明したが、半導体チップ５の回路形成面とは反対側の面に対して液状の半導体封止用樹脂組成物４０を、スピンコート法、印刷法、ディスペンス法により塗布した後、乾燥させてもよいし、液状の半導体封止用樹脂組成物４０を隣接する半導体チップ５間の間隙に毛細管現象を利用して流れ込ませてもよい。
また、上記実施形態では、半導体チップ５を封止する際に、顆粒状の半導体封止用樹脂組成物４０を用いて圧縮成形する場合を例に挙げて説明したが、シート状に加工された半導体封止用樹脂組成物４０を用いて以下の方法により圧縮成形してもよい。
転写部材３０を貼り付けた半導体チップ５を、クランプ、吸着のような固定手段により圧縮成形金型の上型と下型の一方に固定する。以下では、半導体チップ５を、回路形成面とは反対側の面が樹脂材料供給容器に対面するように圧縮成型金型の上型に固定した場合を例に挙げて説明する。
次に、金型の上型に固定した半導体チップ５に対応する位置となるように、金型の下型キャビティ内にシート状の半導体封止用樹脂組成物４０を配置する。次いで、減圧下、金型の上型と下型の間隔を狭めることにより、シート状の半導体封止用樹脂組成物４０は、下型キャビティ内で所定温度に加熱され、溶融状態となる。その後、金型の上型と下型を結合させることにより、溶融状態の半導体封止用樹脂組成物４０を上型に固定された半導体チップ５に対して押し当てる。こうすることで、隣接する半導体チップ５間に形成された間隙を溶融状態の半導体封止用樹脂組成物４０で埋めることができるとともに、半導体チップ５の回路形成面、その反対側の面および側面を溶融状態の半導体封止用樹脂組成物４０で覆うことができる。その後、金型の上型と下型を結合させた状態を保持しながら、所定時間をかけて半導体封止用樹脂組成物４０を硬化させる。こうすることで、隣接する半導体チップ５間に形成された間隙に対して半導体封止用樹脂組成物４０を、未充填部分を残すことなく良好に充填することができる。
また、シート状に加工された半導体封止用樹脂組成物４０は例えば以下の方法によりラミネーションすることもできる。
まず、ロール形状で準備したシート状の半導体封止用樹脂組成物４０を、真空加圧式ラミネーターの巻き出し装置に取り付け、巻き取り装置まで接続する。次に、第１金属パターン５０を形成した下地基板１０をダイアフラム（弾性膜）式ラミネーター部まで搬送する。次いで、減圧下、プレスを開始するとシート状の半導体封止用樹脂組成物４０は、所定温度に加熱され、溶融状態となり、その後、溶融状態の半導体封止用樹脂組成物４０を、ダイアフラムを介してプレスすることにより半導体チップ５に対して押し当てることで、隣接する半導体チップ５間に形成された間隙を溶融状態の半導体封止用樹脂組成物４０で埋めることができるとともに、半導体チップ５の回路形成面、天面および側面を溶融状態の半導体封止用樹脂組成物４０で覆うことができる。その後、所定時間をかけて有機樹脂膜形成用樹脂組成物を硬化させる。こうすることで、隣接する半導体チップ５間に形成された間隙に対して半導体封止用樹脂組成物４０を、未充填部分を残すことなく良好に充填することができる。
なお、半導体封止用樹脂組成物４０に対し、より高精度な平坦性が要求される場合は、ダイアフラム式ラミネーターでのプレスの後に、高精度に調整された平坦プレス装置によるプレス工程を追加して成型することもできる。
また、半導体チップ５を封止する際に、タブレット状に加工された半導体封止用樹脂組成物４０を用いて以下の方法によりトランスファー成形してもよい。
まず、半導体チップ５を設置した成形金型を準備する。ここで準備する成形金型は、タブレット状の半導体封止用樹脂組成物４０を仕込むポットと、その後、圧力をかけて半導体封止用樹脂組成物４０を溶融させるためにポットに挿入する補助ラムを備えたプランジャーと、溶融させた半導体封止用樹脂組成物４０を成形空間内に送り込むスプルーとが設けられているものである。
次いで、成形金型を閉じた状態で、ポット内にタブレット状の半導体封止用樹脂組成物４０を仕込む。ここで、ポット内に仕込む半導体封止用樹脂組成物４０の形態は、予め、プレヒーター等によって予熱することにより半溶融の状態にされていてもよい。次に、ポット内に仕込んだ半導体封止用樹脂組成物４０を溶融させるために、半導体封止用樹脂組成物４０に対して、補助ラムを備えたプランジャーをポットに挿入して圧力をかける。その後、溶融した半導体封止用樹脂組成物４０を、スプルーを介して成形空間内に導入する。次に、成形空間内に充填された半導体封止用樹脂組成物４０は、加熱加圧されることにより硬化する。半導体封止用樹脂組成物４０が硬化した後、成形金型を開くことにより、隣接する半導体チップ５間に形成された間隙を溶融状態の半導体封止用樹脂組成物４０で埋めることができるとともに、半導体チップ５の回路形成面、その反対側の面および側面を半導体封止用樹脂組成物４０で覆った半導体チップ５を形成することができる。
以下、実施形態の例を付記する。
１． 半導体ウエハにおいて半田バンプが設けられている回路形成面とは反対側の面に第１の粘着部材を貼り付けた状態で、前記半導体ウエハのダイシング領域に沿って、前記半導体ウエハの回路形成面に対して所定幅の切れ込みを複数形成する工程と、
前記第１の粘着部材を、前記切れこみを形成した前記半導体ウエハに貼り付けた状態で、前記半導体ウエハの回路形成面に第２の粘着部材を貼り付ける工程と、
前記半導体ウエハの回路形成面に前記第２の粘着部材を貼り付けた状態で、前記第１の粘着部材を剥離する工程と、
前記第２の粘着部材を貼り付けた状態で、前記半導体ウエハを個片化することにより、前記第２の粘着部材と、前記第２の粘着部材の粘着面に貼り付けられた複数の半導体チップとを備え、複数の前記半導体チップは互いに所定の間隙をおいて配置され、かつ前記第２の粘着部材の粘着面に対して複数の前記半導体チップの前記回路形成面に設けられている半田バンプの一部が貼り付けられており、前記回路形成面が露出している構造体を準備する工程と、
流動状態にある半導体封止用樹脂組成物を複数の前記半導体チップに接触させて、前記間隙に前記半導体封止用樹脂組成物を充填するとともに、前記半導体チップの回路形成面と、前記回路形成面とは反対側の面および側面を前記半導体封止用樹脂組成物により覆い封止する工程と、
前記半導体封止用樹脂組成物を硬化させる工程と、
を含む、半導体装置の製造方法。
２． 前記構造体を準備する工程において、前記第２の粘着部材を貼り付けた状態で、前記半導体ウエハの回路形成面とは反対側の面を研削して前記半導体ウエハを個片化する、１．に記載の半導体装置の製造方法。
３． 前記切れ込みを複数形成する工程において、前記切れ込みの幅が、３０μｍ以上３００μｍ以下である、１．または２．に記載の半導体装置の製造方法。
４． 前記第２の粘着部材が、熱剥離性粘着層を表面に有する、１．乃至３．のいずれかに記載の半導体装置の製造方法。
５． 前記構造体が、前記半田バンプの一部が前記熱剥離性粘着層に埋設されたものである、４．に記載の半導体装置の製造方法。
６． 前記間隙に充填された半導体封止用樹脂組成物の硬化体を切断し、前記半導体封止用樹脂組成物により封止された複数の半導体チップに個片化する工程、をさらに含む、１．乃至５．のいずれかに記載の半導体装置の製造方法。
７． 半導体チップと、前記半導体チップの回路形成面に設けられた半田バンプと、前記半導体チップの前記回路形成面とは反対側の面および前記回路形成面の側面にくわえて、前記半導体チップの前記回路形成面を覆う封止材と、
を備え、
前記半田バンプの一部分が露出している、半導体装置。
１ 半導体ウエハ
２ 半田バンプ
５ 半導体チップ
７ 構造体
８ 半導体装置
１０ 保護フィルム
２０ 第１の粘着部材（ダイシングフィルム）
３０ 第２の粘着部材（転写部材）
４０ 半導体封止用樹脂組成物（封止材、硬化体）
５０ 離型フィルム
１００ 切れ込み
２００ 基材層（支持基材）
２１０ 熱剥離性粘着層

Claims (5)

  1. 半導体ウエハにおいて半田バンプが設けられている回路形成面とは反対側の面に第１の粘着部材を貼り付けた状態で、前記半導体ウエハのダイシング領域に沿って、前記半導体ウエハの回路形成面に対して所定幅の切れ込みを複数形成する工程と、
    前記第１の粘着部材を、前記切れこみを形成した前記半導体ウエハに貼り付けた状態で、前記半導体ウエハの回路形成面に第２の粘着部材を貼り付ける工程と、
    前記半導体ウエハの回路形成面に前記第２の粘着部材を貼り付けた状態で、前記第１の粘着部材を剥離する工程と、
    前記第２の粘着部材を貼り付けた状態で、前記半導体ウエハの回路形成面とは反対側の面を、前記半導体ウエハのダイシング領域に沿って、前記半導体ウエハの回路形成面とは反対側の面側から研削して、前記半導体ウエハを個片化することにより、前記第２の粘着部材と、前記第２の粘着部材の粘着面に貼り付けられた複数の半導体チップとを備え、複数の前記半導体チップは互いに所定の間隙をおいて配置され、かつ前記第２の粘着部材の粘着面に対して複数の前記半導体チップの前記回路形成面に設けられている半田バンプの一部が貼り付けられており、前記回路形成面が露出している構造体を準備する工程と、
    流動状態にある半導体封止用樹脂組成物を複数の前記半導体チップに接触させて、前記間隙に前記半導体封止用樹脂組成物を充填するとともに、前記半導体チップの回路形成面と、前記回路形成面とは反対側の面および側面を前記半導体封止用樹脂組成物により覆い封止する工程と、
    前記半導体封止用樹脂組成物を硬化させる工程と、
    を含む、半導体装置の製造方法。
  2. 前記切れ込みを複数形成する工程において、前記切れ込みの幅が、３０μｍ以上３００μｍ以下である、請求項１に記載の半導体装置の製造方法。
  3. 前記第２の粘着部材が、熱剥離性粘着層を表面に有する、請求項１または２に記載の半導体装置の製造方法。
  4. 前記構造体が、前記半田バンプの一部が前記熱剥離性粘着層に埋設されたものである、請求項３に記載の半導体装置の製造方法。
  5. 前記間隙に充填された半導体封止用樹脂組成物の硬化体を切断し、前記半導体封止用樹脂組成物により封止された複数の半導体チップに個片化する工程、
    をさらに含む、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
JP6859493B2 (ja) * 2019-03-27 2021-04-14 三井化学東セロ株式会社 貼着装置
CN110085522A (zh) * 2019-05-15 2019-08-02 强茂电子(无锡)有限公司 轴式二极管的制作方法
JP7370215B2 (ja) * 2019-10-25 2023-10-27 三菱電機株式会社 半導体装置の製造方法
JP2023017595A (ja) * 2021-07-26 2023-02-07 株式会社レゾナック 離型フィルム及び半導体パッケージの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107046A (ja) 1995-10-11 1997-04-22 Hitachi Chem Co Ltd 半導体パッケ−ジ
JP3456462B2 (ja) * 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP2002016022A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置の製造方法
JP2002100709A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置及びその製造方法
JP3832353B2 (ja) * 2002-02-15 2006-10-11 松下電器産業株式会社 半導体装置の製造方法
JP4243075B2 (ja) * 2002-06-13 2009-03-25 パナソニック株式会社 半導体装置およびその製造方法
JP4515129B2 (ja) * 2004-03-26 2010-07-28 シャープ株式会社 半導体装置の製造方法
JP2007251098A (ja) * 2006-03-20 2007-09-27 Seiko Epson Corp 半導体チップの製造方法
KR101387706B1 (ko) * 2007-08-17 2014-04-23 삼성전자주식회사 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자
JP5534594B2 (ja) 2010-03-30 2014-07-02 リンテック株式会社 シート貼付方法およびウエハ加工方法
JP5728423B2 (ja) * 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法

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