JP5728423B2 - 半導体装置の製造方法、半導体集積装置及びその製造方法 - Google Patents
半導体装置の製造方法、半導体集積装置及びその製造方法 Download PDFInfo
- Publication number
- JP5728423B2 JP5728423B2 JP2012075803A JP2012075803A JP5728423B2 JP 5728423 B2 JP5728423 B2 JP 5728423B2 JP 2012075803 A JP2012075803 A JP 2012075803A JP 2012075803 A JP2012075803 A JP 2012075803A JP 5728423 B2 JP5728423 B2 JP 5728423B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- resin
- semiconductor chip
- electrode
- connection electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 391
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 229920005989 resin Polymers 0.000 claims description 159
- 239000011347 resin Substances 0.000 claims description 159
- 239000010410 layer Substances 0.000 claims description 110
- 238000000034 method Methods 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 70
- 239000012790 adhesive layer Substances 0.000 claims description 65
- 238000000227 grinding Methods 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 33
- 238000007789 sealing Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 10
- 235000012431 wafers Nutrition 0.000 description 57
- 229910052751 metal Inorganic materials 0.000 description 35
- 239000002184 metal Substances 0.000 description 35
- 238000005498 polishing Methods 0.000 description 21
- 239000010931 gold Substances 0.000 description 13
- 239000003822 epoxy resin Substances 0.000 description 12
- 229920000647 polyepoxide Polymers 0.000 description 12
- 230000010354 integration Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 239000002245 particle Substances 0.000 description 8
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 239000000945 filler Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 238000011161 development Methods 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 238000007639 printing Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 239000002041 carbon nanotube Substances 0.000 description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 150000008065 acid anhydrides Chemical class 0.000 description 2
- 239000003522 acrylic cement Substances 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- QTWJRLJHJPIABL-UHFFFAOYSA-N 2-methylphenol;3-methylphenol;4-methylphenol Chemical compound CC1=CC=C(O)C=C1.CC1=CC=CC(O)=C1.CC1=CC=CC=C1O QTWJRLJHJPIABL-UHFFFAOYSA-N 0.000 description 1
- 241001050985 Disco Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000006087 Silane Coupling Agent Substances 0.000 description 1
- 229910007637 SnAg Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006229 carbon black Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229930003836 cresol Natural products 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- XXBDWLFCJWSEKW-UHFFFAOYSA-N dimethylbenzylamine Chemical compound CN(C)CC1=CC=CC=C1 XXBDWLFCJWSEKW-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
例えば、ユビキタス社会の到来に向けて、携帯電話やPDAなどの携帯情報端末に代表される無線通信機能を有する小型電子機器に対する期待が高まっており、そのため、現状より小型・軽量な電子機器の開発が行われている。今後はさらに多様なニーズに応えるため、その多機能化、高性能化に対する要求がさらに高まってくると予想される。
以下、第1の実施の形態について、図1ないし4を用いて説明する。
図1が、従来の半導体パッケージの一例を示す概略図である。図1(a)が半導体パッケージのモールド樹脂を取り除いた一部欠截平面図であり、図1(b)が、半導体パッケージの断面図である。図1(b)に示すように半導体パッケージ10は、金属製の基板11の上に載置され接着された半導体チップ12と、この半導体チップ12のI/O電極に電気的に接続されたボール電極15と、リードフレーム14と、このボール電極15とリードフレーム14を電気的に接続するための、Au等から構成されるボンディングワイヤー13と、これらを封止するモールド樹脂16を少なくとも備えている。
このCSP25は、図2(b)に見られるように、半導体チップを載置する基板11上に、半導体チップ12が、例えば図示しない導電性接着剤などによって固着されている。そして、図示しない半導体チップ11のI/O電極上にボール電極15が電気的に接続されており、この半導体チップ11を包囲し、ボール電極15が露出するようにモールド樹脂16が被覆している。
なお、この実施の形態において、ボール電極15には、金などのボンディングワイヤー13の一部が、固着していても差し支えない。
この実施の形態において、封止樹脂32としては、半導体パッケージのモールド樹脂材料と同等の材料を用いることが好ましい。
上記機械研削及び機械研磨工程は、このボンディングワイヤー13とボール電極15の接合部まで研削することが好ましい。
これは、半導体パッケージの内部におけるボンディングワイヤーの位置誤差を考慮して、I/O電極上にのみ配置されるボール電極15を露出させることで研削により表面に露出する金ボールの位置誤差を最小にすることを目的にしている。従って、I/O電極上であれば、ボール電極15には、多少のボンディングワイヤーが残存していても差し支えない。
以下実施例によって、さらに詳細に本実施の形態であるCSPの製造方法を詳細に説明する。
本実施例では、説明のため、チップサイズとして、4.1mm×3.0mm×0.45mmの半導体チップが搭載された、半導体パッケージサイズ8mm×8mm×0.8mmのRF−ICを研削することにより、4.3mm×3.2mmのCSPを製造することを行ったが、本実施の形態に係る半導体装置の製造方法は、上記半導体パッケージに限定されるものではなく、その趣旨が異ならない限り、特に限定されるものではない。
前記半導体チップ表面のI/O電極上に接合するボール電極は、ボール形状に限定されるものではなく各種形状の金属材料であっても差し支えない。
また、前記金属材料は、すくなくともTi、Ni、Al、Cu、Au、Ag、Pb、Sn、Pd、Wを含む金属またはこれら合金から構成されることが好ましい。
また、前記半導体チップの周囲を切削加工する工程は、前記露出する金属材料を目標にして切削加工することが好ましい。これによって半導体チップそのものを破損する可能性を低減させることができる。
この実施の形態は、異種の半導体装置あるいは受動部品などを組み合わせて、ワンチップパッケージにする技術に関する。
一つはシステムオンチップ(SoC:System on chip)と呼ばれるものであり、複数の半導体素子を1チップ上に直接形成することにより集積する方式である。この方式では半導体素子の集積度も高く、1チップ上で形成できることから半導体素子間のグローバル配線の微細化も可能となる。しかしながら、例えば、Si基板上にGaAsなどの別の結晶材料から構成される半導体素子を形成することは、半導体材料が異なることと、各々の格子定数の違い、材料の熱膨張率の違いなどから1チップにSoCとして集積することは困難である。SoCは新規システム開発の際のコストが高く、開発期間も長くなるという問題がある。
図7は、再構築ウェハ64に構成される半導体集積装置の部分断面構造例である。ここで、異種半導体チップ60、62、63を樹脂74、75、78にて再構成ウェハ70として集積した後、半導体後工程プロセスを用いて、絶縁層76及び再配線層77を形成する。本技術は、既存のSiPと異なり、インターポーザー基板を用いる必要はなく、また、異種の半導体チップ間の接続を半導体後工程プロセスによる微細配線で行うことができるため、インターポーザー基板の配線設計に依存しない高集積化が可能である。また、既存のシステムオンチップ(SoC)とは異なり、異種の半導体チップの混載が容易に可能である。従って、新規システム開発にも既存の半導体チップを用いることができるため、開発期間が短縮され、結果として開発コストの低減が可能となる。
まず、図8に示すように、半導体チップを接着層に搭載する際に、接着層の変形により、再構築ウェハ表面に段差が生じる課題があった。具体的には図8に示すように複数の半導体パッケージ81(図8(a))を、接着層(粘着層)82を備えた支持基板表面に固定(図8(b))した後、その表面と隙間部分に樹脂を用いて固定(図8(c))して、支持基板を除去して再構築ウェハを構成する(図8(d))。
接着層が可塑性を有することから半導体チップを固定すると変形が発生して、再構築ウェハ表面に段差が生じる課題があった。
このように再構築ウェハ表面の凹凸は、異種半導体チップ間を接続する配線の段差断線の原因となる。
すなわち、この実施の形態の半導体集積装置は、その概略断面図である図24に示すように、少なくとも複数の電極端子を有する半導体チップまたは受動部品241、242と、半導体チップまたは受動部品241の電極端子(図示せず)上に形成されたボール電極243と、前記半導体チップまたは受動部品241と電極243の側面と半導体チップまたは受動部品裏面に配置される樹脂244と、前記樹脂244上とボール電極243上に形成され、前記ボール電極243上にビアを有する絶縁層245と、前記絶縁層245上に形成され、前記ボール電極243と接続された再配線層246からなり、前記ボール電極243と前記絶縁樹脂244の高さが概同一平面上に位置するものである。
以下、本実施例を示す図10を用いて説明する。図10は、半導体集積装置の製造工程を示す断面図である。本実施の形態では、半導体パッケージ101(図10(a))の電極上に突起状のボール電極103を形成する(図10(b))。次に、この半導体パッケージを支持基板105上に接着層104で接着(図10(c))し、樹脂106で封止した後(図10(d))、表面を機械研削して(図10(e))、ボール電極103を露出させる(10(e))。このように半導体パッケージの電極上に突起状のボール電極103を設けることにより、機械研削を行っても半導体パッケージと電極を機械的に研削することなくボール電極のみを露出させることができる。
次いで、半導体パッケージ101を接着層から剥離した後に、ダイシングを用いて個別パッケージとして分離する(図10(f))。これにより本来は電極部分で段差を有していた半導体パッケージは樹脂封止されたブロックとして構成することが可能となる。さらに、半導体パッケージを、樹脂層107を用いて再構築ウェハとして形成することができる。
なお、この実施例は、あくまでも例示であり、その本質を損なわない限り、種々の変形は可能である。
本実施例の概要を、半導体集積装置の製造工程の断面図である図11を用いて説明する。まず、複数の半導体チップ111のうち、電極112上に配線接続用のバンプ電極113を形成する。このバンプ電極113は厚膜金属でもバンプ電極でもよいし、その形状には特に限定されるものではないが、突起状であることと、柱状、球状であることが好ましい。バンプ電極111を形成した後、半導体チップを接着層114上に搭載して(図11(a))、この上にエポキシ樹脂等からなる樹脂を印刷して、樹脂層115を形成する(図11(b))。その後、接着剤層114および基板116を剥離する(図11(c))。次いで、この上面から機械研削等で表面平坦化して半導体チップのバンプ電極部分を露出させる(図11(d))。なお、このとき、樹脂中に分散した石英等からなるフィラーも一部露出する。次いで、半導体プロセスを用いて薄膜金属を形成して、位置合わせマーク116を形成した後(図11(e))、さらにダイシングにより樹脂ブロック311を完成する(図11(f))。
さらに、この樹脂ブロック311を接着層114b上に再度搭載した後(図11(g))、第二の樹脂層117を形成して(図11(h))、その後に接着層114bを剥離することで再構築ウェハ312を完成する(図11(i))。この後は、半導体プロセスを用いて必要に応じて平坦化層119、再配線層118を形成する(図11(j))。なお、再配線電極層の材料としてはAu、Al、Cu、Tiなどの金属を用いても良いし、カーボンナノチューブを用いても良い。その材料は特に限定されるものではない。
本実施例の概要を、半導体集積装置の製造工程断面図である図13に示す。すなわち、本実施例では、受動部品132を、接着層133上に搭載した後、バンプ電極131を形成する(図13(a))。バンプ電極131としては、ここではSnAgCuペーストを受動部品の電極上に塗布、リフローすることにより形成した。この後、第一の樹脂層135で受動部品を樹脂封止して(図13(b))、さらに電極表面側を機械研削することでバンプ電極を露出させる(図13(c))。その後接着層133を剥離した後、薄膜金属を半導体プロセスにて形成し、実施例3と同様に位置合わせマーク138とした(図13(d))。その後、ダイシングして受動部品ブロックを分割することで受動部品の樹脂ブロック139とした。次いで、この樹脂ブロック139を、他の半導体チップ134とともに接着層137上に搭載(図13(e))して、第二の樹脂層136を形成した後(図13(f))、接着層137から剥離(図13(g))して、再構築ウエハとして集積する。なお、接着層133は受動部品の裏面側を固定しているため、高い強度を有する接着層を用いても、主面側を固定する場合のように再構築ウェハの表面段差を増加させることはない。
本実施例を、樹脂ブロックの製造工程断面図である図15を用いて説明する。本実施例では、半導体パッケージ152および半導体チップ153の2種類をそれぞれ2個集積する例を示している。半導体パッケージ152は接続電極上に接続金属としてはんだボール電極を形成した。半導体チップ153は円柱状の接続金属電極層151を形成している(図15(a))。まず、これらの部品を、フリップチップボンダーを用いてはんだボール電極およびバンプ電極が接着層154と接するように搭載した(図15(b))。具体的には、接着層厚10μmのアクリル系接着層154と厚さ100μmのPET基材155からなる接着層を用いた。次いで、この接着層と半導体パッケージおよび半導体チップ上に第一の樹脂層156を印刷形成した(図15(c))。第一の樹脂層156は、酸無水物系のエポキシ樹脂層の中に20−50μm径の石英フィラー粒子を75wt%分散させたものを用いた。この第一の樹脂層156を、真空印刷機を用いてボイドが形成されないように注意しながら、半導体チップが完全に被覆されるように印刷した後、オーブンを用いて100℃、2時間の条件で焼成を行った。その後、半導体チップ151および半導体パッケージ153を接着層から剥離した後、オーブンを用いて180℃、2時間の焼成を行った(図15(d))。
次いで、この接着層および半導体パッケージと受動部品上に第一の樹脂層156を印刷形成した(図16(c))。第一の樹脂層としては、酸無水物系のエポキシ樹脂層の中に20−50μm径の石英フィラー粒子を75wt%分散させたものを用いて、第一の樹脂層を、真空印刷機を用いてボイドが形成されないように注意しながら、半導体パッケージと受動部品を完全被覆するように印刷して、オーブンを用いて100℃、2時間の条件で焼成を行った後、さらに接着層から半導体パッケージおよび受動部品を剥離した後、オーブンを用いて180℃、2時間の本焼成を行った(図16(d))。
本実施例を、製造工程断面図である図17を用いて説明する。本実施例では、導電性基板175上に金属層174を形成した後、接着層172上に半導体チップ171を搭載した。次いで、この半導体チップ171の電極上にボールボンディング法によりワイヤーボンディングした(図17(a))。ボンディングワイヤー173は半導体チップ171上のパッド電極と金属層174を接続している。次いで、この上にエポキシ樹脂等からなる樹脂を真空印刷して第一の樹脂層176を形成した(図17(b))。この上面から機械研削を行い、ボンディングワイヤー173を露出させる(図17(c))。なお、本実施例では、ボンディングワイヤー173にはAuを用いたが、Al、Cuなど他のいかなる金属材料でもその材料は限定されるものではなく、例えば、CNT(カーボンナノチューブ)を用いることも可能である。この機械研削で、ボンディングワイヤー173と半導体チップ171のパッド電極との距離が30〜100μm程度になるまで研削を行った後、ダイシングにより個別の半導体パッケージとする(図17(d))。このボンディングワイヤー173は、電極付近ではパッド電極に対してほぼ垂直になっているため、パッド電極と接近した距離まで研削することにより、ボンディングワイヤーの露出部の位置座標は、ほぼパッド電極の位置座標とほぼ一致するようになる。従って、このボンディングワイヤー層の露出部を基準として位置合わせを行い、接着層178上の指定位置に搭載して、第二の樹脂層177を印刷形成(図17(e))することと、接着層178を剥離することを行うことにより再構築ウェハを形成することができる(図17(f))。さらに必要に応じて、再構築ウェハ表面を機械研削して平坦化する。なお、この金属層は接地電位にすることで、研削作業による半導体チップ171の静電破壊不良が効果的に防止することができた。
図20に本実施例を示す。図20(a)は、本実施例の比較対照の半導体集積装置であり、この半導体集積装置は、半導体チップ203、半導体チップ204、半導体チップ205、受動部品206、受動部品207の5個のデバイスが第二の樹脂で樹脂封止され再構築ウェハとして集積されており、さらにこの上に絶縁層201と再配線層202が集積形成されている。しかしながら、これらの半導体チップや受動部品の厚さは、相互に異なるため、厚みの薄い半導体チップの下部には第二の樹脂層208が多く形成されることになっている。これまでのように裏面研削を行う際には、最も厚い受動部品が研削で破壊されるためこの受動部品、次に半導体集積装置を薄型化することはできない。このため、半導体集積装置としては、集積密度が低くなるという課題と、樹脂量が多いことに起因する大きな樹脂収縮量が、再構築ウェハの反り量を増大させるという課題があった。
本実施の形態の半導体装置の製造方法は、半導体チップと、半導体チップ上に形成されたI/O電極(パッド電極)と、I/O電極上に形成された接続電極部とを備え、樹脂封止された複数の半導体パッケージを準備する工程と、基板に、半導体パッケージに設けられるパターンに対応する合わせマークを形成する工程と、複数の半導体パッケージを、合わせマークと半導体パッケージに設けられるパターンを用いて位置合わせすることにより、基板に配置する工程と、複数の前記半導体パッケージを、半導体チップの側面に沿って切削加工することにより分割して個別の半導体チップとする工程とを備える。
本実施の形態の半導体装置の製造方法は、特に、半導体パッケージに設けられるパターンとして、半導体チップ上の接続電極部を用いる点で、第3の実施の形態と異なっている。第3の実施の形態と重複する内容については、一部記述を省略する。
11…基板
12…半導体チップ
13…ボンディングワイヤー
14…リードフレーム
15…ボール電極
16…モールド樹脂
25…チップスケールパッケージ
30…半導体パッケージ集積体
31…ウェハ基板
51…I/O電極
52…ボール電極
53…ボンディングワイヤー変形部
54…ボンディングワイヤー
55…パッシベーション膜
241…半導体パッケージ
243…ボール電極
244…樹脂
245…第二絶縁層
246…再配線層
500…半導体パッケージ
510…半導体チップ
512…接続電極部
520…基板
521…合わせマーク
522…合わせマーク
524…粘着層
600…チップスケールパッケージ
Claims (10)
- 基板表面に、半導体チップと、前記半導体チップ上に形成されたI/O電極と、前記I/O電極上に形成された接続電極部とを備え、樹脂封止された半導体パッケージを複数個、上面側に前記半導体チップのI/O電極が配されるように配置し、前記半導体パッケージを樹脂により相互固定して半導体パッケージ集積体を構成する工程と、
前記半導体パッケージ集積体の少なくともI/O電極側表面を研削加工して、前記半導体チップの前記封止樹脂を、前記半導体チップ表面を被覆するように残したまま前記半導体チップ表面の前記接続電極部を露出させる工程と、
前記半導体パッケージ集積体を、前記半導体チップの側面に沿って切削加工することにより分割して個別の半導体パッケージとする工程を少なくとも備えたことを特徴とする半導体装置の製造方法。 - 前記半導体パッケージを相互固定する樹脂と、前記半導体パッケージを封止するモールド樹脂とが、同一の主成分を有する樹脂材料であることを特徴とする請求項1に記載の半導体装置の製造方法。
- I/O電極を有する複数の電子部品と、
前記電子部品のI/O電極上に形成された接続電極部と、
前記電子部品及び前記接続電極部の側面及び前記電子部品裏面に配置される第一の絶縁部と、
前記第一の絶縁部上及び前記接続電極部上に形成され、前記接続電極部上にビアを有する第二の絶縁部と、
前記第二の絶縁部上に形成され、前記接続電極部と接続された再配線層を少なくとも有し、
前記接続電極部と前記接続電極部が形成された面における前記第一の絶縁部の高さが概同一平面上に位置することを特徴とする半導体集積装置。 - 前記第一の絶縁部が前記電子部品の側面及び裏面及び前記接続電極部の側面を被覆する第一の樹脂部と前記第一の樹脂部の側面、または側面及び裏面、を被覆する第二の樹脂部からなることを特徴とする請求項3に記載の半導体集積装置。
- 複数の電子部品のI/O電極上に接続電極部を形成する工程と、
複数の前記電子部品を、前記接続電極部が上面に配されるように、基板上に形成した接着層上に搭載する工程と、
複数の前記電子部品および前記接着層上に樹脂層を形成する工程と、
前記樹脂層を機械研削して、前記樹脂層及び前記接続電極部の一部を露出させる工程と、
前記接着層および前記基板を剥離する工程と、
複数の前記電子部品間の前記樹脂層を切断して、樹脂ブロックを形成する工程と、
複数の前記樹脂ブロックを相互に固着する工程を少なくとも備えたことを特徴とする半導体集積装置の製造方法。 - 半導体チップと、前記半導体チップ上に形成されたI/O電極と、前記I/O電極上に形成された接続電極部とを備え、樹脂封止された複数の半導体パッケージを準備する工程と、
基板に、前記半導体パッケージに設けられるパターンに対応する合わせマークを形成する工程と、
複数の前記半導体パッケージを、前記合わせマークと前記半導体パッケージに設けられるパターンを用いて位置合わせすることにより、前記基板に配置する工程と、
前記半導体チップの側面に沿って複数の前記半導体パッケージを切削加工することにより前記半導体パッケージよりサイズの小さい半導体チップスケールパッケージを形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体パッケージの少なくともI/O電極側表面を研削加工して、前記半導体チップの封止樹脂を、前記半導体チップ表面を被覆するように残したまま前記半導体チップ表面の前記接続電極部を露出させる工程をさらに備え、
前記パターンが前記接続電極部であり、前記合わせマークを前記接続電極部の配置に対応するよう形成することを特徴とする請求項6記載の半導体装置の製造方法。 - 前記基板が透明基板であることを特徴とする請求項6または請求項7記載の半導体装置の製造方法。
- 前記接続電極部がボンディングワイヤー、ボール電極またはバンプ電極であることを特徴とする請求項6ないし請求項8いずれか一項記載の半導体装置の製造方法。
- 前記研削加工を#600以上の砥石で行うことを特徴とする請求項7記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012075803A JP5728423B2 (ja) | 2012-03-08 | 2012-03-29 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
US13/766,195 US8980697B2 (en) | 2012-03-08 | 2013-02-13 | Method of fabricating chip scale package |
US14/593,773 US9490237B2 (en) | 2012-03-08 | 2015-01-09 | Semiconductor package including a plurality of chips |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012051318 | 2012-03-08 | ||
JP2012051318 | 2012-03-08 | ||
JP2012075803A JP5728423B2 (ja) | 2012-03-08 | 2012-03-29 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013214540A JP2013214540A (ja) | 2013-10-17 |
JP5728423B2 true JP5728423B2 (ja) | 2015-06-03 |
Family
ID=49113360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012075803A Expired - Fee Related JP5728423B2 (ja) | 2012-03-08 | 2012-03-29 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8980697B2 (ja) |
JP (1) | JP5728423B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5728423B2 (ja) * | 2012-03-08 | 2015-06-03 | 株式会社東芝 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
JP6116846B2 (ja) | 2012-10-01 | 2017-04-19 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
WO2015081141A1 (en) * | 2013-11-26 | 2015-06-04 | Diodes Incorporation | A chip scale package |
US9735078B2 (en) * | 2014-04-16 | 2017-08-15 | Infineon Technologies Ag | Device including multiple semiconductor chips and multiple carriers |
JP6361374B2 (ja) | 2014-08-25 | 2018-07-25 | 日亜化学工業株式会社 | 発光装置及びその製造方法 |
KR101656269B1 (ko) * | 2014-12-30 | 2016-09-12 | 주식회사 네패스 | 반도체 패키지 및 그 제조방법 |
US10163687B2 (en) | 2015-05-22 | 2018-12-25 | Qualcomm Incorporated | System, apparatus, and method for embedding a 3D component with an interconnect structure |
JP6617471B2 (ja) * | 2015-08-12 | 2019-12-11 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
JP6634729B2 (ja) * | 2015-08-12 | 2020-01-22 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
KR101681031B1 (ko) * | 2015-11-17 | 2016-12-01 | 주식회사 네패스 | 반도체 패키지 및 그 제조방법 |
CN105609536A (zh) * | 2016-02-15 | 2016-05-25 | 京东方科技集团股份有限公司 | 一种阵列基板、oled显示面板及显示装置 |
CN108780772B (zh) | 2017-02-13 | 2023-07-14 | 深圳市汇顶科技股份有限公司 | 硅通孔芯片的二次封装方法及其二次封装体 |
JP6851239B2 (ja) * | 2017-03-29 | 2021-03-31 | エイブリック株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP7172022B2 (ja) * | 2017-08-08 | 2022-11-16 | 昭和電工マテリアルズ株式会社 | 半導体装置の製造方法 |
EP3686926A4 (en) | 2017-10-20 | 2020-08-05 | Huawei Technologies Co., Ltd. | CHIP BOX STRUCTURE AND ENCLOSURE PROCESS |
CN107946260B (zh) * | 2017-12-28 | 2023-12-05 | 江阴长电先进封装有限公司 | 一种圆片级包覆型芯片封装结构及其封装方法 |
CN110875268A (zh) * | 2018-09-04 | 2020-03-10 | 中芯集成电路(宁波)有限公司 | 晶圆级封装方法及封装结构 |
DE102018132447B4 (de) | 2018-12-17 | 2022-10-13 | Infineon Technologies Ag | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
DE102019119107A1 (de) * | 2019-07-15 | 2021-01-21 | RF360 Europe GmbH | Elektrisches Bauelement, elektrische Vorrichtung und Verfahren zur Herstellung einer Vielzahl von elektrischen Bauelementen |
KR102536590B1 (ko) * | 2020-03-27 | 2023-05-26 | 주식회사 네패스라웨 | 반도체 패키지 제조 방법 |
JP7325384B2 (ja) * | 2020-07-22 | 2023-08-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3544902B2 (ja) | 1999-09-16 | 2004-07-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
JP4403631B2 (ja) * | 2000-04-24 | 2010-01-27 | ソニー株式会社 | チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法 |
DE10213296B9 (de) * | 2002-03-25 | 2007-04-19 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens |
US6964881B2 (en) * | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
JP2004311767A (ja) * | 2003-04-08 | 2004-11-04 | Disco Abrasive Syst Ltd | 半導体ウェーハの製造方法 |
TWI246761B (en) * | 2003-05-14 | 2006-01-01 | Siliconware Precision Industries Co Ltd | Semiconductor package with build-up layers formed on chip and fabrication method of the semiconductor package |
TWI260060B (en) * | 2005-01-21 | 2006-08-11 | Phoenix Prec Technology Corp | Chip electrical connection structure and fabrication method thereof |
US20070187844A1 (en) * | 2006-02-10 | 2007-08-16 | Wintec Industries, Inc. | Electronic assembly with detachable components |
US7514769B1 (en) * | 2005-08-13 | 2009-04-07 | National Semiconductor Corporation | Micro surface mount die package and method |
JP4559993B2 (ja) | 2006-03-29 | 2010-10-13 | 株式会社東芝 | 半導体装置の製造方法 |
TWI313037B (en) * | 2006-12-12 | 2009-08-01 | Siliconware Precision Industries Co Ltd | Chip scale package structure and method for fabricating the same |
JP2009045712A (ja) | 2007-08-21 | 2009-03-05 | Toshiba Corp | Mems装置およびmems装置製造方法 |
JP2009188376A (ja) * | 2008-01-09 | 2009-08-20 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP4504434B2 (ja) | 2008-02-14 | 2010-07-14 | 株式会社東芝 | 集積半導体装置 |
JP2009272512A (ja) * | 2008-05-09 | 2009-11-19 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US7741151B2 (en) * | 2008-11-06 | 2010-06-22 | Freescale Semiconductor, Inc. | Integrated circuit package formation |
TWI466259B (zh) * | 2009-07-21 | 2014-12-21 | Advanced Semiconductor Eng | 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法 |
US8129835B2 (en) * | 2009-09-04 | 2012-03-06 | Unimicron Technology Corp. | Package substrate having semiconductor component embedded therein and fabrication method thereof |
TWI497679B (zh) * | 2009-11-27 | 2015-08-21 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
JP5573422B2 (ja) * | 2010-06-29 | 2014-08-20 | 富士通株式会社 | 半導体装置の製造方法 |
US9064879B2 (en) * | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
US8642385B2 (en) * | 2011-08-09 | 2014-02-04 | Alpha & Omega Semiconductor, Inc. | Wafer level package structure and the fabrication method thereof |
US8754514B2 (en) * | 2011-08-10 | 2014-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip wafer level package |
US8563417B2 (en) * | 2011-11-22 | 2013-10-22 | Alpha & Omega Semiconductor, Inc. | Method for packaging ultra-thin chip with solder ball thermo-compression in wafer level packaging process |
JP5728423B2 (ja) * | 2012-03-08 | 2015-06-03 | 株式会社東芝 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
-
2012
- 2012-03-29 JP JP2012075803A patent/JP5728423B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-13 US US13/766,195 patent/US8980697B2/en not_active Expired - Fee Related
-
2015
- 2015-01-09 US US14/593,773 patent/US9490237B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8980697B2 (en) | 2015-03-17 |
JP2013214540A (ja) | 2013-10-17 |
US20150123275A1 (en) | 2015-05-07 |
US9490237B2 (en) | 2016-11-08 |
US20130234308A1 (en) | 2013-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5728423B2 (ja) | 半導体装置の製造方法、半導体集積装置及びその製造方法 | |
US10312199B2 (en) | Semiconductor device and manufacturing method thereof | |
US8415202B2 (en) | Method of manufacturing semiconductor device | |
JP3701542B2 (ja) | 半導体装置およびその製造方法 | |
US7413925B2 (en) | Method for fabricating semiconductor package | |
JP4757398B2 (ja) | 半導体装置の製造方法 | |
US20080191335A1 (en) | Cmos image sensor chip scale package with die receiving opening and method of the same | |
US20110209908A1 (en) | Conductor package structure and method of the same | |
TWI387014B (zh) | 具有犧牲基板之晶粒重新配置結構及其封裝方法 | |
US20110074037A1 (en) | Semiconductor device | |
JP2008258621A (ja) | 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法 | |
TW200832644A (en) | Water level package with good CTE performance and method of the same | |
JP2004140037A (ja) | 半導体装置、及びその製造方法 | |
JP2004165191A (ja) | 半導体装置、半導体装置の製造方法及びカメラシステム | |
TWI740352B (zh) | 製造具有增加產量的半導體裝置模組的方法及相關的半導體裝置模組 | |
TWI622153B (zh) | 系統級封裝及用於製造系統級封裝的方法 | |
CN115148611B (zh) | 2.5d封装结构及制备方法 | |
JP5685012B2 (ja) | 半導体パッケージの製造方法 | |
JP2001338932A (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI630665B (zh) | 製作晶片封裝結構之方法 | |
US20100219522A1 (en) | Semiconductor device and method of manufacturing the same, and electronic apparatus | |
JP3474858B2 (ja) | ベースレス半導体装置およびその製造方法 | |
JP6116846B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US20110031607A1 (en) | Conductor package structure and method of the same | |
US20110031594A1 (en) | Conductor package structure and method of the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140624 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140821 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150310 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150406 |
|
LAPS | Cancellation because of no payment of annual fees |