JP4504434B2 - 集積半導体装置 - Google Patents

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Description

本発明は、複数個の半導体素子を搭載して構成される集積半導体装置に関する。
近年、集積半導体装置は高集積化技術が進行しており、その集積半導体装置を構成する半導体素子の集積化技術も高密度化が求められている。特に、最近の集積半導体装置の高集積化技術には、高性能半導体素子（ＬＳＩ）の集積化技術とともに、電気機械素子（ＭＥＭＳ）の集積化技術が必要になっている。
ＭＥＭＳ（Micro Electro Mechanical System）はシリコン微細加工プロセスを用いて製作される、ミクロな構造体を有する電気機械素子である。ＭＥＭＳは、圧力センサ、加速度センサ、ＲＦフィルターなど幅広い電子部品分野で応用が期待されている。このようなＭＥＭＳをＬＳＩと一緒に集積化する技術として複数のＬＳＩとＭＥＭＳとを積層する高密度３次元実装技術があるが、ＬＳＩとＭＥＭＳとに縦方向の貫通穴を形成する必要があることからプロセスコストが高いという課題があり、同一平面上に高集積化する技術が要求されている。
同一平面上に高集積化する方法には、代表的には、ＳＯＣ（System on a Chip）とＳＩＰ（System in Package）の２方式がある。ＳＯＣは、複数のデバイスを１チップ上に形成することにより集積する方法である。ＳＯＣはデバイス集積度を高くすることは可能であるが、集積できるデバイスの種類に制限があるという課題がある。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、プロセスの違いなどから困難である。また、ＳＯＣは新規デバイスを実現する場合の設計期間が長く、開発コストが高くなるという課題もある。
一方、ＳＩＰは、複数のＬＳＩチップとＭＥＭＳチップとを個別に形成した後、それぞれを集積基板上に搭載するものである。ＳＩＰは、各デバイスを個別に形成することができるため、集積するデバイスに対する制限がない。さらに、新規システムを実現する場合にも、既存のチップの利用が可能であり設計期間を短縮できるので、開発コストを安価にできるという利点がある。しかしながら、素子集積密度は、複数のＬＳＩチップとＭＥＭＳチップとを搭載する集積基板に依存するため、デバイス配置の高密度化が困難であるという課題がある。
この課題に対して、例えば特許文献１では、各々独自の製造技術で完成された複数のＬＳＩとＭＥＭＳの各ウェハを検査選別してダイシングにより個別のチップとした後、それらを隣接させた形で再配置してＭＥＭＳ集積ウェハとして再構築することを提案している。このＭＥＭＳ再構築ウェハは、デバイス製造技術の異なる異種デバイスの集積を可能にすること、および、検査選別された動作デバイスのみを大面積で再集積することで製造コストの低下を可能にしている。さらに、ＭＥＭＳ再構築ウェハ上に搭載された複数のＬＳＩとＭＥＭＳとは、微細配線層で電気的接続が行われる。このように、複数のＬＳＩとＭＥＭＳとをチップレベルで再配置してＭＥＭＳ集積ウェハとして再構築する擬似ＳＯＣ技術は、これまでのＳＩＰでは達成できない高集積化と、ＳＯＣでは達成できない複合化とを短期間で実現可能にしている。
特開２００７−２６０８６６号公報
しかしながら、擬似ＳＯＣ技術では、擬似ＳＯＣチップを回路配線基板にフリップチップ実装する場合、回路配線基板と擬似ＳＯＣチップの熱膨張係数の差により擬似ＳＯＣチップが変形して、異種デバイス間を固定する絶縁材料である有機樹脂が破壊されるという問題があった。具体的には、擬似ＳＯＣ上の周辺（Peripheral）に配置されたバンプ電極を用いてフリップチップ実装された擬似ＳＯＣチップと、擬似ＳＯＣチップを搭載する回路配線基板の熱膨張係数の相違に起因する変位差により、擬似ＳＯＣチップに反りが発生して、擬似ＳＯＣチップの異種デバイス間に配置する有機樹脂が応力破壊されるというものである。これは主に、半導体素子上にバンプ電極を配置しないことで寄生容量を削減することと、バンプ電極ピッチを緩和することとを目的に、擬似ＳＯＣチップ上の周辺（Peripheral）にＩ／Ｏ電極を配置していたことが原因として挙げられる。
本発明は、上記に鑑みてなされたものであって、異種デバイス間を固定する絶縁材料である有機樹脂部分での応力破壊をなくし、擬似ＳＯＣチップである集積半導体装置の接続信頼性を向上させることを可能とする集積半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、集積素子回路または素子外形寸法の異なる複数個の半導体素子と、前記複数個の半導体素子の間に配置される絶縁材料と、前記複数個の半導体素子と前記絶縁材料上に全体的に配置される有機絶縁膜と、前記有機絶縁膜上に配置される前記複数個の半導体素子を接続する微細薄膜配線と、前記絶縁材料領域上に配置される複数の第１のＩ／Ｏ電極と、前記複数の第１のＩ／Ｏ電極のそれぞれの上に形成される第１のバンプ電極と、を備え、前記絶縁材料は、前記微細薄膜配線の形成される第１の面と、前記第１の面に対向する集積半導体装置の裏面となる第２の面と、前記第１の面と前記第２の面の間を接続する貫通孔と、を有し、前記第１の面に前記複数の第１のＩ／Ｏ電極のそれぞれが配置され、前記第２の面に第２のＩ／Ｏ電極を備えたこと、を特徴とする。
本発明によれば、擬似ＳＯＣチップである集積半導体装置のＩ／Ｏ電極が異種デバイス間を固定する絶縁材料である有機樹脂部分の上面に配置され、さらにＩ／Ｏ電極の上に形成されたバンプ電極で回路配線基板に固定される構造であるため、集積半導体装置と回路配線基板の熱膨張係数の違いにより集積半導体装置全体が応力変形することがないので、異種デバイス間を固定する絶縁材料である有機樹脂部分での応力破壊がなくなり、接続信頼性が向上するという効果を奏する。
以下に添付図面を参照して、この発明にかかる集積半導体装置の最良な実施の形態を詳細に説明する。なお、以下において示す図面では、説明の便宜上、図面の各部材の縮尺を異ならせて記載してある場合がある。図１は、本発明の実施の形態にかかる集積半導体装置の上面図であり、図２は、図１のＡ−Ａ矢視断面図である。なお、図１では説明の便宜上、集積半導体装置１の内部に存在するＬＳＩチップ２、ＭＥＭＳチップ３、および、絶縁材料４と、集積半導体装置１の表面に存在するバンプ電極５とを実線で描いている。
集積半導体装置（擬似ＳＯＣチップ）１は、ＬＳＩチップ２とＭＥＭＳチップ３とをチップレベルで再配置して、ＭＥＭＳ集積ウェハとして再構築したものであり、擬似ＳＯＣ技術により製造されている。そのため、ＬＳＩチップ２とＭＥＭＳチップ３などを電気的に接続する配線基板（インターポーザ基板）は存在しない。なお、実際には、ＭＥＭＳ集積ウェハである擬似ＳＯＣウェハをダイシングにより個別のチップにしたものが集積半導体装置（擬似ＳＯＣチップ）１となる。集積半導体装置（擬似ＳＯＣチップ）１は、ＬＳＩチップ２、ＭＥＭＳチップ３、絶縁材料４、バンプ電極５、コンタクト部６、有機絶縁膜７、微細薄膜配線８、有機絶縁膜９、Ｉ／Ｏ電極１０、ＭＥＭＳ封止材料１１、および、ＭＥＭＳキャビティ１２を備えて構成されている。
ＬＳＩチップ２は、半導体素子であるＬＳＩが形成されたウェハを検査選別後ダイシングにより個別のチップにしたものである。ＭＥＭＳチップ３は、電気機械素子であるＭＥＭＳが形成されたウェハを検査選別後ダイシングにより個別のチップにしたものである。なお、本例では、集積半導体装置（擬似ＳＯＣチップ）１は、５個のＬＳＩチップ２（ＣＰＵ：２個、Ｄｒｉｖｅｒ：２個、Ｍｅｍｏｒｙ：１個）と、１個のＭＥＭＳチップ３とを搭載しているが、各ＬＳＩチップ２とＭＥＭＳチップ３とは互いに異種デバイスである。但し、本例では説明のため上記の構成としたが、集積半導体装置（擬似ＳＯＣチップ）１に搭載されるＬＳＩチップ２とＭＥＭＳチップ３は、必ずしも本例に限定されるものではない。
絶縁材料４は、ＬＳＩチップ２とＭＥＭＳチップ３の間、および、必要に応じてＬＳＩチップ２とＭＥＭＳチップ３の下面および集積半導体装置（擬似ＳＯＣチップ）１としての外周部に配置され、ＬＳＩチップ２とＭＥＭＳチップ３とを絶縁するとともに、それらを固定している。絶縁材料４は、有機樹脂であり、具体的には、少なくともシリカフィラを含有するエポキシ樹脂、ポリイミド樹脂、および、ベンゾシクロブテン（ＢＣＢ）のうち少なくとも１つで構成されていることが好ましい。
バンプ電極５は、集積半導体装置（擬似ＳＯＣチップ）１と後述する回路配線基板２００とを電気的および機械的に接続する。バンプ電極５は、集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４の上面、より詳しくは、絶縁材料４領域上に形成されたＩ／Ｏ電極１０の上面に形成されている。なお、設計によっては、バンプ電極５（Ｉ／Ｏ電極１０）と絶縁材料４との間に、有機絶縁膜７、微細薄膜配線８、および、有機絶縁膜９などが形成される場合があるが、本発明の主旨から、バンプ電極５（Ｉ／Ｏ電極１０）は、必ず絶縁材料４の真上に形成される。このバンプ電極５は、具体的には、少なくとも、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗを含む金属、または、これらの合金で構成されていることが好ましい。
コンタクト部６は、ＬＳＩチップ２と微細薄膜配線８の電気的な接続、および、ＭＥＭＳチップ３と微細薄膜配線８の電気的な接続をするために、ＬＳＩチップ２およびＭＥＭＳチップ３の上面に設けられている。
有機絶縁膜７は、ＬＳＩチップ２およびＭＥＭＳチップ３と、微細薄膜配線８とを電気的に絶縁する。有機絶縁膜７は、ＬＳＩチップ２のコンタクト部６以外と、ＭＥＭＳチップ３のコンタクト部６以外の上面に設けられている。有機絶縁膜７は、例えば、ポリイミド樹脂が用いられる。
微細薄膜配線８は、ＬＳＩチップ２とＭＥＭＳチップ３とを電気的に接続するため、コンタクト部６および有機絶縁膜７の上面に設けられている。微細薄膜配線８は、具体的には、少なくとも、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗを含む金属、または、これらの合金で成されていることが好ましい。
有機絶縁膜９は、微細薄膜配線８を保護するため、Ｉ／Ｏ電極１０が形成されている部分以外の微細薄膜配線８の上面に設けられている。有機絶縁膜９は、例えば、ポリイミド樹脂が用いられる。なお、微細薄膜配線８と有機絶縁膜９は、設計によっては、有機絶縁膜７上に各１層だけではなく、多層配線層として複数層が配置される場合がある。
Ｉ／Ｏ電極１０は、バンプ電極５を形成するために、微細薄膜配線８の上面に設けられ、バンプ電極５と微細薄膜配線８とを電気的に接続する。さらに詳しく説明すると、Ｉ／Ｏ電極１０は、集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４領域の上面に形成される。なお、Ｉ／Ｏ電極１０の全ての部分が絶縁材料４領域の上面に形成されず、一部が微細薄膜配線８や有機絶縁膜７の上面に設けられる場合もあるが、ＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４領域の真上に形成される点は変わらない。なお、Ｉ／Ｏ電極１０の上面に形成されるバンプ電極５のバリアメタルには、Ｃｕ／Ｎｉ／ＴｉまたはＣｕ／Ｔｉなどが用いられる。
ＭＥＭＳ封止材料１１は、ＭＥＭＳチップ３のＭＥＭＳ可動部分を封止しており、ＭＥＭＳキャビティ１２は、ＭＥＭＳチップ３とＭＥＭＳ封止材料１１とに囲まれたＭＥＭＳ可動部分が配置される空洞の部分である。
次に、集積半導体装置（擬似ＳＯＣチップ）１が上述のように形成されている理由を、従来の集積半導体装置と比較して説明する。図３は、従来の集積半導体装置の上面図であり、図４は、図３のＡ−Ａ矢視断面図である。なお、図３では説明の便宜上、従来の集積半導体装置（擬似ＳＯＣチップ）１００の内部に存在するＬＳＩチップ２、ＭＥＭＳチップ３、および、絶縁材料４と、集積半導体装置（擬似ＳＯＣチップ）１００の表面に存在するバンプ電極５とを実線で描いている。
従来の集積半導体装置（擬似ＳＯＣチップ）１００は、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１と同様に、ＬＳＩチップ２、ＭＥＭＳチップ３、絶縁材料４、バンプ電極５、コンタクト部６、有機絶縁膜７、微細薄膜配線８、有機絶縁膜９、Ｉ／Ｏ電極１０、ＭＥＭＳ封止材料１１、および、ＭＥＭＳキャビティ１２を備えて構成されている。
この従来の集積半導体装置（擬似ＳＯＣチップ）１００が集積半導体装置（擬似ＳＯＣチップ）１と異なっている点は、Ｉ／Ｏ電極１０（バンプ電極５）の配置されている位置である。集積半導体装置（擬似ＳＯＣチップ）１では、前述したように、Ｉ／Ｏ電極１０（バンプ電極５）が集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４領域の上面に配置されている。これに対して、従来の集積半導体装置（擬似ＳＯＣチップ）１００では、Ｉ／Ｏ電極１０（バンプ電極５）は、集積半導体装置（擬似ＳＯＣチップ）１００の外周部にある絶縁材料４領域の上面（真上）のみに配置されており、すなわち、ＬＳＩチップ２とＭＥＭＳチップ３の間にある絶縁材料４領域の上面（真上）に配置されていない。
ここで、従来の集積半導体装置（擬似ＳＯＣチップ）１００を回路配線基板２００にフリップチップ実装する場合を説明する。図５は、従来の集積半導体装置（擬似ＳＯＣチップ）１００を回路配線基板にフリップチップ実装した場合の断面図である。
この場合、従来の集積半導体装置（擬似ＳＯＣチップ）１００の熱膨張係数と回路配線基板２００の熱膨張係数とが違うため、その違いを原因として集積半導体装置と回路配線基板の間に変位差が生じる。特に、回路配線基板２００と接続しているＩ／Ｏ電極１０（バンプ電極５）が集積半導体装置（擬似ＳＯＣチップ）１００の外周部にある絶縁材料４の上面（真上）に配置されていることから、集積半導体装置（擬似ＳＯＣチップ）１００にそり（応力変形）３００が発生し、集積半導体装置（擬似ＳＯＣチップ）１００のＬＳＩチップ２およびＭＥＭＳチップ３の間に配置されている部分の絶縁材料４が応力破壊される課題があった。
さらに、これに対して、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１を回路配線基板２００にフリップチップ実装する場合を説明する。図６は、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１を回路配線基板にフリップチップ実装した場合の断面図である。この場合も、集積半導体装置（擬似ＳＯＣチップ）１の熱膨張係数と回路配線基板２００の熱膨張係数とが違うため、その違いを原因として集積半導体装置と回路配線基板の間に変位差は生じる。しかしながら、回路配線基板２００と接続しているＩ／Ｏ電極１０（バンプ電極５）が、集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４領域の上面（真上）に配置されているため、集積半導体装置（擬似ＳＯＣチップ）１に発生するそり（応力変形）３００を効果的に抑制することができ、集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２およびＭＥＭＳチップ３の間に配置されている部分の絶縁材料４が応力破壊される課題を解決することができる。従って、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１は、フリップチップ実装される回路配線基板２００との間の接続信頼性を向上させることが可能となる。
なお、回路配線基板２００としては、例えば、米国特許４８１１０８２号公報に記載された基板、あるいは、通常のガラスエポキシ基板上に絶縁層と導体層とを相互にビルドアップさせた方式のプリントＳＬＣ（Surface Laminar Circuit）基板を用いることができる。さらに、ポリイミド樹脂を基板主材として表面に銅配線が形成されている公知のフレキシブル基板などを用いることも可能であり、電子回路装置を構成する回路配線基板２００は特に限定されるものではない。
（集積半導体装置の製造方法）
次に、本実施の形態にかかる集積半導体装置の製造方法について説明する。図７−１〜図７−１３は、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１の工程断面図であり、図１のＡ−Ａ矢視断面部分に相当する。
初めに、図７−１に示すようにＬＳＩチップ２、ＭＥＭＳチップ３、および、ガラスマスク（集積転写基板）１３を準備する。ガラスマスク１３には、ＬＳＩチップ２とＭＥＭＳチップ３とが搭載される面に、接着強度差を有する有機絶縁膜７が形成されており、その反対面には、微細配線パターン１４が形成されている。本例では、説明のため、有機絶縁膜７に感光性樹脂であるポリイミド（東レ：ＵＲ３１４０）樹脂を使用している。
そして、図７−２に示すように、ＬＳＩチップ２とＭＥＭＳチップ３とをガラスマスク１３に搭載して、ＬＳＩチップ２とＭＥＭＳチップ３の表面（図の下面）を同一平面に配置する。なお、実際には、ガラスマスク１３上に多数のＬＳＩチップ２とＭＥＭＳチップ３とが配置され、全体として擬似ＳＯＣのウェハを構成している。
次に、図７−３に示すように、ＬＳＩチップ２とＭＥＭＳチップ３の裏面（図の上面）を絶縁材料４で被覆する。本例では、説明のため、絶縁材料４にシリカフィラの含有されたエポキシ樹脂を使用している。なお、絶縁材料４の被覆形成には、半導体素子間の微細領域にボイドを形成しないで絶縁材料を配置することから、真空印刷技術を用いることが好ましい。
次に、図７−４に示すように、ＬＳＩチップ２とＭＥＭＳチップ３とがガラスマスク１３上に位置合わせされ、搭載された状態で、ガラスマスク１３の微細配線パターン１４が形成されている面から露光エネルギー１５で露光する。露光量は、有機絶縁膜７となる感光性樹脂の感度に応じて調整する。本例に記載したポリイミド（東レ：ＵＲ３１４０）樹脂を使用する場合は１００ｍＪ／ｃｍ２程度が好ましい。
次に、図７−５に示すように、ガラスマスク１３を剥離後、現像を行い、コンタクト部６の表面（図の下面）領域に存在する有機絶縁膜７を選択的に開口し、コンタクトビア１６を形成する。現像は、現像液（東レ：ＤＶ−５０５）を使用して行った。なお、有機絶縁膜７の表面（図の下面）は、本例のこれまでの製造工程により構造上平坦となっている。
次に、図７−６に示すように、有機絶縁膜７の表面（図の上面）に微細薄膜配線８を、ＥＢ（電子ビーム）蒸着、あるいはスパッタ法などの公知の技術で形成し、コンタクトビア１６を通してコンタクト部６、すなわち、ＬＳＩチップ２およびＭＥＭＳチップ３と電気的に接続する。本例では、微細薄膜配線８にＡｌ／Ｔｉを使用している。なお、有機絶縁膜７の表面（図の上面）は平坦であるため、微細薄膜配線８は、段差による断線を生じることがないとともに、以後の工程で積層される層についても平坦となるため、最終的に平坦なＩ／Ｏ電極１０を形成することができ、Ｉ／Ｏ電極１０上にバンプ電極５を高精度に形成することが可能となる。
次に、図７−７に示すように、微細薄膜配線８の表面（図の上面）に有機絶縁膜９を被覆し、さらに、微細薄膜配線８と有機絶縁膜９とを重ねて形成する。従って、微細薄膜配線８および有機絶縁膜９は、有機絶縁膜７上に各２層づつ形成される。さらに、最表面（図の最上面）にある有機絶縁膜９にＩ／Ｏ電極１０となる開口部１７を形成する。ここで、開口部１７の開口寸法は直径５０μｍであり、開口部１７から露出している微細薄膜配線８がＩ／Ｏ電極１０の一部となる。本例では、有機絶縁膜９に感光性樹脂であるポリイミド（東レ：ＵＲ３１４０）樹脂を使用した。
次に、図７−８に示すように、有機絶縁膜９の表面（図の上面）に、Ｃｕ／Ｔｉの多層金属層１８をＥＢ（電子ビーム）蒸着で被覆する。多層金属層１８は、Ｔｉの表面（図の上面）にＣｕが形成されている多層構造であり、最終的に、開口部１７に形成された多層金属層１８はＩ／Ｏ電極１０の一部となり、バンプ電極５のバリアメタルの役割を果たす。
次に、図７−９に示すように、多層金属層１８の表面（図の上面）に、膜厚５０μｍのレジスト膜１９をスピンコート法で形成後、露光現像により開口部１７の開口寸法より大きい直径８０μｍの開口部２０を形成する。露光は、レジスト膜１９の膜厚に対して充分な量のエネルギーを照射して行い、現像は、本例では、現像液（ＡＺ４００Ｋデベロッパー：ヘキストジャパン社）を使用して行っている。また本例では、レジスト膜１９に、厚膜レジスト（ヘキストジャパン社製：ＡＺ４９０３）を使用した。
次に、図７−１０に示すように、Ｉ／Ｏ電極１０（開口部１７）に対応する部分のレジスト膜１９が、開口部２０により開口されている擬似ＳＯＣウェハを、本例では、下記のように組成されたＰｂ／Ｓｎめっき液（スルホン酸はんだめっき液）に浸漬してＣｕ／Ｔｉを陰極として、高純度共晶はんだ板を陽極として電気めっきを行う。電流密度は１〜４（Ａ／ｄｍ２）で行い、浴温度２５℃で緩やかに攪拌しながら、はんだ組成（Ｐｂ／Ｓｎ）が共晶組成にほぼ等しい、あるいはＰｂ側またはＳｎ側にわずかに移行した組成のＰｂＳｎはんだ合金２１を、開口部２０の多層金属層１８上に５０μｍ析出させる。最終的に、ＰｂＳｎはんだ合金２１はバンプ電極５となる。
スルホン酸はんだめっき液の組成
錫イオン（Ｓｎ２＋） １２Ｖｏｌ％
鉛イオン（Ｐｂ２＋） ３０Ｖｏｌ％
脂肪族スルホン酸 ４１Ｖｏｌ％
ノニオン系界面活性剤 ５Ｖｏｌ％
カチオン系界面活性剤 ５Ｖｏｌ％
イソプロピルアルコール ７Ｖｏｌ％
次に、図７−１１に示すように、電気めっきを行なうためのレジストとして形成したＡＺ４９０３からなるレジスト膜１９を、アセトンで除去する。
次に、図７−１２に示すように、クエン酸／過酸化水素水から構成される溶液に浸漬してＣｕをエッチング除去し、さらに、エレンジアミン４酢酸／アンモニア／過酸化水素水／純水から構成される混合溶液に浸漬してＴｉをエッチング除去することにより、多層金属層１８を除去する。この結果、ＰｂＳｎはんだ合金２１の裏面（図の下面）に存在する多層金属層１８以外は、全て除去される。
次に、図７−１３に示すように、擬似ＳＯＣのウェハをリフローすることにより、ＰｂＳｎはんだ合金２１は球状のバンプ電極５となる。
最後に、以上の工程を経て完成した擬似ＳＯＣウェハをダイシングにより個別のチップにすることにより集積半導体装置（擬似ＳＯＣチップ）１が完成する。
（フリップチップ実装）
さらに、図７−１〜図７−１３で説明した集積半導体装置の製造方法で製造した集積半導体装置（擬似ＳＯＣチップ）１を回路配線基板２００にフリップチップ実装する方法について説明する。具体的には、公知の技術であるハーフミラーを有して位置合わせを行うフリップチップボンダーを用いて、回路配線基板２００の電極端子と集積半導体装置（擬似ＳＯＣチップ）１のバンプ電極５との位置合わせを行う。なお、集積半導体装置（擬似ＳＯＣチップ）１は加熱機構を有するコレットに保持され、３５０℃の窒素雰囲気中で予備加熱されている。
次に、集積半導体装置（擬似ＳＯＣチップ）１のバンプ電極５と回路配線基板２００の電極端子とが接触された状態で、コレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ２を加え、さらにこの状態で温度を３７０℃まで上昇させてはんだを溶融させ、集積半導体装置（擬似ＳＯＣチップ）１と回路配線基板２００の電極端子とを接続する。以上の様な工程を実施することにより、図６に示したように、集積半導体装置（擬似ＳＯＣチップ）１を回路配線基板２００にフリップチップ実装することができる。
なお、必要に応じて集積半導体装置（擬似ＳＯＣチップ）１と回路配線基板２００との隙間部分に公知の技術である、封止樹脂を配置することも可能である。封止する樹脂として、例えば、ビスフェノール系エポキシとイミダゾール効果触媒、酸無水物効果剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂を用いることができる。
また、例えばクレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０.５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いることも可能であり、その材料は特に限定されるものではない。
次に、従来の集積半導体装置（擬似ＳＯＣチップ）１００を上述した方法で回路配線基板２００にフリップチップ実装した場合の接続信頼性と、図７−１〜図７−１３で説明した集積半導体装置の製造方法で製造した集積半導体装置（擬似ＳＯＣチップ）１を上述した方法で回路配線基板２００にフリップチップ実装した場合の接続信頼性とを比較評価した結果について説明する。
具体的には、２０ｍｍ×５ｍｍの寸法内にバンプ電極５を２５６ピン有する従来の集積半導体装置（擬似ＳＯＣチップ）１００と、２０ｍｍ×５ｍｍの寸法内にバンプ電極５を２５６ピン有する本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１とを、それぞれ回路配線基板２００にフリップチップ実装した場合の試料の接続信頼性を評価した。サンプル数は各１０００個で、温度サイクル試験条件は、いずれの場合も「−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）」で行った。そして、２５６ピンの中で１箇所でも接続がオープンになった場合を不良とした。
その結果、従来の集積半導体装置（擬似ＳＯＣチップ）１００では、１５００サイクル終了の段階で集積半導体装置（擬似ＳＯＣチップ）１００のＬＳＩチップ２およびＭＥＭＳチップ３の間に配置されている部分の絶縁材料４の応力破壊による不良が１００％の割合で確認された。
これに対し、本実施の形態にかかる集積半導体装置（擬似ＳＯＣチップ）１では、３０００サイクル終了の段階でも集積半導体装置（擬似ＳＯＣチップ）１のＬＳＩチップ２およびＭＥＭＳチップ３の間に配置されている部分の絶縁材料４の応力破壊による不良は確認されず、接続信頼性が極めて向上されていることが確認された。
（変形例）
次に、本実施の形態の変形例について説明する。図８は、本実施の形態の変形例である集積半導体装置の断面図である。集積半導体装置（擬似ＳＯＣチップ）３１は、集積半導体装置（擬似ＳＯＣチップ）１と比べて、バンプ電極５およびＩ／Ｏ電極１０が集積半導体装置（擬似ＳＯＣチップ）３１のＬＳＩチップ２とＭＥＭＳチップ３の間に配置された絶縁材料４領域の上面側（真上）だけでなく、その下面側（真下）にも形成されている点が異なっている。そして、上面側のＩ／Ｏ電極１０と下面側のＩ／Ｏ電極１０とは、それらの間に形成された貫通孔配線３２により電気的に接続されている。
このため、絶縁材料４領域の上面側のＩ／Ｏ電極１０と下面側のＩ／Ｏ電極１０とを接続する貫通孔配線３２を、直線的に絶縁材料４の内部に形成することが可能となり、ＬＳＩチップ２およびＭＥＭＳチップ３部分に縦方向の貫通孔を迂回形成する必要がない。従って、ＬＳＩチップ２とＭＥＭＳチップ３の半導体基板に貫通孔を形成する場合と比較して、集積半導体装置（擬似ＳＯＣチップ）３１は、低コストで集積半導体装置（擬似ＳＯＣチップ）の両面（上面と下面）にＩ／Ｏ電極１０を形成することができ、Ｉ／Ｏ電極１０上に形成するバンプ電極により他の集積半導体装置（擬似ＳＯＣチップ）、または、他の電子デバイスと容易に３次元積層することが可能になる。
このように、本実施の形態にかかる集積半導体装置によれば、擬似ＳＯＣチップである集積半導体装置のＩ／Ｏ電極が異種デバイス間を固定する絶縁材料の上面に配置され、さらにＩ／Ｏ電極の上に形成されたバンプ電極で回路配線基板に固定される構造であるため、集積半導体装置と回路配線基板の熱膨張係数の違いにより集積半導体装置全体が応力変形することがなくなり、異種デバイス間を固定する絶縁材料部分での応力破壊をなくすことができ、容易に接続信頼性を向上させることが可能になる。
なお、本発明は、上記実施例に限定されるものではなく、複数個の半導体素子を搭載して構成されるすべての集積半導体装置に有効である。
本発明の実施の形態にかかる集積半導体装置の上面図。 図１のＡ−Ａ矢視断面図。 従来の集積半導体装置の上面図。 図３のＡ−Ａ矢視断面図。 従来の集積半導体装置を回路配線基板にフリップチップ実装した場合の断面図。 本実施の形態にかかる集積半導体装置を回路配線基板にフリップチップ実装した場合の断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態にかかる集積半導体装置の工程断面図。 本実施の形態の変形例である集積半導体装置の断面図。
符号の説明
１、３１ 集積半導体装置（擬似ＳＯＣチップ）
２ ＬＳＩチップ
３ ＭＥＭＳチップ
４ 絶縁材料
５ バンプ電極
６ コンタクト部
７、９ 有機絶縁膜
８ 微細薄膜配線
１０ Ｉ／Ｏ電極
１１ ＭＥＭＳ封止材料
１２ ＭＥＭＳキャビティ
１３ ガラスマスク（集積転写基板）
１４ 微細配線パターン
１５ 露光エネルギー
１６ コンタクトビア
１７、２０ 開口部
１８ 多層金属層
１９ レジスト膜
２１ ＰｂＳｎはんだ合金
３２ 貫通孔配線
１００ 従来の集積半導体装置（擬似ＳＯＣチップ）
２００ 回路配線基板
３００ そり（応力変形）

Claims (6)

  1. 集積素子回路または素子外形寸法の異なる複数個の半導体素子と、
    前記複数個の半導体素子の間に配置される絶縁材料と、
    前記複数個の半導体素子と前記絶縁材料上に全体的に配置される有機絶縁膜と、
    前記有機絶縁膜上に配置される前記複数個の半導体素子を接続する微細薄膜配線と、
    前記絶縁材料領域上に配置される複数の第１のＩ／Ｏ電極と、
    前記複数の第１のＩ／Ｏ電極のそれぞれの上に形成される第１のバンプ電極と、を備え、
    前記絶縁材料は、前記微細薄膜配線の形成される第１の面と、前記第１の面に対向する集積半導体装置の裏面となる第２の面と、前記第１の面と前記第２の面の間を接続する貫通孔と、を有し、
    前記第１の面に前記複数の第１のＩ／Ｏ電極のそれぞれが配置され、
    前記第２の面に第２のＩ／Ｏ電極を備えたこと、
    を特徴とする集積半導体装置。
  2. 前記複数個の半導体素子のうち、少なくとも１つは電気機械素子であること、を特徴とする請求項１に記載の集積半導体装置。
  3. 前記集積半導体装置は、
    前記第１のバンプ電極により、回路配線基板上にフリップチップ実装されること、を特徴とする請求項１または２に記載の集積半導体装置。
  4. 前記第２のＩ／Ｏ電極上に第２のバンプ電極が形成されていること、を特徴とする請求項１〜３のいずれか一項に記載の集積半導体装置。
  5. 前記絶縁材料は、少なくともシリカフィラを含有するエポキシ樹脂、ポリイミド樹脂、および、ベンゾシクロブテン（ＢＣＢ）のうち、少なくとも１つで構成されていること、を特徴とする請求項１〜４のいずれか一項に記載の集積半導体装置。
  6. 前記第１のバンプ電極は、少なくともＴｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗを含む金属、または、これらの合金で構成されていること、を特徴とする請求項１〜５のいずれか一項に記載の集積半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5468242B2 (ja) * 2008-11-21 2014-04-09 株式会社東芝 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
US8847375B2 (en) * 2010-01-28 2014-09-30 Qualcomm Incorporated Microelectromechanical systems embedded in a substrate
US8677613B2 (en) * 2010-05-20 2014-03-25 International Business Machines Corporation Enhanced modularity in heterogeneous 3D stacks
JP5728423B2 (ja) 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法
JP5670392B2 (ja) * 2012-07-27 2015-02-18 株式会社東芝 回路基板
US9284186B2 (en) 2012-09-24 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP6356450B2 (ja) 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
JP6317629B2 (ja) 2014-06-02 2018-04-25 株式会社東芝 半導体装置
KR20190047444A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 단열벽을 포함하는 반도체 패키지
CN108063126A (zh) * 2017-12-29 2018-05-22 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
CN109650324A (zh) * 2018-12-05 2019-04-19 全普光电科技(上海)有限公司 Mems芯片结构及制备方法、掩膜版、器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000021135A1 (fr) * 1998-10-02 2000-04-13 Hitachi, Ltd. Dispositif semi-conducteur et son procede de fabrication
JP2003298005A (ja) * 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005167191A (ja) * 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW415056B (en) * 1999-08-05 2000-12-11 Siliconware Precision Industries Co Ltd Multi-chip packaging structure
JP2001189424A (ja) 1999-12-28 2001-07-10 Rikogaku Shinkokai 半導体装置およびその製造方法
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
JP4342353B2 (ja) 2004-03-17 2009-10-14 三洋電機株式会社 回路装置およびその製造方法
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000021135A1 (fr) * 1998-10-02 2000-04-13 Hitachi, Ltd. Dispositif semi-conducteur et son procede de fabrication
JP2003298005A (ja) * 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005167191A (ja) * 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法

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